JPS596100B2 - 暗号装置 - Google Patents
暗号装置Info
- Publication number
- JPS596100B2 JPS596100B2 JP54117345A JP11734579A JPS596100B2 JP S596100 B2 JPS596100 B2 JP S596100B2 JP 54117345 A JP54117345 A JP 54117345A JP 11734579 A JP11734579 A JP 11734579A JP S596100 B2 JPS596100 B2 JP S596100B2
- Authority
- JP
- Japan
- Prior art keywords
- remainder
- register
- key
- encryption
- decryption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Description
【発明の詳細な説明】
本発明は公開鍵暗号方式について、ＭＩＴ（マサチユセ
ツツエ科大学）のリベスト（Ｒｉｖｅｓ【）、シヤミー
ル（Ｓｈａｍｉｒ）、アドレマン（Ａｄｌｅｍａｎ）の
３人が発表したアルゴリズムを実現する暗号装置に関す
るものである。
ツツエ科大学）のリベスト（Ｒｉｖｅｓ【）、シヤミー
ル（Ｓｈａｍｉｒ）、アドレマン（Ａｄｌｅｍａｎ）の
３人が発表したアルゴリズムを実現する暗号装置に関す
るものである。
本アルゴリズムの特徴とするところは、二つの大きな素
数の積の素因数分解することの難しさを利用することに
より、暗号鍵から解読鍵を簡単に割り出すことができな
いため、利用者は自分の解読鍵だけを秘密として暗号鍵
は公開してもかまわない公開鍵暗号方式が実現できるこ
とである。
数の積の素因数分解することの難しさを利用することに
より、暗号鍵から解読鍵を簡単に割り出すことができな
いため、利用者は自分の解読鍵だけを秘密として暗号鍵
は公開してもかまわない公開鍵暗号方式が実現できるこ
とである。
本アルゴリズムによる暗号化と解読の演算は、平文をＭ
，暗号文をＣ，暗号鍵を２つの整数のペア（Ｎ，ｅ）、
解読鍵を（Ｎ，ｄ）とすると次の式で示す通りである。
暗号処理 Ｃ＝Ｍｅ（ＭＯｄｎ） ・・・・・・（１
）解読処理 Ｍ壬Ｃｄ（ＭＯｄｎ） ・・・・・・（
２）本アルゴリズムを実現するために、上記演算を高位
の整数に対して効率的に演算する装置が必要とされる。
，暗号文をＣ，暗号鍵を２つの整数のペア（Ｎ，ｅ）、
解読鍵を（Ｎ，ｄ）とすると次の式で示す通りである。
暗号処理 Ｃ＝Ｍｅ（ＭＯｄｎ） ・・・・・・（１
）解読処理 Ｍ壬Ｃｄ（ＭＯｄｎ） ・・・・・・（
２）本アルゴリズムを実現するために、上記演算を高位
の整数に対して効率的に演算する装置が必要とされる。
しかるに、上記アルゴリズムを行う従来の技術としては
演算部が１つの処理装置を使つて行なつていた。
演算部が１つの処理装置を使つて行なつていた。
本発明の目的は、暗号または解読の演算部に乗算器と除
算器とを含むモジユロ計算部を２組もうけて、それを並
列処理させることにより処理時間を短縮できる暗号装置
を提供することである。
算器とを含むモジユロ計算部を２組もうけて、それを並
列処理させることにより処理時間を短縮できる暗号装置
を提供することである。
本発明の別の目的は前記２組のモジユロ計算部を同一仕
様で実現することにより装置のＬＳｌ化が容易に出来る
装置を提供することである。本発明では限られた桁数の
レジスタを用いて演算を効率的に実行する装置が提供さ
れる。
様で実現することにより装置のＬＳｌ化が容易に出来る
装置を提供することである。本発明では限られた桁数の
レジスタを用いて演算を効率的に実行する装置が提供さ
れる。
本発明では暗号プロセスの演算、すなわちＣ＝Ｍｅ（Ｍ
Ｏｄｎ）の計算は次の順序で行う。
Ｏｄｎ）の計算は次の順序で行う。
ステツプ１：２進数展開された暗号鍵ｅを、ＥＫ・・・
・・・Ｅｌ，ｅＯとおく。ステツプ２：変数Ｃｌ，Ｃ２
をＣ１＝Ｍｌ，Ｃ２＝１とおく。
・・・Ｅｌ，ｅＯとおく。ステツプ２：変数Ｃｌ，Ｃ２
をＣ１＝Ｍｌ，Ｃ２＝１とおく。
ステツプ３：前記２進数展開された暗号鍵の桁番号 １
＝０，１，・・・，Ｋの順に次の計算Ａ，Ｂを並列して
行う。
＝０，１，・・・，Ｋの順に次の計算Ａ，Ｂを並列して
行う。
すなわち、ステツプ３−Ａ：Ｗ１←Ｃ１×Ｃｌ
Ｃｌ←（Ｗ１÷ｎ）の余り
ただし、ｎは第（１）式に示すｎである。
ステツプ３−Ｂ：Ｗ２←ＣｌＸＣ２
Ｃ２←（Ｗ２÷ｎ）の余り
ただしステツプ３−Ｂの処理はＥｉ−１の場合にのみ行
う。
う。
ステツプ４：終了。
Ｃ２の値が求めるものである。以下本発明を実施例によ
り詳細に説明する。図は本発明の一実施例のプロツク図
である。図において、１０は暗号装置、１１はモジユロ
計算部Ａｌｌ２はモジユロ計算部Ｂ、１３ａは第１の乗
算器、１４ａは前記乗算器１３ａの結果を格納する第１
のレジスタ、１５ａは剰余のみを出力する第１の除算器
、１６ａは第２のレジスタ、１７はゲート回路、１３ｂ
は第２の乗算器、１４ｂは前記乗算器１３ｂの結果を格
納する第３のレジスタ、１５ｂは剰余のみを出力する第
２の除算器、１６ｂは第４のレジスタ、１８は第５のレ
ジスタであり、第１の暗号鍵または解読鍵。を格納する
。１９はデータビツトプロツクを格納する第６のレジス
タ、２０は第７のレジスタであり、第２の暗号鍵または
解読鍵ｅを格納する、２１は暗号装置１０の制御部、３
０はモジユロ計算部Ａｌｌとモジユロ計算部Ｂｌ２間デ
ータの転送指示線、３１は前記第７のレジスタ２０を右
シフトする制御線、３２は第７のレジスタ２０の最下位
ビツトを示す信号線、３３はモジユロ計算部Ｂｌ２の動
作指示線、３４は暗号装置１０の動作開始指示線、３５
は暗号装置１０の動作終了表示線、３６はモジユロ計算
部Ｂｌ２の初期値信号線である。
り詳細に説明する。図は本発明の一実施例のプロツク図
である。図において、１０は暗号装置、１１はモジユロ
計算部Ａｌｌ２はモジユロ計算部Ｂ、１３ａは第１の乗
算器、１４ａは前記乗算器１３ａの結果を格納する第１
のレジスタ、１５ａは剰余のみを出力する第１の除算器
、１６ａは第２のレジスタ、１７はゲート回路、１３ｂ
は第２の乗算器、１４ｂは前記乗算器１３ｂの結果を格
納する第３のレジスタ、１５ｂは剰余のみを出力する第
２の除算器、１６ｂは第４のレジスタ、１８は第５のレ
ジスタであり、第１の暗号鍵または解読鍵。を格納する
。１９はデータビツトプロツクを格納する第６のレジス
タ、２０は第７のレジスタであり、第２の暗号鍵または
解読鍵ｅを格納する、２１は暗号装置１０の制御部、３
０はモジユロ計算部Ａｌｌとモジユロ計算部Ｂｌ２間デ
ータの転送指示線、３１は前記第７のレジスタ２０を右
シフトする制御線、３２は第７のレジスタ２０の最下位
ビツトを示す信号線、３３はモジユロ計算部Ｂｌ２の動
作指示線、３４は暗号装置１０の動作開始指示線、３５
は暗号装置１０の動作終了表示線、３６はモジユロ計算
部Ｂｌ２の初期値信号線である。
以下、暗号プロセスを例にとつて動作説明する。
装置外部より、第１の暗号鍵ｎを第５のレジスタ１８に
、第２の暗号鍵ｅを第７のレジスタ２０に、暗号化する
単位のプロツクの内容であるデータビツトプロツクｍを
第６のレジスタ１９にセツトする。なお、暗号文はＭで
あるが、これを単位のプロツクの意味で「ｍ」とした。
次に装置外部より指示線３４を介して、暗号動作指示信
号を受けると制御部２１は第６のレジスタ１９の内容を
第２のレジスタ１６ａにセツトする。その後２進数展開
された第２の暗号鍵ｅのビツト長分だけ最下位ビツトか
ら最上位ビツトの順序で以下に示すモジユロ計算を繰り
返す。例えば、ｎを「９１」，ｅを「２３］，ｍを「８
２」である場合について述べる。なお、実際の計算は２
進数展開して行なつているが、簡単のため、１０進数表
示で説明する。（１）モジユロ計算部Ａ１第２のレジス
タ１６ａにセツトされたデータビツトプロツクｍ「８２
」は、第１の乗算器１３ａで巾乗される。
、第２の暗号鍵ｅを第７のレジスタ２０に、暗号化する
単位のプロツクの内容であるデータビツトプロツクｍを
第６のレジスタ１９にセツトする。なお、暗号文はＭで
あるが、これを単位のプロツクの意味で「ｍ」とした。
次に装置外部より指示線３４を介して、暗号動作指示信
号を受けると制御部２１は第６のレジスタ１９の内容を
第２のレジスタ１６ａにセツトする。その後２進数展開
された第２の暗号鍵ｅのビツト長分だけ最下位ビツトか
ら最上位ビツトの順序で以下に示すモジユロ計算を繰り
返す。例えば、ｎを「９１」，ｅを「２３］，ｍを「８
２」である場合について述べる。なお、実際の計算は２
進数展開して行なつているが、簡単のため、１０進数表
示で説明する。（１）モジユロ計算部Ａ１第２のレジス
タ１６ａにセツトされたデータビツトプロツクｍ「８２
」は、第１の乗算器１３ａで巾乗される。
その結果８２×８２６７２４を第１のレジスタ１４ａほ
格納し、次いで前記巾乗の値「６７２４］は、除算器１
５ａにおいて、第５のレジスタ１８に格納してある第１
の暗号鍵ｎ「９１」を除数として割算される。除算器１
５ａは剰余として「８１」を得て、その結果を第２のレ
ジスタ１６ａにセツトする。
格納し、次いで前記巾乗の値「６７２４］は、除算器１
５ａにおいて、第５のレジスタ１８に格納してある第１
の暗号鍵ｎ「９１」を除数として割算される。除算器１
５ａは剰余として「８１」を得て、その結果を第２のレ
ジスタ１６ａにセツトする。
２第２のレジスタ１６ａにセツトされた前記１の剰余「
８１］は、第１の乗算器１３ａで巾乗される。
８１］は、第１の乗算器１３ａで巾乗される。
その結果、８１×８１＝６５６１を第１のレジスタ１４
ａに格納し、次いで前記巾乗の値「６５６１］は、除算
器１５ａにおいて、第５のレジスタ１８に格納してある
第１の暗号鍵ｎ「９１」を除数として割算される。除算
器１５ａは除余として「９」を得て、その結果を第２の
レジスタ１６ａにセツトする。３第２のレジスタ１６ａ
にセツトされた前記２の剰余「９」は、第１の乗算器１
３ａで巾乗される。
ａに格納し、次いで前記巾乗の値「６５６１］は、除算
器１５ａにおいて、第５のレジスタ１８に格納してある
第１の暗号鍵ｎ「９１」を除数として割算される。除算
器１５ａは除余として「９」を得て、その結果を第２の
レジスタ１６ａにセツトする。３第２のレジスタ１６ａ
にセツトされた前記２の剰余「９」は、第１の乗算器１
３ａで巾乗される。
その結果、９×９−８１を第１のレジスタ１４ａに格納
し、次いで前記巾乗のｊ値「８１」は、第１の除算器１
５ａにおいて、第５のレジスタ１８に格納してある第１
の暗号鍵ｎ［９１」を除数として割算される。除算器１
５ａは剰余として「８１」を得て、その結果を第２のレ
ジスタ１６ａにセツトする。Ｓ４第２のレジスタ１６ａ
にセツトされた前記３の剰余「８１」は、第１の剰算器
１３ａで巾乗される。その結果、８１×８１＝６５６１
を第１のレジスタ１４ａに格納し、次いで前記巾乗の値
「６５６１」は、第１の除算器 ３１５ａにおいて、第
５のレジスタ１８に格納してある第１の暗号鍵ｎ［９１
」を除数として割算される。除算器１５ａは剰余として
「９」を得て、その結果を第２のレジスタ１６ａにセツ
トする。
し、次いで前記巾乗のｊ値「８１」は、第１の除算器１
５ａにおいて、第５のレジスタ１８に格納してある第１
の暗号鍵ｎ［９１」を除数として割算される。除算器１
５ａは剰余として「８１」を得て、その結果を第２のレ
ジスタ１６ａにセツトする。Ｓ４第２のレジスタ１６ａ
にセツトされた前記３の剰余「８１」は、第１の剰算器
１３ａで巾乗される。その結果、８１×８１＝６５６１
を第１のレジスタ１４ａに格納し、次いで前記巾乗の値
「６５６１」は、第１の除算器 ３１５ａにおいて、第
５のレジスタ１８に格納してある第１の暗号鍵ｎ［９１
」を除数として割算される。除算器１５ａは剰余として
「９」を得て、その結果を第２のレジスタ１６ａにセツ
トする。
５５第２のレジスタ１６ａにセ
ツトされた前記４の剰余「９」は、第１の乗算器１３ａ
で巾乗される。その結果、９Ｘ９＝８１を第１のレジス
タ１４ａに格納し、次いで前記巾乗の値「８１」は、第
１の除算器１５ａにおいて、４第５のレジスタ１８に格
納してある第１の暗号鍵ｎ「９１」を除数として割算さ
れる。除算器１５ａは剰余として「８１」を得て、その
結果を第２のレジスタ１６ａにセツトする。以上の動作
でモジユロ計算部Ａｌｌでの１つのデータビツトプロツ
クｍについてのモジユロ計算を終了する。このように、
モジユロ計算部Ａｌｌでは、モジユロ計算を２進数展開
された第２の暗号鍵ｅ（この例では「２３」を２進数展
開した「１０１１１」の５ビツト分）の，ビツト長、す
なわち５回だけ行なう。２）制御部 このモジユロ計算の間、制御部２１は１回の演算ごとに
、第７のレジスタ２０を１ビツト右シフトするとともに
更新された最下位ビツトの値を信号線３２を介して検出
し、その値が「１」の場合にのみ、ゲート回路１７を起
動し、第２のレジスタ１６ａの内容をモジユロ計算部Ｂ
ｌ２に転送し、かつ、動作指示線３３より動作指示信号
を送り、モジユロ計算部Ｂｌ２の動作起動をかける。
ツトされた前記４の剰余「９」は、第１の乗算器１３ａ
で巾乗される。その結果、９Ｘ９＝８１を第１のレジス
タ１４ａに格納し、次いで前記巾乗の値「８１」は、第
１の除算器１５ａにおいて、４第５のレジスタ１８に格
納してある第１の暗号鍵ｎ「９１」を除数として割算さ
れる。除算器１５ａは剰余として「８１」を得て、その
結果を第２のレジスタ１６ａにセツトする。以上の動作
でモジユロ計算部Ａｌｌでの１つのデータビツトプロツ
クｍについてのモジユロ計算を終了する。このように、
モジユロ計算部Ａｌｌでは、モジユロ計算を２進数展開
された第２の暗号鍵ｅ（この例では「２３」を２進数展
開した「１０１１１」の５ビツト分）の，ビツト長、す
なわち５回だけ行なう。２）制御部 このモジユロ計算の間、制御部２１は１回の演算ごとに
、第７のレジスタ２０を１ビツト右シフトするとともに
更新された最下位ビツトの値を信号線３２を介して検出
し、その値が「１」の場合にのみ、ゲート回路１７を起
動し、第２のレジスタ１６ａの内容をモジユロ計算部Ｂ
ｌ２に転送し、かつ、動作指示線３３より動作指示信号
を送り、モジユロ計算部Ｂｌ２の動作起動をかける。
第２の暗号鍵ｅが「２３」の場合は、２進数で「１０１
１１」であるから、前記１ビツト右シフトは、１→１→
１→０→１である。
１１」であるから、前記１ビツト右シフトは、１→１→
１→０→１である。
以下この「１０１１１」を「Ｅ４９ｅ３９ｅ２！ＥｌＦ
ｅＯ］と表わす。｛）モジユロ計算部Ｂｌ２ ｌ制御部２１は、第７のレジスタ２０の最下位ビツトＥ
。
ｅＯ］と表わす。｛）モジユロ計算部Ｂｌ２ ｌ制御部２１は、第７のレジスタ２０の最下位ビツトＥ
。
が［１」であることを検出して、第４のレジスタ１６ｂ
に初期値「１］をセツトするとともに、ゲート回路１７
を起動して、前記（１）の１において、第２のレジスタ
１６ａにセツトざれたデータビツトプロツクｍ「８２」
を、第２の乗算器１３ｂに転送する。
に初期値「１］をセツトするとともに、ゲート回路１７
を起動して、前記（１）の１において、第２のレジスタ
１６ａにセツトざれたデータビツトプロツクｍ「８２」
を、第２の乗算器１３ｂに転送する。
第２の乗算器１３ｂは、前記初期値［１」と前記転送さ
れた「８２」とを乗算する。その結果、８２×１＝８２
を第３のレジスタ１４ｂに格納し、次いで当該格納され
た「８２」は、第２の除算器１５ｂにおいて、第５のレ
ジスタ１８に格納してある第１の暗号鍵ｎ［９１」を除
数として割算される。除算器１５ｂは剰余として「８２
」を得て、その結果を第４のレジスタ１６ｂにセツトす
る。２次に、ｅ１が「１」であるから、ゲート回路１７
が起動されて、第２のレジスタ１６ａにセツトしてある
前記（１）の１の結果「８１」を第２の乗算器１３ｂに
転送する。
れた「８２」とを乗算する。その結果、８２×１＝８２
を第３のレジスタ１４ｂに格納し、次いで当該格納され
た「８２」は、第２の除算器１５ｂにおいて、第５のレ
ジスタ１８に格納してある第１の暗号鍵ｎ［９１」を除
数として割算される。除算器１５ｂは剰余として「８２
」を得て、その結果を第４のレジスタ１６ｂにセツトす
る。２次に、ｅ１が「１」であるから、ゲート回路１７
が起動されて、第２のレジスタ１６ａにセツトしてある
前記（１）の１の結果「８１」を第２の乗算器１３ｂに
転送する。
一方、前記１の結果「８２」を第２の乗算器１３ｂに送
る。乗算器１３ｂでは、送られてきた結果を乗算して８
１×８２＝６６４２を得て、第３のレジスタ１４ｂに格
納する。次いで前記乗算の値「６６４２］は、第２の乗
算器１５ｂにおいて、第５のレジスタ１８に格納してあ
る第１の暗号鍵ｎ「９１］を除数として割算される。除
算器１５ｂは剰余として「９０」を得て、その結果を第
４のレジスタ１６ｂにセツトする。３次に、Ｅ２が「１
］であるから、ゲート回路１７が起動されて、第２のレ
ジスタ１６ａにセツトしてある前記（１）の２の結果「
９」を第２の乗算器１３ｂに転送する。
る。乗算器１３ｂでは、送られてきた結果を乗算して８
１×８２＝６６４２を得て、第３のレジスタ１４ｂに格
納する。次いで前記乗算の値「６６４２］は、第２の乗
算器１５ｂにおいて、第５のレジスタ１８に格納してあ
る第１の暗号鍵ｎ「９１］を除数として割算される。除
算器１５ｂは剰余として「９０」を得て、その結果を第
４のレジスタ１６ｂにセツトする。３次に、Ｅ２が「１
］であるから、ゲート回路１７が起動されて、第２のレ
ジスタ１６ａにセツトしてある前記（１）の２の結果「
９」を第２の乗算器１３ｂに転送する。
一方、前記２の結果「９０」を第２の乗算器１３ｂに送
る。乗算器１３ｂでは、送られてきた結果を乗算して９
×９０−８１０を得て、第３のレジスタ１４ｂに格納す
る。次いで前記乗算の値「８１０」は、第２の除算器１
３ｂにおいて、第５のレジスタ１８に格納してある第１
の暗号鍵ｎ「９１」を除数として割算される。
る。乗算器１３ｂでは、送られてきた結果を乗算して９
×９０−８１０を得て、第３のレジスタ１４ｂに格納す
る。次いで前記乗算の値「８１０」は、第２の除算器１
３ｂにおいて、第５のレジスタ１８に格納してある第１
の暗号鍵ｎ「９１」を除数として割算される。
除算器１５ｂは剰余として「８２」を得て、その結果を
第４のレジスタ１６ｂにセツトする。４次にＥ３が「Ｏ
］であるから、ゲート回路１７が起動されず、かつ制御
部２１から動作指示線３３を経て動作指示信号が送られ
ないため、モジユロ計算は行なわない。
第４のレジスタ１６ｂにセツトする。４次にＥ３が「Ｏ
］であるから、ゲート回路１７が起動されず、かつ制御
部２１から動作指示線３３を経て動作指示信号が送られ
ないため、モジユロ計算は行なわない。
５次にＥ４が［１」であるから、ゲート回路１７が起動
されて、第２のレジスタ１６ａにセツトしてある前記（
１）の４の結果「９」を第２の乗算器１３ｂに転送する
。
されて、第２のレジスタ１６ａにセツトしてある前記（
１）の４の結果「９」を第２の乗算器１３ｂに転送する
。
一方、前記第４のレジスタ１６ｂにセツトしてある前記
３の結果［８２」を第２の乗算器１３ｂに送る。乗算器
１３ｂでは、送られてきた結果を乗算して９×８２＝７
３８を得て、第３のレジスタ１４ｂに格納する。次いで
前記乗算の値「７３８］は、第２の除算器１３ｂにおい
て、第５のレジスタ１８に格納してある第１の暗号鍵ｎ
［９１」を除数として割算される。
３の結果［８２」を第２の乗算器１３ｂに送る。乗算器
１３ｂでは、送られてきた結果を乗算して９×８２＝７
３８を得て、第３のレジスタ１４ｂに格納する。次いで
前記乗算の値「７３８］は、第２の除算器１３ｂにおい
て、第５のレジスタ１８に格納してある第１の暗号鍵ｎ
［９１」を除数として割算される。
除算器１５ｂは剰余として「１０」を得て、その結果を
第４のレジスタ１６ｂにセツトする。以上のようにモジ
ユロ計算部Ｂｌ２の計算は、制御部２１により、モジユ
ロ計算部Ａｌｌの計算と並列して行なわれ、制御部２１
が第７のレジスタ２０の内容を順次右シフトしながら第
２の暗号鍵ｅのビツトを検出するので、前記第２の暗号
鍵ＥＯｅ４を検出した後、モジユロ計算部Ｂｌ２の計算
（前記（３）の５の計算）が終了して、１つのデータビ
ツトプロツクｍについてのモジユロ計算を終了する。外
部装置（図示しない）は制御部２１より動作終了表示線
３５を介して、終了信号を受けると第４のレジスタ１６
ｂの内容「１０」を読み取り、これが平文Ｍのデータビ
ツトプロツクｍ「８２」の暗号文である。以下、平文Ｍ
を完結するデータビツトプロツクｍの個数分だけ、前述
と同様のモシユロ計算を行なう。解読プロセスは装置外
部より、第５及び第７のレジスタ１８，２０にセツトさ
れる２組の解読鍵ｎ及びｄ１並びに第６のレジスタ１９
にセツトされるデータプロツクの値が違うだけで暗号装
置の構成および動作は暗号プロセスと同様である。
第４のレジスタ１６ｂにセツトする。以上のようにモジ
ユロ計算部Ｂｌ２の計算は、制御部２１により、モジユ
ロ計算部Ａｌｌの計算と並列して行なわれ、制御部２１
が第７のレジスタ２０の内容を順次右シフトしながら第
２の暗号鍵ｅのビツトを検出するので、前記第２の暗号
鍵ＥＯｅ４を検出した後、モジユロ計算部Ｂｌ２の計算
（前記（３）の５の計算）が終了して、１つのデータビ
ツトプロツクｍについてのモジユロ計算を終了する。外
部装置（図示しない）は制御部２１より動作終了表示線
３５を介して、終了信号を受けると第４のレジスタ１６
ｂの内容「１０」を読み取り、これが平文Ｍのデータビ
ツトプロツクｍ「８２」の暗号文である。以下、平文Ｍ
を完結するデータビツトプロツクｍの個数分だけ、前述
と同様のモシユロ計算を行なう。解読プロセスは装置外
部より、第５及び第７のレジスタ１８，２０にセツトさ
れる２組の解読鍵ｎ及びｄ１並びに第６のレジスタ１９
にセツトされるデータプロツクの値が違うだけで暗号装
置の構成および動作は暗号プロセスと同様である。
もちろん、解読処理のアルゴリズムは前記の第（２）式
に従う。ちなみに、ｎを「９１」，ｅを「２３」とした
場合、例えばｄは「４７」であればよい。以上のように
本発明によれば、２組のモジユロ計算部を並列処理させ
ることにより、暗号または解読処理時間を短縮させるこ
とができる。また、２組のモジユロ計算部Ａ，Ｂを同一
仕様で出来るので暗号装置のＬＳＩ化が容易に可能とな
る。
に従う。ちなみに、ｎを「９１」，ｅを「２３」とした
場合、例えばｄは「４７」であればよい。以上のように
本発明によれば、２組のモジユロ計算部を並列処理させ
ることにより、暗号または解読処理時間を短縮させるこ
とができる。また、２組のモジユロ計算部Ａ，Ｂを同一
仕様で出来るので暗号装置のＬＳＩ化が容易に可能とな
る。
図は本発明の一実施例を示す暗号装置のプロツク構成図
である。 １０・・・・・・暗号装置、１１・・・・・・モジユロ
計算部Ａｌｌ２・・・・・・モジユロ計算部Ｂｌｌ３ａ
，ｌ３ｂ・・・・・・乗算器、１４ａ，１４ｂ・・・・
・・第１，第３のレジスタ、１５ａ，１５ｂ・・・・・
・除算器、１６ａ，１６ｂ・・・・・・第２，第４のレ
ジスタ、１７・・・・・・ゲート回路、１８・・・・・
・第５のレジスタ、１９・・・・・・第６のレジスタ、
２０・・・・・・第７のレジスタ、２１・・・・・・制
御部、３０・・・・・・転送指示線、３１・・・・・・
レジスタ２０を右シフトする制御線、３２・・・・・・
信号線、３３・・・・・・モジユロ計算部Ｂ動作指示線
、３４・・・・・・暗号装置の動作開始指示線、３５・
・・・・・暗号装置の動作終了表示線、３６・・・・・
・モジユロ計算部Ｂの初期値信号線。
である。 １０・・・・・・暗号装置、１１・・・・・・モジユロ
計算部Ａｌｌ２・・・・・・モジユロ計算部Ｂｌｌ３ａ
，ｌ３ｂ・・・・・・乗算器、１４ａ，１４ｂ・・・・
・・第１，第３のレジスタ、１５ａ，１５ｂ・・・・・
・除算器、１６ａ，１６ｂ・・・・・・第２，第４のレ
ジスタ、１７・・・・・・ゲート回路、１８・・・・・
・第５のレジスタ、１９・・・・・・第６のレジスタ、
２０・・・・・・第７のレジスタ、２１・・・・・・制
御部、３０・・・・・・転送指示線、３１・・・・・・
レジスタ２０を右シフトする制御線、３２・・・・・・
信号線、３３・・・・・・モジユロ計算部Ｂ動作指示線
、３４・・・・・・暗号装置の動作開始指示線、３５・
・・・・・暗号装置の動作終了表示線、３６・・・・・
・モジユロ計算部Ｂの初期値信号線。
Claims (1)
- １ ２組の暗号鍵ｎ、ｅまたは解読鍵ｎ、ｄをもとにデ
ータビットのブロックに対して暗号または解読処理を実
行するための暗号装置において、装置外部から入力され
る２進数展開された２組の暗号鍵ｎ、ｅまたは解読鍵ｎ
、ｄのうち第１の暗号鍵ｎまたは第１の解読鍵ｎを記憶
するための第１の手段と、第２の暗号鍵ｅまたは第２の
解読鍵ｄを記憶するための第２の手段と、装置外部から
入力される２進数展開されたデータビットブロックを記
憶する第３の手段と、除算して剰余のみを得る手段であ
つてかつ前記第３の手段の内容を初期値としてその値を
２乗し又は前記初期条件以外は１ステップ前の剰余を２
乗し、前記第１の手段に記憶した第１の暗号鍵ｎまたは
第１の解読鍵ｎを除数とし、前記２乗した結果を被除数
として除算して前記剰余を得る第４の手段と、除算して
剰余のみを得る手段であつてかつ初期条件として前記第
４の手段を介して第３の手段の内容を得又は前記初期条
件以外は１ステップ前の剰余と前記第４の手段の剰余と
を乗算し、前記第１の手段に記憶した第１の暗号鍵ｎま
たは第１の解読鍵ｎを除数とし、前記乗算した結果を被
除数として除算し前記剰余を得る第５の手段と、前記第
２の手段に記憶した第２の暗号鍵ｅまたは第２の解読鍵
ｄのビットをシフトし特定の位置にあるビットの値によ
り、第４の手段の内容又は剰余を第５の手段へ情報伝送
しかつ第５の手段に演算指示を行なうことにより第４の
手段と第５の手段とを並列処理させる第６の手段とを有
し、２進数に展開された第２の暗号鍵ｅ又は解読鍵ｄの
桁数回モジユロ計算を繰り返し実行することにより、デ
ータビットのブロックを暗号又は解読処理することを特
徴とする暗号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54117345A JPS596100B2 (ja) | 1979-09-14 | 1979-09-14 | 暗号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54117345A JPS596100B2 (ja) | 1979-09-14 | 1979-09-14 | 暗号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5642449A JPS5642449A (en) | 1981-04-20 |
| JPS596100B2 true JPS596100B2 (ja) | 1984-02-09 |
Family
ID=14709394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54117345A Expired JPS596100B2 (ja) | 1979-09-14 | 1979-09-14 | 暗号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596100B2 (ja) |
-
1979
- 1979-09-14 JP JP54117345A patent/JPS596100B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5642449A (en) | 1981-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0801345B1 (en) | Circuit for modulo multiplication and exponentiation arithmetic | |
| US7277540B1 (en) | Arithmetic method and apparatus and crypto processing apparatus for performing multiple types of cryptography | |
| US8090757B2 (en) | Circuit and method for performing multiple modulo mathematic operations | |
| US6282290B1 (en) | High speed modular exponentiator | |
| EP0917047B1 (en) | Apparatus for modular inversion for information security | |
| CN109039640B (zh) | 一种基于rsa密码算法的加解密硬件系统及方法 | |
| CN100504758C (zh) | 多字乘法-累加电路和蒙哥马利模乘法-累加电路 | |
| JPH11305996A (ja) | 乗算を用いる計算装置のデ―タ処理高速化方法および装置 | |
| KR100442218B1 (ko) | 몽고메리의 알고리즘을 이용한 멱승 잉여 연산기 | |
| IL97413A (en) | Microcircuit for the implementation of rsa algorithm and ordinary and modular arithmetic in particular exponentiation with large operands | |
| US7831650B2 (en) | Method for modular multiplication | |
| US7050579B1 (en) | Cryptographic methods and apparatus using word-wise montgomery multiplication | |
| US6963644B1 (en) | Multi-word arithmetic device for faster computation of cryptosystem calculations | |
| JP2004258141A (ja) | モンゴメリ乗算剰余の多倍長演算のための演算装置 | |
| KR100416291B1 (ko) | 타원곡선암호화의 유한체 역원과 승산 장치 및 그 방법 | |
| JP3904421B2 (ja) | 剰余乗算演算装置 | |
| JPS596100B2 (ja) | 暗号装置 | |
| JPH09251267A (ja) | 暗号化装置及び暗号化方法 | |
| JP3591857B2 (ja) | 擬似乱数生成方法及び装置、通信方法及び装置 | |
| US20030128842A1 (en) | Modular squaring circuit, modular squaring method, and modular squaring program | |
| JP4306121B2 (ja) | 除算回路，乗除算回路 | |
| US20050165875A1 (en) | Arithmetic device | |
| JP5179933B2 (ja) | データ処理装置 | |
| JP3137599B2 (ja) | ＢのＣ乗のｎを法とした剰余を計算する回路 | |
| JPS63147185A (ja) | 公開鍵暗号の復号化装置 |