JPS5958576A - Computer device - Google Patents

Computer device

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Publication number
JPS5958576A
JPS5958576A JP16848982A JP16848982A JPS5958576A JP S5958576 A JPS5958576 A JP S5958576A JP 16848982 A JP16848982 A JP 16848982A JP 16848982 A JP16848982 A JP 16848982A JP S5958576 A JPS5958576 A JP S5958576A
Authority
JP
Japan
Prior art keywords
power failure
register
time
power outage
display
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16848982A
Other languages
Japanese (ja)
Inventor
Teruo Inoue
輝雄 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP16848982A priority Critical patent/JPS5958576A/en
Publication of JPS5958576A publication Critical patent/JPS5958576A/en
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring

Abstract

PURPOSE:To allow processing which is interrupted after a power failure is detected to restart automatically after a power source recovers when the elapsed time from the occurrence of the power failure is shorter than a specific time. CONSTITUTION:If a power failure occurs after one of keys classified by transactions is operated, a power failure signal PD is inputted to a CPU and a counter TM starts counting operation. Then, the contents of an X, an Y, and a Z register are saved in a memory 11. When the PD is ceased, the counted value data (power failure time) of the TM is transferred to the X register and compared with the set time in a P register. When the power failure time is shorter than the set time in the P register, the saved data are returned to the registers to perform a display and a printing process. When the power failure time is longer than the set time, the processing is not performed even after recovery from the power failure and a specific key is operated to perform a display and a drawer opening processes.

Description

【発明の詳細な説明】 口の発QITは、電子式キャッシュレジスタ(ECR)
寿の計算機装置に関する。
[Detailed Description of the Invention] QIT is an electronic cash register (ECR).
Concerning Kotobuki's computer equipment.

従来のECRでは、登録処理の動作途中において停電が
発生した場合には、処理を中断し、停電復帰後に中断時
点からの処理を続行するようにしている。但し、現金キ
ー、貸し売りキー等の取引別キーが操作された後で、且
つじロアが開かれる前に停電が起った時に、停電復帰後
の処理過程Gこおいてドリアを開放すればオペレータが
不在の場合に盗離の/!i2’1.があるため、このよ
うな停電の場合は停電復帰後にドロアを開かないように
している。また、停′市復帰彼の処理過程に′33いて
、小計等を表示部に表示させることは、オペレータの不
任G)場合は烈意味であり、また機密保持の点からも好
ましくないため、停?!復帰後の表示は行なわわていな
い。
In the conventional ECR, if a power outage occurs during registration processing, the processing is interrupted, and after the power outage is restored, the processing is continued from the point of interruption. However, if a power outage occurs after a transaction key such as a cash key or rental key is operated and before the lower door is opened, if the door is opened during the process G after the power is restored. /! of theft in the absence of the operator! i2'1. Therefore, in the case of a power outage like this, I try not to open the drawer after the power is restored. In addition, displaying subtotals on the display while in the process of returning to the city is a sign that the operator is not in charge, and it is also undesirable from the standpoint of maintaining confidentiality. stop? ! No display is performed after recovery.

しかしながら、上述した停’iri復帰後の処理が有効
になるのはオペレータがE、CIRから離れるような比
較的長い停?I7+の場合であって、オペレータが待機
しでいるような短い停電の場合にも、停電復帰後に上述
したようにドリアが開放されなかったり、表示か行なわ
れなかったりするため、オペレータがドロアのU1■放
操作や表示を行なわセる操作をしなければならなかった
。このようf!、特殊な場合のキー操作はオペレータの
負担になるばかりか、停電復帰をオペレータが知るまで
に、また停電復帰をオペレータが知ってからキー操作ま
でにかなりの時間がかかることか予想さn1朶務を円滑
に行ううえで好ましくない。
However, the above-mentioned process after returning from a stop is effective only after a relatively long stop where the operator leaves the CIR. In the case of I7+, even in the case of a short power outage where the operator is on standby, the door may not open or the display may not be displayed after the power is restored, so the operator may have to open the drawer U1. ■I had to perform release and display operations. Like this f! It is expected that key operations in special cases will not only be a burden on the operator, but also that it will take a considerable amount of time for the operator to know that the power has returned, and for the operator to operate the keys after knowing that the power has returned. This is not desirable for smooth operation.

この発明は、上述した事情を背景になされたもので、そ
の目的とするlころは)停電になってからの経過時間を
計測すると共に、この経過時間が□7.6い工。、。、
停。l徒。ユ中、7オF是役源か回復してから自動的に
続行するようにした計算機装置を提供することにある。
This invention was made against the background of the above-mentioned circumstances, and its purpose is to measure the elapsed time since a power outage, and to measure the elapsed time by □7.6 hours. ,. ,
stop. Lol. The object of the present invention is to provide a computer device that automatically continues operations after recovery of the source.

以下、この発明を図面に示ず一実施例に基づいて具体的
に説明する。第1図は本実施例に係るECRのブi、f
fンク回路図で、AC電源に接続される宿1源回路lは
、二次電池2に充電電圧を供給すると共に、LSI(大
規模集積回路)3、入力部4、着示部5、印字部6、ド
ロア7に夫々駆動電圧を供給する。LS I 3は電源
回路1あるいは二次電池2の出力電圧が、対応する逆流
防止用ダイオード8.9を介して入力されることにより
駆動されるもので、その内部にはc”pu(中央処理装
置)101合計メモリ11およびタイマTM等を有する
構成となっている。
Hereinafter, this invention will be specifically described based on an embodiment not shown in the drawings. FIG. 1 shows ECR blocks i and f according to this embodiment.
In the flink circuit diagram, a power source circuit l connected to an AC power source supplies a charging voltage to a secondary battery 2, and also connects an LSI (Large Scale Integrated Circuit) 3, an input section 4, a marking section 5, and a printing section. A driving voltage is supplied to the unit 6 and the drawer 7, respectively. The LSI 3 is driven by inputting the output voltage of the power supply circuit 1 or the secondary battery 2 through the corresponding backflow prevention diode 8.9, and has a c"pu (central processing Apparatus) 101 has a configuration including a total memory 11, a timer TM, etc.

−CP U 10は、各種の動作を制御するもので、演
算論理回路(図示せず)、演算および演算補助等のX、
Y、Zレジスタが設けられているほか、入力部4からの
キー操作で入力された任意の時間稔データが設定される
PおよびQレジスタが設けられている。また、CPU1
0は合計メモリ11と相方向に接続され、データの授受
を行う。この場合、合計メモリ11は、売上合計の件数
および金額等を部門別、取ぢ[別等に記憶するもので、
RAM(ランダム・アクセス・・メモリ)によって構成
され、CP Lr 3の制御下でデータの書き込みおよ
び読み出し動作を実行する。更に、CPUI0はタイマ
TMの内容を読み込むと共にタイマTへ・丁にクリア信
号CLを出力してその内容をクリアする。このカウンタ
TMは、アンドゲート12を介して入力される所定周波
数のクロック信号tを計数するもので、この場合、アン
ドゲート12は電源回路1から停電信号PDがCPUI
 Oに入力されることによりCPUl0から出力される
ゲートIJ 閉信号によって開成され、カウンタTMに
りpツク信号tを出力する。したがって、カウンタTM
はCPUI Oから停電信号PDが入力されてからの経
過時間、すなわち停電時間を計数するカウンタである。
-CPU 10 controls various operations, and includes an arithmetic logic circuit (not shown), arithmetic and arithmetic auxiliary X,
In addition to the Y and Z registers, there are also P and Q registers in which arbitrary time data inputted by key operations from the input section 4 are set. Also, CPU1
0 is mutually connected to the total memory 11 and exchanges data. In this case, the total memory 11 stores the total number of sales, amount, etc. by department, separately, etc.
It is composed of RAM (Random Access Memory) and performs data write and read operations under the control of CP Lr 3. Further, the CPUI0 reads the contents of the timer TM and outputs a clear signal CL to the timer T to clear the contents. This counter TM counts the clock signal t of a predetermined frequency inputted via the AND gate 12.
It is opened by the gate IJ close signal outputted from the CPU10 by being input to the gate IJ, and outputs the p-check signal t to the counter TM. Therefore, the counter TM
is a counter that counts the elapsed time since the power outage signal PD was input from the CPU I O, that is, the power outage time.

入力部4は置数キー、部門別キー、貸売り、現金売り等
の取づ1別キー等を有するほか、本実施例ではCPUl
0内のPレジスタおよびQレジスタに設定される時間デ
ータを入力する所定のキーを有する構成て、CPUl0
からのタイミング信号KPに応じて操作キーに対応する
ギー人カデータINt−CPTJIOに出力する。また
、表示部5はCPTJIOからの表示データをデジタル
表示し、また、印字部6はCPUl0からの印字データ
を記録紙に印字し、ドロア7はCPt710からのドロ
ア開放信号がその内部のソレノイド(図示せず)に印加
されることにより開放される0 次に、上記実施例の動作について説明する。先ず、通常
の登録処理を実行する前に、予め入力部4からCPUl
0内のPレジスタおよびQレジスタに任意の時間データ
を設定しておく。而して、登録処理が開始されて、取引
別キーが操作されると、第2図のフローにしたがった動
作が実行される。すなわち、先ず、ステップS1では、
取7j]別キーに対応する現金売り、貸売り等の取引別
演算処理が実行され、合計メモリ11内の取引別合計デ
ータ記憶エリアに、入力データが票計される。
The input unit 4 has numeric keys, department keys, keys for credit sales, cash sales, etc., and in this embodiment, the CPU 1
The CPU 10 has a predetermined key for inputting time data set in the P register and the Q register in the CPU10.
In response to the timing signal KP from the control key, the input signal is output to the input key data INt-CPTJIO corresponding to the operation key. In addition, the display unit 5 digitally displays the display data from CPTJIO, the printing unit 6 prints the print data from CPU10 on recording paper, and the drawer 7 receives the drawer release signal from CPt710 through its internal solenoid (Fig. (not shown) is released by applying a voltage to 0.Next, the operation of the above embodiment will be explained. First, before executing the normal registration process, input the CPU information from the input section 4 in advance.
Arbitrary time data is set in the P register and Q register in 0. When the registration process is started and the transaction-specific key is operated, the operation according to the flow shown in FIG. 2 is executed. That is, first, in step S1,
7j] Transaction-specific arithmetic processing such as cash sales, credit sales, etc. corresponding to the different keys is executed, and the input data is counted in the transaction-specific total data storage area in the total memory 11.

この堰づ[別演算処理が終ると、次のステップS2で電
源回路lからの停電信号PDの入力有無が調べられる。
When this separate arithmetic processing is completed, it is checked in the next step S2 whether or not a power outage signal PD is input from the power supply circuit 1.

今、AC電源に停電が起らなかったとすると、停電、信
号PDの入力は無く、この場合、ステップS3に進んで
表示処理、次でステップS4に進んで印字処理が実行さ
れる。この表示および印字処理は比較的時間がかかるの
で、次のステップS、では停電信号PDの入力有無の判
断を行う上記ステップS、と同様の処理が縁り返し実行
される。この結果、停電が起らなかった場合には、ステ
ップS6に進み、カウンタTMの内容をクリアしたのち
、次のステップS7でアントゲ−112を開成させ、カ
ウンタTMの言I数動作を開始させる。而して、次のス
テップS8〜shoは、ドロア7を予めQレジスタに設
定した時間データにしたがって所定同量11WJfiL
させる処理である。すなわち1ステップSg、ではドロ
ア7内のソレノイド(−示せず)をONさせ、そして、
次のステップS。
Assuming that there is no power outage in the AC power supply, there is no power outage and no signal PD is input, and in this case, the process advances to step S3 to perform display processing, and then to step S4 to perform printing processing. Since this display and printing process takes a relatively long time, in the next step S, the same process as the above step S, in which it is determined whether or not the power outage signal PD is input, is repeatedly executed. As a result, if a power outage has not occurred, the process proceeds to step S6, where the contents of the counter TM are cleared, and then, at the next step S7, the game 112 is opened and the counter TM starts to perform a number of operations. Then, in the next steps S8 to Sho, the drawer 7 is moved to the predetermined same amount 11WJfiL according to the time data set in the Q register in advance.
This is the process of That is, in step Sg, the solenoid (not shown) in the drawer 7 is turned on, and
Next step S.

で幻゛カウンタTへ1の計数値データをXレジスタに転
送し、このXレジスタの内容がQレジスタの内容よりも
大きいかどうかを次のステップS1n ′T:″調べ、
この結果、Xレジスタの内容がQレジスタの内容以内、
換言ずれば、ドロアツレメイドを駆動。
Transfers the count value data of 1 to the phantom counter T to the X register, and checks whether the contents of this X register are larger than the contents of the Q register in the next step S1n'T:''.
As a result, the contents of the X register are within the contents of the Q register,
In other words, it drives the Droasure Maid.

している時間がQレジスタの設定時間以内であれ。The time being used must be within the time set in the Q register.

ば、ステップS8に戻り、Qレジスタの設定時間を越え
る市でステップ88〜SIOを繰り返す。そして上記設
定時間だけドロアツレメイドが駆動されるとドロア7が
U11放される。
For example, the process returns to step S8, and steps 88 to SIO are repeated at a time exceeding the set time of the Q register. Then, when the drawer maid is driven for the above set time, the drawer 7 is released by U11.

以上の動作は、停電が起らながった場合であるが、次に
、停電が起った場合の動作を説明する。
The above operation is performed when a power outage does not occur.Next, the operation when a power outage occurs will be explained.

取引別キーの操作後に、停電が起ると、ステップS、あ
るいはステップS、では停電信号PDの入力有りと判断
され、ステップS、 、S、から夫々ステップ811〜
816の実行に進む。先ず、ステップS1□でカウンタ
TMの内容をクリアしたのち1次のステップS12でカ
ウンタTMのWl数動作を開始させる。そして、表示、
印字データ等を記憶すのステップSI4は1上記ステッ
プS、)S5と同様な処理を行うものであるが、この場
合、停電信号PDの入力が焦くなるまで待機状態となる
。面して、停電信号PDの入力が無くなると、ステップ
S1!Iに進み、カウンタTMの計数値データをXレジ
スタに転送する。したがって1Xレジスタの内容は、停
電信号PDが入力されて力)らそれが無くなるまでの経
過時間(停電時間)となる。次のステップS、6ではX
レジスタの内容がPレジスタ間がPレジスタの設定時間
以下である場合には、次のステップS17に進み、X、
Y、zレジスタに表示1印字データを復帰させてから、
ステップS3に進み、以下、表示処理、印字処理が実行
され、そして、その後、停電が起らなければ、上述した
ドロア開放処理が実行される。すなわち、停電時間が設
定時間以下の場合には、停電検出時に中断された処理を
停電が無くなってから自動的に続行するようになる。他
方、ステップS、6の判断結果、Xレジスタの停電時間
がPレジスタの設定時間を越えた場合には、停電検出時
に中断された処理は停電が無くなっても実行されない。
If a power outage occurs after the transaction-specific key is operated, it is determined that the power outage signal PD has been input in step S or step S, and steps 811 to 811 are performed from steps S, , and S, respectively.
Proceed to execution of step 816. First, the contents of the counter TM are cleared in step S1□, and then the Wl number operation of the counter TM is started in the first step S12. And display,
Step SI4 for storing print data, etc. performs the same processing as steps S1 and S5 above, but in this case, it is in a standby state until the input of the power outage signal PD becomes urgent. When the power failure signal PD is no longer inputted, step S1! Proceeding to step I, the count value data of the counter TM is transferred to the X register. Therefore, the contents of the 1X register are the elapsed time (power outage time) from when the power outage signal PD is input until it disappears. Next step S, 6 is X
If the content of the register is less than or equal to the set time of the P register between the P registers, the process advances to the next step S17, and X,
After restoring the display 1 print data to the Y and z registers,
Proceeding to step S3, a display process and a print process are executed, and thereafter, if a power failure does not occur, the drawer opening process described above is executed. That is, if the power outage time is less than or equal to the set time, the process that was interrupted when the power outage was detected is automatically continued after the power outage ends. On the other hand, as a result of the determination in steps S and 6, if the power outage time in the X register exceeds the set time in the P register, the processing that was interrupted when the power outage was detected will not be executed even if the power outage is no longer present.

この場合には、停電が無くなってから特定のキーを操作
することにより、表示処理、ドロア開放処理等を行う。
In this case, display processing, drawer opening processing, etc. are performed by operating a specific key after the power outage is over.

このように、予め、Pレジスタに任意の時間データを設
定しておけば、例えば、瞬時停電のよう 4゜な場合、
停電検出時に中断された処理を停電が無くなってから自
動的に続行される。
In this way, if you set arbitrary time data in the P register in advance, for example, in the case of a momentary power outage of 4 degrees,
Processing that was interrupted when a power outage was detected is automatically continued after the power outage is removed.

・、なおぐ上記実施例は<1EC・Rに適用したが、そ
の他の計n機装置であってもよい。
Although the above embodiment was applied to <1EC·R, it may be applied to other devices in total.

また、上記実施例は、Pレジスタに任意の時間デュタを
設定可能としたが、この時間データは、メーカザイドで
固定的に記憶されたものであってもよい。
Further, in the above embodiment, an arbitrary time data can be set in the P register, but this time data may be fixedly stored by the manufacturer.

この発明は、以上詳述したように、停電になってからの
経過時間をB1測すると共に、この経過時間が所定値以
下の場合には、停電検出後に中断された処理を停電が熱
くなってから自動的に続行するようGこしたから、停電
復帰後の処理において、停電時間の長短に応じて最も適
切な処理が可能どなった。特に停電時間が短い場合には
、例えばドロアを開設するためあるいは表示を行なわせ
るためのキー操作は不要であるため、オペレータに負担
をかけることなく、しかも停電復帰に直ちにドロア5汀
放などの必要な処理が自動的Qこ続行される。
As described in detail above, this invention measures the elapsed time B1 after a power outage, and if this elapsed time is less than a predetermined value, the process that was interrupted after the power outage was detected is stopped when the power outage becomes hot. Since the system was set to automatically continue from the start, the most appropriate process can be performed after the power outage is restored, depending on the length of the power outage. Especially when the power outage is short, key operations are not required to open the drawer or display the display, so there is no need to place a burden on the operator, and there is no need to immediately open the drawer 5 when the power is restored. The process continues automatically.

【図面の簡単な説明】[Brief explanation of the drawing]

図面はこの発明の一実施例を示し、第1図はこの実施例
に係るECRのブロック回路図、第2図は動作を説明す
るフローチャートである。 1・・・・・・電源回路、2・・・・・・二次電池、1
0・・・・−・CPU、TM・・・・・・タイマ。
The drawings show an embodiment of the present invention, and FIG. 1 is a block circuit diagram of an ECR according to this embodiment, and FIG. 2 is a flowchart explaining the operation. 1...Power supply circuit, 2...Secondary battery, 1
0...CPU, TM...Timer.

Claims (1)

【特許請求の範囲】[Claims] 停電信号検出時に所定の処理を中断する計Ω機装置にお
いて、前記停電信号が入力されてからの経過時間を計数
する計数回路を備え、前記停電信号が焦くなった時に、
前記計数回路内の経過時間が所定値以下であれば前記処
理を続行するようにしたごとを特徴とする計算機装置。
A metering device that interrupts a predetermined process when a power outage signal is detected, comprising a counting circuit that counts the elapsed time after the power outage signal is input, and when the power outage signal becomes impatient,
A computer device characterized in that the processing is continued if the elapsed time in the counting circuit is less than or equal to a predetermined value.
JP16848982A 1982-09-29 1982-09-29 Computer device Pending JPS5958576A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16848982A JPS5958576A (en) 1982-09-29 1982-09-29 Computer device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16848982A JPS5958576A (en) 1982-09-29 1982-09-29 Computer device

Publications (1)

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JPS5958576A true JPS5958576A (en) 1984-04-04

Family

ID=15869033

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Application Number Title Priority Date Filing Date
JP16848982A Pending JPS5958576A (en) 1982-09-29 1982-09-29 Computer device

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JP (1) JPS5958576A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0242177U (en) * 1988-09-16 1990-03-23
JP2022041357A (en) * 2020-09-01 2022-03-11 カシオ計算機株式会社 Sales data processor and program

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