JPS5937618B2

JPS5937618B2 - クロツク発生装置

Info

Publication number: JPS5937618B2
Application number: JP51068982A
Authority: JP
Inventors: 静雄築城
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1976-06-12
Filing date: 1976-06-12
Publication date: 1984-09-11
Also published as: JPS52151550A

Description

【発明の詳細な説明】この発明は比較的に低周波のクロックを発生するクロッ
ク発生装置に関する。

クロック発生装置は、各種電子機器の測定には欠かす事
のできない計測手段であって、従来測定装置内ではたと
えばＣＲ発振器、ＬＣ発振器、水晶発振器など種々のも
のが使用されている。

ところが従来のクロック発生装置で発振周波数を可変に
したり、時間とともに発振周波数を変更する周波数掃引
などを行なう場合、レンジ切換による粗調整やアナログ
素子たとえば抵抗やコンデンサなどの値を微調整してい
たため、高周波領域でＩＨｚあるいは１０Ｈｚ単位で細
か（変化させることは困難であり、また発生しているク
ロックの周波数をたとえばカウンタによって計数しなが
ら調整することになるから極めて時間のかかる作業とな
っていた。

この発明は上記の点に鑑みなされたもので、たとえば１
０進のダイヤルスイッチ、ＢＣＤ（２進化１０進）のタ
ッチスイッチ等を複数設置してディジタル値として周波
数設定を行なうようにしたクロック発生装置を提供する
ことを目的にしている。

以下、図面を参照してこの発明の一実施例を詳述する。

第１図において、アップダウンカウンタ１０□は２進化
１０進のカウンタとしてたとえば４個のフリップフロッ
プで構成され、クロック端子１１、アップダウン端子（
Ｕ／Ｄ端子）１２、ロード端子１３およびプリセット端
子１４，１５，１６゜１７を備え、また出力端子は１０
進データとして信号Ａ１′、Ｂ１′、Ｃ１′、Ｄ１′を
出力する端子１９．。

１９２．１９３，１９４とキャリー信号Ｃａを出力する
キャリ一端子１８とを有している。

カウンタ１０□ も上記カウンタ１０１と同様の構成
であり、前者のクロック信号として後者のカウンタ１０
□のキャリー信号Ｃａを供給すべく、カウンタ１０２の
クロック端子とカウンタ１０□のキャリ一端子とが接続
されている。

これらアップダウンカウンタ１０．、１０□は２桁の
１０進数で発生するクロック周波数を設定するための第
２の計数回路を構成していて、各カウンタ１０１，１０
□のプリセット端子１４〜１７に供給するプリセット信
号ａ１．ｂ１．ｃ１．ｄ１．Ｃ２，ｂ２．Ｃ２，ｄ２に
より周波数プログラムがなされる。

また、上記カウンタ１０．のクロック端子１１はプリセ
ット用のクロックパルスＣＰＰが供給される端子１に接
続され、後に詳述する如くアップダウン信号とともにこ
のプリセット用のクロックパルスＣＰＰを制御して周波
数掃引を行なうことができる。

一方、第１の計数回路はプリセット機能をもたない２進
化１０進のアップカウンタ２０．．２０□からなり、カ
ウンタ２０１のクロック端子１１はクロック信号ＣＰが
供給される端子２と接続され、かつそのキャリ一端子１
８はカウンタ２０□のクロック端子１１と接続されてい
る。

なお、これらカウンタ２０１，２０２はクリア端子１９
を有している。

これら第１、第２の計数回路はいずれも１０進数２桁分
の計数機能を有していて、対応する桁のカウンタ出力す
なわちＡ１〜Ｄ１とＡ１’−Ｄ１’とが比較回路３０１
に、またカウンタ出力Ａ２〜Ｄ２とＡ２’〜Ｄ２′と
が比較回路３０２にそれぞれ供給されている。

比較回路３０１，３０□はいずれも第２図に示す如く、
４個の反一致ゲート（ＥｘｃｌｕｓｉｖｅＯＲ）３１〜
３４とノアゲート３５とから構成され１．′アゲート３
５の出力が桁単位の一致信号としてアンドゲート３６に
供給される。

このアンドゲート３６の出力端子は１ショット回路５に
供給され、この１ショット回路５は上記第１の計数回路
をなすカウンタ２０□、２０□のクリア端子１９に接続
されるとともに、フリップフロップ回路６等を介して出
力端子９に接続されている。

このように構成されてなるクロック発生回路の動作につ
いて、第３図を参照して説明する。

今、上記プリセット可能なカウンタ１０１，１０□にそ
れぞれ２進化１０進数の「４」と「１」を置数する。

すなわち、プリセット値として「１４」を仮定すると、
カウンタ１０１の出力はＡ１′＝「０」、Ｂ１′＝「０
」、０１′−「１」、Ｄ１′−「０」に設定され、一方
カウンタ１０２の出力はＡ２’ ＝ｒＩＪ、Ｂ２′
＝１０」、０２′＝「０」、Ｄ２’＝ｒＯＪに設定され
る。

そして、カウンタ２０１，２０□をいずれもクリア状態
にしてからクロック信号ＣＰを端子２からカウンタ２０
□に供給して逐次に歩進していくと、まずカウント“４
“で出力ＡＩ、Ｂ１２Ｃ１，Ｄ、が（「０」、「０」
、「１」、「０」）とプリセットされたカウンタ１０、
の出力に一致する。

さらにカウントアツプされ、カウント“１０“になると
、カウンタ２０１からキャリー信号Ｃａが出力され次桁
のカウンタ２０２のクロック端子にクロックとして供給
されることになり、このカウンタ２０２の出力Ａ２〜Ｄ
２は“１“カウントアツプされる。

したがって、カウント“１４“になるとカウンタ２０□
の出力Ａ１．Ｂ１．Ｃ□。

Ｄ□ もカウンタ２０□の出力Ａ２．Ｂ２．Ｃ２，Ｂ２
もともにプリセットされているカウンタ１０１゜１０２
の出力と一致し、アンドゲート３６から一致回路３００
，３０２の一致出力を検出して１ショット回路５をトリ
ガする。

この１ショット回路５の出力によって、カウントアツプ
されてきた第１の計数回路つまりカウンタ２０３，２０
２はともにクリアされ、再びカウント数“０“の状態か
らカウントアツプを始める。

そしてこのとき、１ショット回路５の出力をフリップフ
ロップ回路６に供給することによって、このフリップフ
ロップ回路６の出力を反転し、■ショット回路５から出
力される２個のパルスで１周期となる出力パルスを生成
スる。

従って、出力パルスとしてはデユーティ５０％の新たな
りロックを得ることができる。

第３図における出力ＯＵＴＰＵＴと入力のクロック
信号ＣＰとの関係は、プログラム信号によって設定され
るプリセット値をＮ、ＣＰの周期をｔ、新たなりロック
出力ＯＵＴＰＵＴの周期なＴとすれば、Ｔ＝２Ｎｔとなり、たとえばｔ＝０．１ μｓｅｃ、Ｎ＝１４と
すると、Ｔ＝２．８μｓｅｃが得られる。

すなわち上記実施例のクロック発生装置は、プリセット
信号ａｌ２ｂｌｔＣ１２ｄＢ１Ｃ２２ｂ２
。

Ｃ２，ｄ２をたとえば１０進のダイヤルスイッチやタッ
チスイッチ等によって供給することにより、周波数の設
定はディジタル的に行なわれ、正確かつ簡単に所定のク
ロックを得られる。

また、第２の計数回路としてプリセット機能を有するア
ップダウンカウンタ１０１，１０２を使用することによ
り、発振周波数の設定を迅速に行なえるだけでなく、周
波数掃引や周波数プログラムを行なう際に他のシステム
とのインタフェイスは極めて容易になる。

第４図はこの発明のクロック発生装置の一般的に実施さ
れうる形を示すブロック図であり、たとえば第１、第２
の計数回路にはそれぞれ７桁のＢＣＤカウンタ２０，１
０が使用されている。

第２の計数回路１０にはコントロール回路３が接続され
、アップダウン信号やプリセット用のクロック信号ＣＰ
Ｐなどがこのコントロール回路３から出力される。

一方、第１の計数回路２０には発振回路４が接続され、
下位桁より順次にこの発振回路４のクロック信号ＣＰに
よって歩進される。

比較回路３０の出力端子には１ショット回路５が接続さ
れ、この１ショット回路５の出力は第１の計数回路２０
のクリア信号として、また上記コントロール回路３の基
準信号としてそれぞれに供給され、かつｌショット回路
５と出力端子９との間にはフリップフロップ回路６、増
幅回路７、減衰回路８が介在している。

４０は表示装置であり、この表示装置４０は第２の計数
回路１０の出力端子と接続され、発生するクロックの設
定周期あるいは周波数を表示することができる。

周期表示を行なう場合は、各カウンタ１０のＢＣＤ出力
をデコードして直接に表示が可能であり、周波数表示は
ＢＣＤ出力から変換された周期を除算回路によって周波
数値として利用でき、従来の如くの周波数カウンタ等は
不要である。

上記構成のクロック発生装置であれば、ロード信号を能
動状態にしてプリセット人力ａ１．ｂ１・・・・・・・
・・・・・・・・を再設定すればクロック発生中に随時
に周波数を変更でき、周波数プロ／ラムは極めて容易で
ある。

また、アップダウン信号をたとえばカウントアツプの状
態にしてプリセット用のクロックパルス数ヲコントロー
ルすることでプリセット値の連続的な変更も可能であり
、スムーズな周波数掃引を行なえる。

しかも、表示装置４０は発生しているクロックの周期あ
るいは周波数を直接にセンスしているため、計測作業等
は極めて効率よくなしうる。

なお、発振回路４０周波数を２０ＭＨｚにしてお（と、
各桁の指定が×０．１μｓｅｃ、Ｘｌ、Ｏμｓｅｃ、Ｘ
Ｉ０ａＳｅｃ、ＸＩ００μｓｅｃ。

Ｘ１ｍ５ｅｃ、Ｘ１０ｍ５ｅｃ、Ｘ１００ｍ５ｅｃとし
て１０ＭＨｚからＩＨｚまでのクロックを得られる。

以上詳述した通り、この発明のクロック発生装置によれ
ばディジタル的に周波数設定を行なうために精度の高い
クロックを容易に得ることができ、また周波数掃引や周
波数プログラムを行な５５えてその構成が簡単であるか
ら極めて都合がよ（、とりわけ低周波領域のクロックを
簡単に発生することができるために各種ディジタル計測
装置に広く応用できるものである。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成説明図、第２図
は同実施例の比較回路の具体的な構成例を示す回路図、
第３図は同実施例の動作を説明するためのタイムチャー
ト、第４図はこの発明の一般的に実施される構成のクロ
ック発生装置を示すブロック図である。１０．１０１，１０２・・・・・・第２の計数回路、２
０゜２００，２０２・・・・・・第１の計数回路、３０
、３０□。３０２・・・・・・比較回路。

Claims

【特許請求の範囲】

１所定の周期のクロック信号を発生する発振回路と、
この発振回路に接続され逐次に歩進する第１の計数回路
と、この計数回路と同一計数機能を有し発生するクロッ
クの周波数を決める第２の計数回路と、この第２の計数
回路のクロック端子に周波数掃引用のプリセットパルス
を供給する掃引制御回路と、上記第２の計数回路のプリ
セット端子に周波数プログラム用のプログラム信号を供
給する手段と、上記第１、第２の計数回路の計数値が一
致したときに、上記第１の計数回路をクリアするととも
に新たなりロックを発生する手段とを具備し、上記新た
なりロックの周期は、上記発振回路から出力されるクロ
ック信号の周期と上記プログラム信号によって設定され
るプリセット値との積に比例することを特徴とするクロ
ック発生装置。