JPS5936963A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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Publication number
JPS5936963A
JPS5936963A JP57148708A JP14870882A JPS5936963A JP S5936963 A JPS5936963 A JP S5936963A JP 57148708 A JP57148708 A JP 57148708A JP 14870882 A JP14870882 A JP 14870882A JP S5936963 A JPS5936963 A JP S5936963A
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JP
Japan
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region
type
withstand voltage
regions
diode
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Application number
JP57148708A
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Japanese (ja)
Inventor
Yasuo Kamiya
神谷 康夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions

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  • Semiconductor Integrated Circuits (AREA)

Abstract

PURPOSE:To increase the degree of freedom for the control of withstand voltage by a method wherein extra field depletion regions are formed between P-N regions which compose a clip diode, and then the former regions are short-circuitted to junction regions according to a desired withstand voltage. CONSTITUTION:The extra field depletion ring regions are previously formed on the main surface of a semiconductor substrate, in a planar type high withstand voltage semiconductor device having at least one junction, e.g., clip diode built-in type power transistor. In other words, the field depletion ring regions 4a and 4b to obtain extra withstand voltage to the desired value of withstand voltage are formed between the P type base region 4 and an N plus type diffused region 3a which form the clip diode DA. These regions are formed to the same conductivity type as the base region 4. The ring regions 4a and 4b are connected to the base region 4 in one side or both sides, based on the evaluation of the withstand voltage of the junction of the diode DA. Since the degree of freedom for the control of withstand voltage increases thereby, the dispersion at the time of manufacture can be decreased.

Description

【発明の詳細な説明】 この発明は、半導体装置の製造方法に係り、さらに詳述
するならば、半導体基板の主表面に少くとも1つの接合
部を有するダイオードまたはトランジスタなどのプレー
ナ形高耐圧半導体装置を製造する際においてその接合部
の耐圧をコントロールすることができる制御方法に関す
るものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device, and more particularly, the present invention relates to a method for manufacturing a semiconductor device, and more specifically, a method for manufacturing a semiconductor device, and more specifically, a method for manufacturing a planar high-voltage semiconductor such as a diode or transistor having at least one junction on the main surface of a semiconductor substrate. The present invention relates to a control method capable of controlling the withstand voltage of a joint when manufacturing a device.

以下、プレーナ形高耐圧牛導体装置として自動車等の電
子式点火装置(イグナイタ)に使用されるクリップ用ダ
イオード内蔵形パワートランジスタの場合を例にとって
説明する。
Hereinafter, the case of a power transistor with a built-in clip diode used in an electronic ignition device (igniter) for automobiles and the like will be explained as an example of a planar type high-voltage conductor device.

一般にイグナイタ等のように諌導性負荷を有する回路に
おいては、パワートランジスタにおける二次破壊耐量(
EEIB)を増加させるために、あるいはサージ電圧か
らトランジスタを保護するために、コレクタ・ベース間
にクリップ用ダイオードを接続する方法がよく知られて
いる。
In general, in circuits with conductive loads such as igniters, the secondary breakdown resistance (
A well-known method is to connect a clipping diode between the collector and base in order to increase the EEIB) or to protect the transistor from surge voltage.

第1図はこのクリップ用ダイオードをモノリシックに内
蔵したダーリントンパワートランジスタの等何回路を示
す図であって、(Ql )は前段(ドライブ罪のトラン
ジスタ、(Ql )は後段(出力)用のトランジスタで
ある。CD)は逆接時のトランジスタ(Q2)にかかる
エネルギーを逃すだめの保護ダイオードであり、また(
R+)、(R2)は各トランジスタ(Ql ’)+ (
Ql! )のエミッタ・ベース間に流れるリーク電流を
安定化するために接続された抵抗器である。をらに、(
DA)は二次破壊耐量(E8B)を増加させるために内
蔵されたクリップ用ダイオードであり、ンエナーダイオ
ードよりなる。このクリップダイオード(DA)はトラ
ンジスタ(Ql)、(Q2)自体の有するコレクタ・エ
ミツタサステイニング耐圧■ct、(a口8)より低い
値で、ブレークダウンするように設計される。
Figure 1 shows the circuit of a Darlington power transistor monolithically incorporating this clipping diode, where (Ql) is the front stage (drive transistor) and (Ql) is the rear stage (output) transistor. CD) is a protection diode to release the energy applied to the transistor (Q2) when reversely connected, and (
R+), (R2) are each transistor (Ql')+ (
Ql! ) is a resistor connected to stabilize the leakage current flowing between the emitter and base of the (
DA) is a built-in clip diode to increase secondary breakdown resistance (E8B), and is made of an energy diode. This clip diode (DA) is designed to break down at a value lower than the collector-emitter sustaining withstand voltage ct (port a 8) of the transistors (Ql) and (Q2) themselves.

ここで、イグナイタに適用した場合のクリップダイオー
ド(DA)の作用について説明する。一般にトランジス
タ型のイグナイタ回路において、ノ(ワートランジスタ
は印加電圧VCCでしゃ断した状態からベースに入力信
号が入るとオン状態となり、コレクタ電流は増加する。
Here, the effect of the clip diode (DA) when applied to an igniter will be explained. In general, in a transistor-type igniter circuit, a power transistor is turned on when an input signal is applied to its base from a state cut off by an applied voltage VCC, and the collector current increases.

ついでベース電流を切ると、イグニッションコイルの一
次側に蓄積したエネルギーにより高いギツクノ(ツク電
圧がトランジスタに印加される。この時、トランジスタ
のVCx(su8’)は、クリップダイオードのない場
合には第2図に示す曲線■で示される値をとり、安全動
作領域をはみ出してしまう。しかし、クリップダイオー
ドを有する場合、キックバンク電圧はクリップダイオー
ド(DA)のクリップ電圧(プレータダウン電圧ともい
う)■ムにより制限されるため、VOR(80B’)は
第2図の曲線lに示す通り相対的に低くなり、クリップ
ダイオード(DA ’)のない場合に比べて二次破壊耐
量(’EllIB)を増加させることができる。なお、
第2図の曲線■はクリップダイオードのクリップ電圧V
ムがyolc(sns)より高い場合であり、この場合
はクリップダイオードはその機能をはたさなくなる。
Then, when the base current is cut off, a high voltage is applied to the transistor due to the energy stored in the primary side of the ignition coil. At this time, the VCx (su8') of the transistor is It takes the value shown by the curve ■ shown in the figure, which is outside the safe operating area.However, if a clip diode is used, the kick bank voltage is the clip voltage (also called plater down voltage) of the clip diode (DA). As a result, the VOR (80B') becomes relatively low as shown in curve l in Figure 2, increasing the secondary breakdown resistance ('EllIB) compared to the case without the clip diode (DA'). It is possible.In addition,
The curve ■ in Figure 2 is the clip voltage V of the clip diode.
yolc(sns), in which case the clip diode no longer performs its function.

つぎに、かかる作用を有するクリップダイオード(DA
)をモノリシックに内蔵したダーリントンパワートラン
ジスタの従来のチップの構造を第3図に示す。同図にお
いて、(1)は−導電形を有するシリコン基板よりなる
N−形コレクタ領域、(2)はN−形コレクタ領域(1
)の一方の主表面にその抵抗を減少させるために拡散に
より形成されたN+形コレクタ領域、(3)は上記クリ
ップダイオード■ム)を形成するだめに前記トランジス
タ(Ql)のベース領域直下に形成きれたN形拡散領域
、(4)は前記N−形コレクタ領域(1)の他方の主表
面に拡散により形成きれた各トランジスタ(Ql ’)
l (Qg )のP形ペース領域、(5)はトランジス
タ(Ql)のN+形エミンタ領域、(6)はトランジス
タ(Q2)のN+形エミッタ領域、(7)は同じくベー
ス電極、(8)はトランジスタ(Ql)のN+形エミッ
タ領域(5)とトランジスタ(Q2)のベース電極(7
)とをつなぐ内部配線、(9)はエミッタ電極、(10
)はコレクタ電極である。
Next, a clip diode (DA
) is shown in FIG. 3, which shows the structure of a conventional Darlington power transistor chip. In the figure, (1) is an N-type collector region made of a silicon substrate having a -conductivity type, and (2) is an N-type collector region (1
) is formed by diffusion on one main surface of the transistor (Ql) to reduce its resistance, and (3) is formed directly under the base region of the transistor (Ql) in order to form the clip diode (2). The completed N-type diffusion region (4) represents each transistor (Ql') formed by diffusion on the other main surface of the N-type collector region (1).
l (Qg), (5) is the N+ type emitter region of the transistor (Ql), (6) is the N+ type emitter region of the transistor (Q2), (7) is the base electrode, and (8) is the The N+ type emitter region (5) of the transistor (Ql) and the base electrode (7) of the transistor (Q2)
), (9) is the emitter electrode, (10
) is the collector electrode.

−また、(11)は各PN接合部の表面を保画するだめ
のバンシペーション膜でアル。
-Also, (11) is a vancipation film that preserves the surface of each PN junction.

このような構造において、クリップダイオード(DA)
のクリンプ電圧VムはP形ベース領域(4)直下のN形
拡散領域(3)の最も高濃度な部分の比抵抗により定寸
る。
In such a structure, a clip diode (DA)
The crimp voltage Vm is determined by the resistivity of the highest concentration portion of the N-type diffusion region (3) directly below the P-type base region (4).

しかしながら、上記した従来の構造においては、次に示
す欠点がある。すなわち、クリップ電圧Vムの許容でき
る範囲は、下限はイグナイタの場合イグニッションコイ
ルの二次側出力電圧との関係、上限は二次破壊耐量(E
8B )との関係により決定され、主トランジスタのV
an(sos ’)の分布の下限によって決定される。
However, the conventional structure described above has the following drawbacks. In other words, the permissible range of the clip voltage Vm is determined by the relationship between the lower limit and the secondary output voltage of the ignition coil in the case of an igniter, and the upper limit based on the secondary breakdown resistance (E
8B), and the main transistor V
determined by the lower bound of the distribution of an(sos').

この範囲は通常、300〜450Vが一般的であるが、
従来の構造においてはこの範囲にクリップ電圧Vムをコ
ントロールすることは非常に困難である。つまシ、製造
時の歩留が低くなる。その理由は、クリップ電圧Vムを
決定すべくP形ペース領域(4)直下のN型拡散領域(
3)の比抵抗が構造および製造上きわめてバラツキやす
いためである。
This range is usually 300 to 450V, but
In the conventional structure, it is very difficult to control the clipping voltage Vm within this range. Unfortunately, the yield during manufacturing is low. The reason for this is that in order to determine the clip voltage Vm, the N-type diffusion region (
This is because the specific resistance of 3) is extremely likely to vary due to structure and manufacturing.

これについて具体的数値例を示して説明する。This will be explained using specific numerical examples.

量産時の場合、コレクタ領域を構成するN−形基板(1
)の比抵抗のバラツキは通常上15チであり、N形拡散
領域(3)は深い低濃度の拡散により形成されるが、バ
ラツキの少いイオン注入を使用しても、表面濃度のバラ
ツキにてP形ペース領域(4)直下の比抵抗のバラツキ
は±10チ、深さ方向のバラツキにて同様に±1096
である。さらにP形ペース領域(4)の形成時において
そのペース領域直下の比抵抗のバラツキは10%、10
チであるため、クリップ電圧VAを決定するP形ベース
領域直下のN形拡散領穢(3)の比抵抗(不純物濃度)
の全バラツキ範1uJは再拡散等の途中工程のコントロ
ールをしない場合上55%にもなり、クリップ電圧の分
布も最大375Vを中心として170〜580 Vまで
に分布することになる。実際の製造においては、P形ベ
ース領域(4)の深さをコントロールすることにより(
再拡散工程を加えて)、125%となり、280〜47
0V程度まで改善することはできるが、ペース拡散は主
トランジスタのhym 、 Vom(st+s)にも直
接関係するため、コントロールの自由度の範囲はせ甘く
なる。よって、上記した従来のものでは、クリンプ電圧
のバラツキが大きく歩留9が低下して、安価なモノリシ
ックのクリップダイオード内蔵形パワートランジスタを
製造することに困難があった。
For mass production, an N-type substrate (1
) is usually on the order of 15 cm, and the N-type diffusion region (3) is formed by deep, low-concentration diffusion, but even if ion implantation with small variations is used, variations in surface concentration will cause The variation in resistivity directly under the P-type pace area (4) is ±10 inches, and the variation in the depth direction is also ±1096.
It is. Furthermore, when forming the P-type pace region (4), the variation in resistivity directly under the pace region is 10%, 10%.
Therefore, the specific resistance (impurity concentration) of the N-type diffusion region (3) directly under the P-type base region determines the clip voltage VA.
The total variation range of 1 uJ is as high as 55% if intermediate steps such as re-diffusion are not controlled, and the clip voltage distribution is also distributed from 170 to 580 V with a maximum of 375 V as the center. In actual manufacturing, by controlling the depth of the P-type base region (4),
(adding the re-diffusion step), it becomes 125%, which is 280-47
Although it is possible to improve the voltage to about 0V, the range of freedom of control becomes limited because the pace diffusion is directly related to hym and Vom (st+s) of the main transistor. Therefore, in the above-mentioned conventional device, the crimp voltage varies greatly and the yield rate 9 decreases, making it difficult to manufacture an inexpensive monolithic power transistor with a built-in clip diode.

このような問題を改善するために、本出願人は、第4図
および第5図に示すように、クリップダイオード(DA
)を形成するためのN+形被拡散領域3a)をP形ペー
ス領域(4)間に形成したリーチスルータイプのものを
提案している。この構造によると、クリップダイオード
(DA)のクリップ電圧VAはN−形基板(1)のバラ
ツキとN4形拡散領域(3a−)、P形ペース領域(4
)間の距離tによりきまる。この時、N−形基板(1)
の比抵抗のバラツキは115%、N+形被拡散領域3a
)の位置のバラツキは前記距離tに対して±5q6、N
+形およびP影領域(3a)、(4)の各拡散の横方向
のバラツキは距離tに対して各々士5チ、±5%程度で
あるので、全体のバラツキは約±30%となり、耐圧の
分布も375vを中心として最大260〜490vまで
改善できる。しかし、この場合においても、全体のバラ
ツキをさらにせまくするには上述した第3図の場合と同
様に、再拡散等の途中工程のコントロールを必要とする
ため、主トランジスタの特性を変化させることには変わ
シがなく、十分満足し得るものではなかった。
In order to improve this problem, the applicant has developed a clip diode (DA) as shown in FIGS. 4 and 5.
) is proposed as a reach-through type in which an N+ type diffusion region 3a) is formed between the P type pace regions (4). According to this structure, the clip voltage VA of the clip diode (DA) is determined by variations in the N-type substrate (1), the N4-type diffusion region (3a-), the P-type space region (4a-), and the variation in the N-type substrate (1).
) is determined by the distance t. At this time, N-type board (1)
The variation in specific resistance is 115%, and the N+ type diffused region 3a
) is ±5q6,N with respect to the distance t.
The lateral variations in the diffusion of the +-shape and P shadow regions (3a) and (4) are about ±5%, which is about 5 cm with respect to the distance t, so the overall variation is about ±30%. The breakdown voltage distribution can also be improved from 375v to a maximum of 260 to 490v. However, even in this case, in order to further reduce the overall variation, it is necessary to control intermediate processes such as re-diffusion, as in the case of Figure 3 above, so it is necessary to change the characteristics of the main transistor. There was no change, and I was not completely satisfied.

この発明は、以上の点に鑑み、かかる従来の欠点を除去
するためになされたもので、耐圧コントロールの自由度
を太きくし、かつ製造時の特性のバラツキを低減するこ
とを目的としている。
In view of the above points, the present invention was made in order to eliminate such conventional drawbacks, and aims to increase the degree of freedom in pressure resistance control and to reduce variations in characteristics during manufacturing.

このような目的を達成するために、この発明は、半導体
基板の主表面に少くとも1つの接合部を有するプレーナ
形高耐圧半導体装置の製造方法において、あらかじめ余
分のフイールドデプレッションリング領域を形成し、接
合部の耐圧を評価したのち、その結果に基いて電極形成
時に必要に応じて前記デプレッションリング領域と接合
部を形成する半導体領域とを短絡きせることにより、耐
圧をコントロールするものである。
In order to achieve such an object, the present invention provides a method for manufacturing a planar high-voltage semiconductor device having at least one joint on the main surface of a semiconductor substrate, which includes forming an extra field depression ring region in advance, After evaluating the breakdown voltage of the junction, the breakdown voltage is controlled by short-circuiting the depletion ring region and the semiconductor region forming the junction as necessary during electrode formation based on the evaluation results.

以下、この発明の実施例を図に基いて説明する。Embodiments of the present invention will be described below with reference to the drawings.

第6図はこの発明にかかる製造方法の一実施例を説明す
るだめの第5図相当の断面図であり、クリップダイオー
ド内蔵形パワートランジスタに適用した場合を示し、図
中、第4図および第5図と同一符号は同一または相当部
分を示している。この実施例では、クリップダイオード
(DA)を形成するP形ペース領域(4)とN+形被拡
散領域3a)との間に、F−)1望の耐圧(+&に対し
て余分の耐圧を得るための少くとも1つ以上の前記ペー
ス領域(4)と同−導電形を有するP形のフィールドデ
プレッションリング領域(4&)、(4b)を形成し、
拡散工程完了後にクリップダイオード(DA)の接合部
つまりアノード・カソード接合部のクリップ電圧V^の
値を評価する1、そして、その耐圧が規格を越えた場合
には前記評価時の耐圧と所定の耐圧の差に基いて、パッ
シベーション膜(11)を施した後の電極コンタクト領
域を形成するための写真製版工程時に余分の1つのデプ
レッションリング領域(4a)上にコンタクト用穴あけ
を行う。しかる後、電極形成時にP形ペース領域(4)
と余分のデプレッションリング領域(4a)とをペース
電極(7)にて接続して短絡させることにより、耐圧を
所定の値にコントロールするものである1、なお、この
場合、P形ベース領域(4)とN+形被拡散領域3a)
との間には2つのデプレッションリング領域r4a)、
(4b)が形成されリング領域(4a)と(4b)との
距離をtb、そしてもう1つのデプレンションリング領
M (4b)トN” 形拡散領域(3a)との距離をh
とすると、この距離すとhを加えた値(To +to 
)は第5図におけるP形ベース領域(4)とN+形拡散
領域(3a)との距離tに対応している。
FIG. 6 is a sectional view corresponding to FIG. 5 for explaining one embodiment of the manufacturing method according to the present invention, and shows the case where it is applied to a power transistor with a built-in clip diode. The same reference numerals as in FIG. 5 indicate the same or corresponding parts. In this embodiment, an extra withstand voltage is obtained between the P type space region (4) forming the clip diode (DA) and the N+ type diffused region 3a). forming P-type field depression ring regions (4&), (4b) having the same conductivity type as at least one pace region (4);
After completing the diffusion process, evaluate the value of the clipping voltage V^ at the junction of the clip diode (DA), that is, the anode-cathode junction. Based on the difference in breakdown voltage, a contact hole is formed on one extra depression ring region (4a) during the photolithography process for forming the electrode contact region after the passivation film (11) is applied. After that, during electrode formation, the P-type pace region (4)
By connecting and short-circuiting the extra depression ring region (4a) with the pace electrode (7), the withstand voltage is controlled to a predetermined value 1. In this case, the P-type base region (4a) ) and N+ type diffused region 3a)
There are two depression ring regions r4a) between
(4b) is formed, the distance between the ring regions (4a) and (4b) is tb, and the distance from the other depletion ring region M (4b) to the N''-shaped diffusion region (3a) is h.
Then, the value of this distance plus h (To +to
) corresponds to the distance t between the P type base region (4) and the N+ type diffusion region (3a) in FIG.

このように、本発明は、P形ペース領域(4)とN+形
拡散領域(3a)との間に形成されたデプレッションリ
ング領域(4a)、(4b)のうち余分の1つを選択的
にP形ペース領域(4)と接続することにより、この接
続されたデプレッションリング領域(4a)までに含ま
れるN−形コレクタ領域(2)上の幅つまり距離ムは耐
圧決定に寄与しなくなり、電極形成時点において耐圧を
さげることができる。
As described above, the present invention selectively removes one of the depression ring regions (4a) and (4b) formed between the P-type pace region (4) and the N+-type diffusion region (3a). By connecting with the P-type pace region (4), the width or distance on the N-type collector region (2) included up to the connected depression ring region (4a) no longer contributes to determining the withstand voltage, and the electrode The breakdown voltage can be lowered at the time of formation.

したがって、主トランジスタの特性を変化させることな
く、クリップダイオードのクリップ′亀圧VAをコント
ロールすることができる。
Therefore, the clipping force VA of the clipping diode can be controlled without changing the characteristics of the main transistor.

すなわち、従来では、前述した通り、クリップダイオー
ドを内蔵したパワートランジスタを製造する場合、あら
かじめ所望の耐圧に設定きれたP形ペース領域(4)と
1形拡散領域(3a)との距離tのバラツキとN−形基
板(1)の比抵抗のバラツキにより耐圧が決定されてい
た。これに対して、本発明によると、P形ベース領域(
4)とN+形拡散領域(3a)との間に形成されたデプ
レッションリング領域(4a)、(4b’)を選択的に
P形ベース領域(4)に接続することにより、主トラン
ジスタの特性を変化させることなく、耐圧をコントロー
ルすることができる。
That is, as described above, conventionally, when manufacturing a power transistor with a built-in clip diode, variations in the distance t between the P type space region (4) and the Type 1 diffusion region (3a), which have been set to a desired breakdown voltage in advance, have been avoided. The withstand voltage was determined by variations in the resistivity of the N-type substrate (1) and the resistivity of the N-type substrate (1). In contrast, according to the present invention, the P-type base region (
4) and the N+ type diffusion region (3a) are selectively connected to the P type base region (4), the characteristics of the main transistor can be improved. It is possible to control the withstand pressure without changing it.

なお、第7図にクリップダイオード(DΔ)の印加電圧
とその耐圧評価時の差に相当する接合部からのコレクタ
領域(1)への空乏層の幅tとの関係を示すが、余分の
デプレッションリング領域(4a)。
Note that Fig. 7 shows the relationship between the applied voltage of the clip diode (DΔ) and the width t of the depletion layer from the junction to the collector region (1), which corresponds to the difference in withstand voltage evaluation. Ring area (4a).

(4b)は数多く形成する程、細かく耐圧をコントロー
ルすることができる。また、その間隔は1143゜・・
・とコントロールの電圧幅を1個につき一定に望むなら
ばせまくしてゆけばよい。しだがって、本発明の方法に
よれば、耐圧コントロールの自由度を大幅に改善でき、
第8図に示す通り、製造時の特性のバラツキを同図(a
)から(b)のように改善することができた。なお、第
8図(、)および(b)において、横軸はクリップ電圧
Vムを、縦軸は度数をそれぞれとってあり、符号Aは良
品範囲を示し、同図(、)および(b)はそれぞれ従来
品および本発明品の場合を示している。
The more (4b) is formed, the more finely the breakdown voltage can be controlled. Also, the interval is 1143°...
・If you want the voltage width of the control to be constant for each unit, you can narrow it down. Therefore, according to the method of the present invention, the degree of freedom in pressure resistance control can be greatly improved.
As shown in Figure 8, the variation in characteristics during manufacturing is shown in the figure (a
) to (b). In Fig. 8(,) and (b), the horizontal axis represents the clip voltage Vm, and the vertical axis represents the frequency, and the symbol A indicates the non-defective range. show the cases of the conventional product and the product of the present invention, respectively.

上述の実施例では、プレーナ型高耐圧半導体装置として
クリップダイオード内蔵形パワートランジスタに適用し
た場合について示したが、第9図に示すように、単体の
ダイオードにも同様に適用できる。第9図のものは、N
−形カソード領域(21)の一方の主表面に該領域の抵
抗を減少させるだめの耐形カソード領域(22)を形成
し、このN−形カソード領域(21)の他方の主表面上
にP形アノード領域(23)を形成するとともに、アノ
ード領域(23)の周囲に少くとも1つ以上の該アノー
ド領域と同一の導電形を有するP形のフィールドデプレ
ッションリング領域(23a)、(23b)、(23c
)を形成し、電極形成工程以前にダイオード9アノード
・カソード接合部の耐圧を評価する。しかる後、電極形
成時において、前記評価時の耐圧と所望の耐圧の差に相
当するアノード・カソード接合部からのN−形コレクタ
領域(21)への空乏層への伸び分を抑えるべくP形ア
ノード領域(23)と少くとも1つ以上の前記デプレッ
ションリング領域(23a)とをアノード電極(25)
にて短絡させることにより、上記実施例と同様にダイオ
ードの耐圧をコントロールすることができる。第9図に
おいて、(24)はカソード電極、(26)はバンシベ
ーション膜である。また、本発明は上記ダイオードの他
に単体のトランジスタにも同様に実施できることはいう
までもない。
In the above-described embodiment, a case where the present invention is applied to a power transistor with a built-in clip diode as a planar type high-voltage semiconductor device is shown, but as shown in FIG. 9, the present invention can be similarly applied to a single diode. The one in Figure 9 is N
A resistive cathode region (22) is formed on one main surface of the N-type cathode region (21) to reduce the resistance of the region, and a P-type cathode region (22) is formed on the other main surface of the N-type cathode region (21). P-type field depletion ring regions (23a), (23b) having the same conductivity type as the anode region, and forming a P-type anode region (23) around the anode region (23), (23c
), and the withstand voltage of the anode/cathode junction of the diode 9 is evaluated before the electrode forming process. Thereafter, when forming the electrode, a P-type is formed to suppress the extension from the anode-cathode junction to the depletion layer into the N-type collector region (21), which corresponds to the difference between the breakdown voltage at the time of the evaluation and the desired breakdown voltage. The anode region (23) and at least one depression ring region (23a) are connected to the anode electrode (25).
By short-circuiting at , the breakdown voltage of the diode can be controlled in the same manner as in the above embodiment. In FIG. 9, (24) is a cathode electrode, and (26) is a vancivation film. Furthermore, it goes without saying that the present invention can be similarly implemented with a single transistor in addition to the above-mentioned diode.

以上説明したように、この発明は、−導電形の半導体基
板の主光側に該基板と反対導電形の半導体領域を形成し
て少くとも1つの接合部を有する半導体装置の製造方法
において、前記半導体領域の周囲に、所定の耐圧により
必要とするデプレッションリング領域よりも少くとも1
つ以上のデプいて電極形成工程において前記半導体領域
と選択されたデプレッションリング領域とを電極金属に
て短絡するものであるから、耐圧コントロールの自由度
が大幅に改善され、したがって、製造時の特性のバラツ
キを大幅に低減することができ、歩留の向上にすぐれた
効果を奏する。
As explained above, the present invention provides a method for manufacturing a semiconductor device having at least one junction by forming a semiconductor region of a conductivity type opposite to that of the substrate on the main light side of a semiconductor substrate of a - conductivity type. Around the semiconductor region, there is at least one depletion ring region larger than the depletion ring region required by the predetermined withstand voltage.
Since the semiconductor region and the selected depletion ring region are short-circuited by the electrode metal in the step of forming three or more deep electrodes, the degree of freedom in controlling the withstand voltage is greatly improved, and therefore the characteristics during manufacturing can be improved. Variations can be significantly reduced and yields can be improved.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はクリップダイオード内蔵形ダーリントンパワー
トランジスタの等価回路図、第2図は高圧印加時の前記
トランジスタのコレクタ・エミッタ電圧とコレクタ電流
の特性図、第3図は従来の製造方法を説明するだめの半
導体装置の断面図、第4図は同じく別の従来の製造方法
を説明するだめの半導体装置の断面図、第5図は第4図
に示す半導体装1aのクリップダイオード部分の拡大断
面図、第6図はこの発明にかかる製造方法の一実施例を
説明するだめの第5図に相当する半導体装置のクリップ
ダイオード部分の拡大断面図、第7図は印加電圧と空乏
層の幅との関係図、第8図(−)は従来方法により製造
された半導体装置のクリップ′市圧の分布図、第8図(
b)はこの発明の方法により製造された半導体装置のク
リップ電圧の分布図、第9図はこの発明にかかる製造方
法の他の実施例を説明するための半導体装置の断面図で
ある。 (1)・・ ・ ・N−形コレクタ領域(シリコン基板
)、(2)・・ ・ ・N+形コレクタ領域、(3)・
・ ・・N形拡散領域、(3a)・・・・N+形拡散領
域、(4)・・・・P形ベース領域、(4a)、(4b
’)・・・・P形フィールドデプレッションリング領t
  (5)・・・・トランジスタ(Ql)のN+形エミ
ッタ領域、(6)・・・・トランジスタ(Q2)のN+
形エミンタ領域、(7)・・・・ペース電極、(8)・
・・・内部配線、(9)・・・ ・エミッタ電極、(1
0)・・ ・・コレクタ電極、(11)・・・・パンシ
ベーションIl!、  (21)・ ・・・N−形カソ
ード領域、(n)・・・ ・N+形カソード領域、(2
3)・・・・P形カソード領域、(23a)、(23b
)、(23c) ・・・・P形フィールドデプレッショ
ンリング領域、(24)・・・・カソード電極、(25
)・・・・アノード電極、(26)・・・・パンシペー
ション膜。 代理人 葛野信− 第4図 第5図 第7図 第95!! 丁 イ、左 袖 +1:  :’F  (自発)1i、
i’を庁長官1ノウ + 、  i; l’lの表示    f、’+j1g
l’i昭 57−148708号2、発明の名(4、 半導体装置の製造方法 :3、 初i+I:をする習 3シン 3シJ 11、・・” 17′l− 5、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 (1)明細書第2頁第13行、第3頁第6行、第4頁第
10行、第6頁第3行の「EsnJを「Es/B」と補
正する。 (21同書第3頁第8行の「ツエナーダ1オード」ヲ「
アバランシェダイオード」と補正する。 (3)同書第4頁第6〜7行の「ブレークダウン」を「
ブレークダウン」と補正する。 (4)同書第5頁第11行の「ベース電極(7)とをつ
なぐ」を「ベース領域とをつなぐ」と補正する。 (5)同書第7頁第2行の「10%、10チ」を「10
%、深さ方向のバラツギは10%」と補正する。 以  上
Figure 1 is an equivalent circuit diagram of a Darlington power transistor with a built-in clip diode, Figure 2 is a characteristic diagram of the collector-emitter voltage and collector current of the transistor when high voltage is applied, and Figure 3 is an explanation of the conventional manufacturing method. FIG. 4 is a cross-sectional view of another semiconductor device illustrating another conventional manufacturing method; FIG. 5 is an enlarged cross-sectional view of a clip diode portion of the semiconductor device 1a shown in FIG. 4; FIG. 6 is an enlarged sectional view of a clip diode portion of a semiconductor device corresponding to FIG. 5 for explaining an embodiment of the manufacturing method according to the present invention, and FIG. 7 is a relationship between applied voltage and width of the depletion layer. Figure 8 (-) is a distribution diagram of the clip' internal pressure of a semiconductor device manufactured by the conventional method.
b) is a clip voltage distribution diagram of a semiconductor device manufactured by the method of the present invention, and FIG. 9 is a sectional view of the semiconductor device for explaining another embodiment of the manufacturing method according to the present invention. (1)... ・N- type collector region (silicon substrate), (2)... ・N+ type collector region, (3)
...N type diffusion region, (3a)...N+ type diffusion region, (4)...P type base region, (4a), (4b
')...P-type field depression ring region t
(5)...N+ type emitter region of transistor (Ql), (6)...N+ of transistor (Q2)
Shape eminter region, (7)... pace electrode, (8)...
...Internal wiring, (9)... -Emitter electrode, (1
0)... Collector electrode, (11)... Pansivation Il! , (21)... N- type cathode region, (n)... ・N+ type cathode region, (2
3)...P-type cathode region, (23a), (23b
), (23c) P-type field depression ring region, (24) cathode electrode, (25
)... Anode electrode, (26)... Pancipation film. Agent Makoto Kuzuno - Figure 4 Figure 5 Figure 7 Figure 95! ! Ding i, left sleeve +1: :'F (spontaneous) 1i,
i' as Office Director 1 know+, i; Display of l'l f,'+j1g
L'i Showa 57-148708 No. 2, Title of the invention (4, Method for manufacturing a semiconductor device: 3, First i+I: Xi 3 Shin 3 Shi J 11,..."17'l- 5, Details subject to amendment Column 6 of Detailed Description of the Invention of the Book, Contents of Amendment (1) “EsnJ Correct it to "Es/B".
"Avalanche diode" and correct. (3) “Breakdown” on page 4, lines 6-7 of the same book is changed to “
Breakdown” is corrected. (4) "Connect with base electrode (7)" on page 5, line 11 of the same book is corrected to "connect with base region." (5) In the second line of page 7 of the same book, “10%, 10chi” was changed to “10
%, and the variation in the depth direction is 10%.''that's all

Claims (1)

【特許請求の範囲】[Claims] 一導軍形の半導体基板の主表面に、該基板と反et 4
1[形の半導体領域を形成して少くとも1つの接合部を
有する半導体装置の製造方法において、前記半導体領域
の周囲に、所望の耐圧値に対して余分の耐圧を得るだめ
の少くとも1つ以上の該半導体領域と同一の導電形を有
するフィールドデプレッションリング領域を形成し、電
極形成工程以前にあらかじめ前記接合部の耐圧を評価し
、しかる後、前記電極形成工程において前記評価時の耐
圧と所望の耐圧の差に相当する前記接合部からの前記半
導体基板への空乏層の伸び分を抑えるべく、前記半導体
領域と少くとも1つ以上のフィールドデプレッションリ
ング領域とを電極金属にて短絡させることにより、耐圧
を所望の値にコントロールすることを特徴とする半導体
装置の製造方法。
4. On the main surface of a semiconductor substrate of a single conductor type,
1. In a method of manufacturing a semiconductor device having at least one junction by forming a semiconductor region in the shape of A field depletion ring region having the same conductivity type as the above semiconductor region is formed, and the withstand voltage of the junction is evaluated in advance before the electrode forming step, and then, in the electrode forming step, the withstand voltage at the time of evaluation and the desired By short-circuiting the semiconductor region and at least one or more field depletion ring regions with an electrode metal in order to suppress the extension of the depletion layer from the junction portion to the semiconductor substrate corresponding to the difference in breakdown voltage of , a method for manufacturing a semiconductor device characterized by controlling the breakdown voltage to a desired value.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01245555A (en) * 1988-03-28 1989-09-29 Tokai Rika Co Ltd Semiconductor switching element
CN114068754A (en) * 2021-12-29 2022-02-18 上海集成电路研发中心有限公司 Double-sided avalanche photodiode and preparation method thereof

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