JPS5929404Y2 - Zero potential control circuit - Google Patents
Zero potential control circuitInfo
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- JPS5929404Y2 JPS5929404Y2 JP16283380U JP16283380U JPS5929404Y2 JP S5929404 Y2 JPS5929404 Y2 JP S5929404Y2 JP 16283380 U JP16283380 U JP 16283380U JP 16283380 U JP16283380 U JP 16283380U JP S5929404 Y2 JPS5929404 Y2 JP S5929404Y2
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Description
【考案の詳細な説明】
本考案は無雑音電力制御が可能な零電位制御回路に関す
るものである。[Detailed Description of the Invention] The present invention relates to a zero potential control circuit capable of noiseless power control.
サイリスクを用いる電力制御方式として、従来より位相
制御あるいはオンオフ制御が用いられている。Phase control or on/off control has conventionally been used as a power control method using Cyrisk.
位相制御は交流電圧の任意の位相でサイリスクをトリガ
することにより、負荷電力を制御する方式であるが、負
荷へ流れる電流の立上りが急激であるために雑音電波が
発生し、放送周波数へ妨害をおよぼす。Phase control is a method of controlling load power by triggering a sirisk at an arbitrary phase of AC voltage, but because the current flowing to the load rises suddenly, noise radio waves are generated, which can interfere with broadcast frequencies. I'm going to call you.
このため雑音除去フィルターが必要である。Therefore, a noise removal filter is required.
また、オンオフ制御は、例えば温度などの信号でサイリ
スタのオンオフを制御する方式であるが、そのオン信号
は温度などによって制御され、交流電源電圧とは無関係
なものである。Further, on/off control is a method of controlling the on/off of a thyristor using a signal such as temperature, but the on signal is controlled by temperature etc. and is unrelated to the AC power supply voltage.
したがって、サイリスクのトリガ位相が交流電源電圧の
零電位近傍であることはまれで、その大半は零電位以外
のところにあり、位相制御と同様、オン信号が入力され
る毎に雑音が発生する。Therefore, the trigger phase of Cyrisk is rarely near the zero potential of the AC power supply voltage, and most of them are outside the zero potential, and like phase control, noise is generated every time an on signal is input.
一方、零電位制御は、か\る雑音発生のない電力制御を
可能にするもので、負荷を流れる電流が零の時点、すな
わち交流電源電圧の電圧値が零の点を通過するどきにサ
イリスクをオンまたはオフさせることにより放送周波数
の妨害をできるだけ少なくするとともに、併せて雑音除
去フィルターを不要とするものである。On the other hand, zero-potential control enables power control without generating such noise, and eliminates the risk at the point when the current flowing through the load is zero, that is, when the voltage value of the AC power supply voltage passes through zero. By turning it on or off, interference with broadcast frequencies is minimized, and at the same time, a noise removal filter is not required.
この制御方式で用いられる回路は、従来の電力制御方式
で用いられる回路より遥かに廉価に構成でき、しかも小
型であるため、温度制御など多方面で用いられている。The circuit used in this control method can be constructed at a much lower cost than the circuit used in the conventional power control method, and is also smaller, so it is used in many fields such as temperature control.
ところで交流電圧が零電圧点を通過中にサイリスクに流
れる電流を遮断することは、サイリスクに流れる電流が
サイリスクの保持電流以下になれば、サイリスクはオフ
することからして側ら問題とはならない。By the way, cutting off the current flowing through the Cyrisk while the AC voltage passes through the zero voltage point is not a problem since the Cylisk will turn off if the current flowing through the Cyrisk becomes less than the holding current of the Cyrisk.
しかしながら零電圧点でサイリスクをオンさせるために
は、零電圧点でサイリスクにゲートトリガ信号を供給す
るための零電位制御回路が必要である。However, in order to turn on the Cyrisk at the zero voltage point, a zero potential control circuit is required to supply a gate trigger signal to the Cyrisk at the zero voltage point.
第1図はかかる零電位制御回路の従来の例を示す図であ
る。FIG. 1 is a diagram showing a conventional example of such a zero potential control circuit.
図中3は双方向導通形3端子サイリスク(以下単にサイ
リスクと記す)であって、交流電源1に負荷2と直列に
接続されている。In the figure, numeral 3 denotes a two-way conduction type three-terminal SIRISK (hereinafter simply referred to as SIRISK), which is connected to the AC power supply 1 in series with the load 2.
交流電源1は普通の商用電源である6なお、4はサイリ
スクのゲート電源、5は第1アノード電極である。The AC power supply 1 is an ordinary commercial power supply 6. Note that 4 is the gate power supply of Cyrisk, and 5 is the first anode electrode.
6はゲートトリガ信号を供給するための直流電源であっ
て、温度などによってスイッチされるゲート制御スイッ
チ7およびこれに直列に接続されたゲート電流制限抵抗
8を介してサイリスタ3のゲート電極4に・接続されて
いる。6 is a DC power supply for supplying a gate trigger signal, which is connected to the gate electrode 4 of the thyristor 3 via a gate control switch 7 that is switched depending on temperature or the like and a gate current limiting resistor 8 connected in series with the gate control switch 7; It is connected.
抵抗9,10およびトランジスタ11.12は零電位検
出回路を構成しており、トランジスタ11のエミッタお
よびトランジスタ12のベースは共通接続され、サイリ
スタ3の第1アノード電極5および交流電源の一端に接
続されている。The resistors 9 and 10 and the transistors 11 and 12 constitute a zero potential detection circuit, and the emitter of the transistor 11 and the base of the transistor 12 are connected in common, and are connected to the first anode electrode 5 of the thyristor 3 and one end of the AC power supply. ing.
さらにトランジスタ11のベースおよびトランジスタ1
2のエミッタは共通接続され、バイアス抵抗9と10を
介して前記交流電源の他端と一端とに接続されている。Furthermore, the base of transistor 11 and transistor 1
The two emitters are commonly connected and connected to the other end and one end of the AC power source via bias resistors 9 and 10.
トランジスタ11のコレクタおよびトランジスタ12の
コレクタは共通接続されてサイリスタ3のゲート電極4
に接続され、ゲート電流の分路を構成している。The collector of the transistor 11 and the collector of the transistor 12 are commonly connected to the gate electrode 4 of the thyristor 3.
is connected to the gate current, forming a shunt for the gate current.
か\る構成において、交流電源1から交流電圧が印加さ
れると、サイリスタ3の第1アノード電極5に接続され
る交流電源の一端を基準として交流電源の他端が正の電
圧の場合トランジスタ11のベースにはづイアス抵抗9
を介してベース電流が流れ、トランジスタ11はオンと
なる。In such a configuration, when an alternating current voltage is applied from the alternating current power supply 1, when the other end of the alternating current power supply has a positive voltage with respect to one end of the alternating current power supply connected to the first anode electrode 5 of the thyristor 3, the transistor 11 Iasu resistance 9 on the base of
A base current flows through the transistor 11, and the transistor 11 is turned on.
−力負電圧の場合には、トランジスタ12のベース、エ
ミッタ、バイアス抵抗9および交流電源1の閉回路が構
成され、トランジスタ12のベースに電流が流れるので
、トランジスタ12がオンとなる。- In the case of a negative voltage, a closed circuit is formed between the base of the transistor 12, the emitter, the bias resistor 9, and the AC power supply 1, and current flows through the base of the transistor 12, so that the transistor 12 is turned on.
従って、トランジスタ11およびトランジスタ12の両
者が同時にオフとなるのは交通電源1の電圧が零電圧近
傍で、しかもトランジスタ11および12がオン状態を
維持するために必要なベース電流を供給できない低い電
圧区域のみである。Therefore, both transistors 11 and 12 are turned off at the same time when the voltage of the traffic power supply 1 is close to zero voltage, and moreover, in a low voltage region where the base current necessary to maintain the transistors 11 and 12 in the on state cannot be supplied. Only.
トランジスタ11および12はサイリスタ3のゲート電
流の分路を構成しているので、サイリスタ3のゲート電
極にはトランジスタ11と12の双方がオフ状態になる
交流電圧の零電位近傍の位相でのみ直流電源6からゲー
トトリガ信号が印加され、サイリスタ3はトリガされる
。Since the transistors 11 and 12 constitute a shunt for the gate current of the thyristor 3, the gate electrode of the thyristor 3 is connected to the DC power supply only in the phase near the zero potential of the AC voltage, when both the transistors 11 and 12 are in the OFF state. A gate trigger signal is applied from 6, and the thyristor 3 is triggered.
それ以外の位相でのトリガは禁止される。Triggering at other phases is prohibited.
すなわち零電位検出回路の動作によ−って、ゲート制御
スイッチ7の開閉に同期して直流電源6から連続的に供
給されるゲート電流は、零電位の極く近傍の間のみサイ
リスタ3のゲート電極4に流れるので、確実に零電位制
御が行われるのである。That is, due to the operation of the zero potential detection circuit, the gate current continuously supplied from the DC power supply 6 in synchronization with the opening and closing of the gate control switch 7 is applied to the gate of the thyristor 3 only when the potential is very close to zero. Since the current flows to the electrode 4, zero potential control is reliably performed.
従来の零電位制御回路によれば、以上のようにして零電
位制御がなされるものの、以下のような不都合が生じる
ことはさけられなかった。According to the conventional zero potential control circuit, although zero potential control is performed as described above, the following disadvantages cannot be avoided.
すなわち、トランジスタ11および12はサイリスタ3
のゲート電流の分路を構成しているので、これらのトラ
ンジスタを完全にオンさせようとする場合、交流電源電
圧が正の電圧範囲では、ゲート電流をトランジスタ11
の直流電流増幅率で除したバイアス電流が必要であり、
また、負の電圧範囲ではトランジスタ12のエミッタ電
流、すなわちサイリスタ3のゲート電流に等しいバイア
ス電流を抵抗9を介して流す必要がある。That is, transistors 11 and 12 are connected to thyristor 3.
When trying to completely turn on these transistors, the gate current is shunted to the transistor 11 in the positive voltage range of the AC power supply voltage.
The bias current divided by the DC current amplification factor is required,
Further, in the negative voltage range, it is necessary to flow a bias current equal to the emitter current of the transistor 12, that is, the gate current of the thyristor 3 through the resistor 9.
第2図aに交流電圧波形を第2図すにトランジスタ11
と12のオンオフの状態を示しているが正の電圧範囲で
はバイアス電流が小さいので抵抗9による電圧降下が小
さく、交流電圧の値がほぼトランジスタ11のペースエ
ミッタ間電圧VBEのところでトランジスタ11はスイ
ッチするが、負の電圧範囲では抵抗9を介してゲート電
流を流すため、電圧降下vTが大きく、トランジスタ1
2はこの電圧降下vTでスイッチする。Figure 2a shows the AC voltage waveform.
In the positive voltage range, the bias current is small, so the voltage drop due to the resistor 9 is small, and the transistor 11 switches when the value of the AC voltage is approximately the pace-emitter voltage VBE of the transistor 11. However, in the negative voltage range, the gate current flows through the resistor 9, so the voltage drop vT is large and the transistor 1
2 switches at this voltage drop vT.
このため、サイリスタ3のゲートトリガ電流が大きい場
合電圧降下vTはますます大きくなり、負の電圧範囲で
ゲート制御スイッチ7がオンすると交流電圧が−vTの
とき、すなわち零位相の点からはなれたところでサイリ
スタ3がトリガされて雑音が発生する不都合が生じる。Therefore, when the gate trigger current of the thyristor 3 is large, the voltage drop vT becomes larger and larger, and when the gate control switch 7 is turned on in the negative voltage range, when the AC voltage is -vT, that is, far from the zero phase point, This causes the inconvenience that the thyristor 3 is triggered and generates noise.
一方、抵抗9による電圧降下vTを小さくするために抵
抗9の抵抗値を小さくすると、抵抗9における消費電力
が大きくなり、発熱などによる実装上の不都合が生じる
。On the other hand, if the resistance value of the resistor 9 is made small in order to reduce the voltage drop vT caused by the resistor 9, the power consumption in the resistor 9 increases, causing problems in mounting due to heat generation and the like.
本考案はか\る従来の零電位制御回路に存在する不都合
の排除を意図してなされたもので、ゲート電流などに影
響されることのない改良された零電位制御回路を提供す
るものである。The present invention was made with the intention of eliminating the disadvantages that exist in the conventional zero potential control circuit, and provides an improved zero potential control circuit that is not affected by gate current etc. .
第3図は本考案の一実施例にかかる零電位相検出回路を
示す図で、図示するようにトランジスタ11とは逆極性
のゲート電流分流用トランジスタ12を第1図で示した
従来の回路へ付加するとともにトランジスタ11のコレ
クタとトランジスタ13のエミッタとを共通接続し、ま
た、トランジスタ12のコレクタをトランジスタ13の
ベースに接続した回路構成がとられている。FIG. 3 is a diagram showing a zero-voltage phase detection circuit according to an embodiment of the present invention. As shown in the figure, a gate current shunting transistor 12 of opposite polarity to the transistor 11 is connected to the conventional circuit shown in FIG. 1. In addition, the collector of the transistor 11 and the emitter of the transistor 13 are connected in common, and the collector of the transistor 12 is connected to the base of the transistor 13.
第3図で示した本考案の零電位制御回路においては、交
流電圧が負の電圧範囲にあるとき、バイアス抵抗9には
サイリスタ3のゲート電流をトランジスタ13の直流電
流増幅率で除した値の電流すなわち、トランジスタ12
のベース電流およびトランジスタ13のベース電流のみ
が流れ、ゲート電流は、トランジスタ13で分路される
。In the zero potential control circuit of the present invention shown in FIG. Current i.e. transistor 12
Only the base current of the transistor 13 and the base current of the transistor 13 flow, and the gate current is shunted by the transistor 13.
従ってバイアス抵抗9における電圧降下は非常に小さく
、その値ははソトランジスタ13のペースエミッタ間電
圧(VBB)f’ff度であり、第2図Cに示すように
、トリガ位相点は零位相に極めて近いものとなる。Therefore, the voltage drop across the bias resistor 9 is very small, and its value is f'ff degrees of the pace emitter voltage (VBB) of the transistor 13, and the trigger phase point is at zero phase, as shown in FIG. 2C. It will be extremely close.
このため放送周波妨害雑音の発生が極めて小さくなり、
雑音除去フィルターを使用する必要は全くなくなる。As a result, the generation of broadcast frequency interference noise becomes extremely small.
There is no need to use a noise reduction filter at all.
第4図は他の実施例であり、ゲート回路7とサイリスタ
3のゲート電極4との間にトランジスタ14およびゲー
ト電流制限抵抗15を直列に接続し、トランジスタ14
のベースにゲート電流を分路するトランジスタ13のエ
ミッタを接続することにより、トランジスタ14をエミ
ッタホロワとして動作する構成を採ったものである。FIG. 4 shows another embodiment, in which a transistor 14 and a gate current limiting resistor 15 are connected in series between the gate circuit 7 and the gate electrode 4 of the thyristor 3.
By connecting the emitter of the transistor 13 which shunts the gate current to the base of the transistor 14, the transistor 14 operates as an emitter follower.
か\る構成によれば、分路トランジスタ11および13
へ流れる電流はトランジスタ14の存在によって第3図
の回路のそれにくらべてトランジスタ14の直流電流増
幅重分の1であり、従って、バイアス抵抗9による電圧
降下により一層小さくなり妨害雑音の発生が大幅に軽減
される。According to such a configuration, shunt transistors 11 and 13
Due to the presence of the transistor 14, the current flowing into the circuit is one part of the DC current amplification factor of the transistor 14 compared to that of the circuit shown in FIG. Reduced.
このため大きなゲート電流の場合でも確実に零電位制御
を行うことができる。Therefore, even in the case of a large gate current, zero potential control can be performed reliably.
以上の実施例でも明らかなように本考案によれば1個の
トランジスタを従来の回路へ付加するのみで、ゲート電
流の大小に影響されることのない零電位制御を確実に行
うことができ、雑音防止フィルターの排除、あるいは回
路接置の小型化などの実装面での効果が奏される。As is clear from the above embodiments, according to the present invention, by simply adding one transistor to a conventional circuit, zero potential control can be reliably performed without being affected by the magnitude of the gate current. Effects can be achieved in terms of implementation, such as eliminating noise prevention filters and downsizing circuit installation.
なお、以上の説明はゲート電流を注入する場合について
述べたが、ゲート電流が負の場合には直流電源の極性を
逆にし、同時にトランジスタの極性も逆にすればよく、
またサイリスクは、これが単方向導通形のものであって
例等問題はない。Note that the above explanation was about injecting a gate current, but if the gate current is negative, the polarity of the DC power supply and the polarity of the transistor can be reversed at the same time.
Also, Cyrisk is a unidirectional conduction type, so there is no problem with it.
第1図は従来の零電位制御回路図、第2図は零電位制御
回路の動作を説明するための各部の波形図でaは交流電
源電圧波形、b、c分路トランジスタのオンオフ波形を
示す。
第3図および第4図は本考案にかかる零電位制御回路の
具体的な回路例を示す図である。
1・・・・・・交流電源、2・・・・・・負荷、3・・
・・・・双方向導通形3端子サイリスク、4・・・・・
・デート電極、5・・・・・・第1アノード電極、6・
・・・・・直流電源、7・・・・・・ゲート回路、8,
15・・・・・・電流制限抵抗、9,10・・・・・・
バイアス抵抗、11,12.13・・・・・・分路トラ
ンジスタ、14・・・・・・エミッタフォロワトランジ
スタ。Figure 1 is a conventional zero potential control circuit diagram, and Figure 2 is a waveform diagram of each part to explain the operation of the zero potential control circuit, where a shows the AC power supply voltage waveform, and b and c show the on/off waveforms of the shunt transistor. . 3 and 4 are diagrams showing specific circuit examples of the zero potential control circuit according to the present invention. 1...AC power supply, 2...Load, 3...
・・・Bidirectional conduction type 3 terminal Cyrisk, 4・・・・・・
・Date electrode, 5...First anode electrode, 6.
...DC power supply, 7...Gate circuit, 8,
15...Current limiting resistance, 9,10...
Bias resistor, 11, 12.13... shunt transistor, 14... emitter follower transistor.
Claims (1)
クのゲートに、ゲート制御スイッチおよびゲート電流制
限用抵抗を介して接続されるゲートトリガ信号源となる
直流電源を具備するとともに、さらに、コレクタが前記
ゲート電流制限用抵抗のサイリスタのゲート電極へ接続
される側の一端に接続され、エミッタが前記サイリスク
のアノード電極と交流電源の一端との接続点に接続され
、ベースが交流電源端子間に接続される少くとも2個の
直列接続抵抗体の直列接続点に接続された第1のトラン
ジスタと、同第1のトランジスタのベースおよびエミッ
タにエミッタおよびベースが接続され、前記第1のトラ
ンジスタと同極性である一第2のトランジスタと、同第
2のトランジスタのコレクタおよびベースにベースおよ
びコレクタが各々接続され、前記第1のトランジスタの
コレクタにエミッタが接続され、前記第1のトランジス
タとは逆極性である第3のトランジスタとで構成した零
電位検出回路を具備することを特徴とする零電位制御回
路。A DC power supply serving as a gate trigger signal source is connected to the gate of the SIRISK connected in series with the load between both terminals of the AC power supply via a gate control switch and a gate current limiting resistor, and further includes a collector. is connected to one end of the gate current limiting resistor connected to the gate electrode of the thyristor, the emitter is connected to the connection point between the anode electrode of the thyristor and one end of the AC power supply, and the base is connected between the AC power supply terminals. a first transistor connected to a series connection point of at least two series-connected resistors; an emitter and a base connected to the base and emitter of the first transistor; a second transistor having one polarity, a base and a collector connected to the collector and base of the second transistor, an emitter connected to the collector of the first transistor, and a second transistor having a polarity opposite to that of the first transistor; A zero potential control circuit comprising a zero potential detection circuit configured with a third transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16283380U JPS5929404Y2 (en) | 1980-11-13 | 1980-11-13 | Zero potential control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16283380U JPS5929404Y2 (en) | 1980-11-13 | 1980-11-13 | Zero potential control circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5692484U JPS5692484U (en) | 1981-07-23 |
JPS5929404Y2 true JPS5929404Y2 (en) | 1984-08-23 |
Family
ID=29673833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16283380U Expired JPS5929404Y2 (en) | 1980-11-13 | 1980-11-13 | Zero potential control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5929404Y2 (en) |
-
1980
- 1980-11-13 JP JP16283380U patent/JPS5929404Y2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5692484U (en) | 1981-07-23 |
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