JPS59195757A - Load distribution control system - Google Patents
Load distribution control systemInfo
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- JPS59195757A JPS59195757A JP7119083A JP7119083A JPS59195757A JP S59195757 A JPS59195757 A JP S59195757A JP 7119083 A JP7119083 A JP 7119083A JP 7119083 A JP7119083 A JP 7119083A JP S59195757 A JPS59195757 A JP S59195757A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマルチプロセッサシステムにおける負荷分散制
御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a load distribution control method in a multiprocessor system.
従来、負荷分散方式を採るマルチプロセッサシステムに
おいては、負荷（、ＪＯＢ）の分散制御を行なうプロセ
ッサ（以下マスクプロセッサと称す）が、その制御対像
となる複数のプロセッサ（以下スレーブプロセッサと称
す）の負荷配分を決定する際、その判断時機は一定して
おらず、成るｅ′？の処理状態となった時点で、ＪＯＢ
管理テーブルを参照し、その際の各スレーブプロセッサ
におけるＪＯＢ待機状態から、負荷の配分（ＪＯＢの割
当て）を決定してｈた。Conventionally, in a multiprocessor system that employs a load distribution method, a processor (hereinafter referred to as a mask processor) that performs load (JOB) distributed control controls multiple processors to be controlled (hereinafter referred to as slave processors). When deciding on load distribution, the decision timing is not constant and becomes e'? When the processing state is reached, the JOB
With reference to the management table, load distribution (JOB assignment) was determined based on the JOB standby state in each slave processor at that time.
しかしながら、このような従来の負荷分散制御手段にお
いては、負荷配分の判定期間が一定で々く、成る特定の
処理状態となった際において、各スレーブプロセッサの
ＪＯＢ待機状態から負荷の配分が決定されるため、常に
平均化した状態を保って適正な負荷分散状態を維持する
ことができず、成る時機、負荷配分に不当な偏りが生じ
たり、アイドリング状轢となるスレーブプロセッサが多
くなったりする等の不具合が生じて、効率の良い分散処
理が期待できないという問題があった。However, in such conventional load distribution control means, the load distribution determination period is constant and when a specific processing state is reached, the load distribution is determined from the JOB waiting state of each slave processor. As a result, it is not possible to always maintain an averaged state and an appropriate load distribution state, which may lead to unreasonable bias in load distribution or an increase in the number of slave processors idling. There was a problem in that efficient distributed processing could not be expected due to this problem.
本発明は上記実情Ｖｃａみなされたもので、常に平均化
した適正な負荷分散状態を維持でき、効率の良い分散処
理を実行できるようにした負荷分散制御方式を提供する
ことを目的とする。The present invention is based on the above-mentioned actual situation Vca, and an object of the present invention is to provide a load distribution control method that can always maintain an averaged and appropriate load distribution state and execute efficient distributed processing.
本発明は、マスタプロセッサが、インターバルタイマに
よる一定時間毎に、各スレーブ７’ 。In the present invention, the master processor checks each slave 7' at regular intervals using an interval timer.
セッサの待機ＪＯＢ状態と、アイＰル回数状態とカラ、
各スレーブプロセッサの負荷状態を認識する構成として
、常に平均化された状態で適正な負荷分散状態を維持す
ることができるようにしたもので、これによシ、分散処
理を効率良く実行することのできる経済性に優れた処理
性能ノ高いマルチプロセッサシステムが構築でキル。Sessa's standby JOB status, eye roll count status and color,
The configuration recognizes the load status of each slave processor, making it possible to maintain an appropriate load distribution status in an averaged state at all times.This makes it possible to efficiently execute distributed processing. A multiprocessor system with high processing performance and excellent economic efficiency can be constructed.
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明の一実施例を示すブロック図である。図中、
１００はマスタプロセッサ（Ｍ−ＣＰＵ）、２ｎ０１，
２θ０．−２００ｎはスレーブプロセッサ（Ｓ −ＣＰ
Ｕ ）である。１０１乃至１ｎ、９はマスタプロセッサ
１θθに設けられた本発明に係わる部分の構成要素をな
すもので、１０１は一定時間毎に読込み制御のためのタ
イミング信号（ＣＴＰ）を発生するインターバルタイマ
である。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a block diagram showing one embodiment of the present invention. In the figure,
100 is a master processor (M-CPU), 2n01,
2θ0. -200n is a slave processor (S-CP)
U ). Reference numerals 101 to 1n and 9 constitute components of a portion related to the present invention provided in the master processor 1θθ, and 101 is an interval timer that generates a timing signal (CTP) for read control at regular intervals.
１０２はスレーブプロセッサ２０ ／）、 、 ２０
／）。102 is a slave processor 20 /), , 20
/).
・・・２００ｎ各々に設けられた後述する待機ＪＯＢ数
カ数カメンタ容を取込み、最小待機ＪＯＢ数のスレーブ
プロセッサを認識するＪＯＢ数比較制御部であり、図示
しないテーブルを参照して最少待機ＪＯＢ １１状態に
あるスレーブプロセッサのアドレス（ｓ−ｃｐｕ−ＡＤ
ＤＲＡ）と、最少待機ＪＯＴｌ数状態にあるスレーブプ
ロセッサが複数台存在するか否かを示す判定信号（ＭＭ
Ｓ ：ここではＭＭＳ ＝ ”１”の際に″「、ＭＭＳ
＝ ” Ｏ”の際に１無”）を出力する。. . . A JOB number comparison control unit that takes in the number of standby jobs (described later) provided in each of the 200n and recognizes the slave processor with the minimum number of standby jobs, and refers to a table (not shown) to determine the minimum number of standby jobs 11. Address of slave processor in state (s-cpu-AD
DRA) and a determination signal (MM
S: Here, when MMS = “1”, “”, MMS
= Outputs 1 (nothing) when “O”.
１０３はスレーブプロセッサ２００１，２０ｎ鵞・・・
２００ｎ各々に設けられた後述する負荷カウンタのラッ
チ出力を取込み、その内容にもとづいて、滑少待機ＪＯ
Ｂ数状態にあるスレーブプロセッサが複数含有る際、即
ちＪＯＢ数比較制御部１０２より″１”レベルの判定信
号（ＭＭＳ ＝″１”）が出力された際に、その複数台
のスレーブプロセッサのうちから、負荷を配分すべき１
台のスレーブプロセッサを決定する負荷カウント数比較
制御部であシ、図示しないテーブルを参照して負荷カウ
ント数（アイドリング回数）の最も大キいスレーブプロ
セッサのアドレス（Ｓ−ＣＰＵ−ＡＤＤＲＢ）を出力す
る。２０１乃至２０３はスレーブプロセッサｚ ｎ ／
）１ 、 ｚ ｎ ｏ２・・・２００ｎに設けられた本
発明に係わる部分の構成要素をなすもので、２０１はイ
ンターバルタイマ１０１のタイミング信号（ＣＴＰ ）
発生周期をもって、その期間内におけるアイ−リング（
ＩＤＬＩＮＧ）の回数を計数する負荷カウンタ、２０２
は上記期間毎の負荷カウンタ２０ノの計数値（すなわち
アイドリング回数）をラッチするラッチ回路（ＬＡＴＣ
Ｈ）である。このラッチ回路２０２に貯えられた負荷カ
ウンタ２０１の計数値すなわちアイドリング５−
回数データは負荷カウント数比較制御部１０３に送られ
る。２０３はＪＯＢ投入の都度カウントアツプ（＋１）
され、ＪＯＢ終了の都度カウントダウン（−１）される
待機ＪＯＢ数カ数カメンタシ、この計数値すなわち待機
ＪＯＢ数データはＪＯＢ数比較制御部１０２に送られる
。103 is the slave processor 2001, 20n...
The latch output of the load counter (described later) provided in each of the 200n is taken in, and based on the contents, the slippage standby JO
When there are multiple slave processors in the B number state, that is, when the JOB number comparison control unit 102 outputs a "1" level determination signal (MMS = "1"), one of the multiple slave processors The load should be distributed from 1
The load count comparison control unit determines the number of slave processors, and outputs the address (S-CPU-ADDRB) of the slave processor with the largest load count (idling number) by referring to a table (not shown). . 201 to 203 are slave processors z n /
)1, zno2...200n, which constitutes a component related to the present invention, and 201 is the timing signal (CTP) of the interval timer 101.
Eye ring (with a period of occurrence) within that period
A load counter that counts the number of times (IDLING) 202
is a latch circuit (LATC) that latches the count value of the load counter 20 (i.e., the number of idling times) for each period.
H). The count value of the load counter 201 stored in the latch circuit 202, that is, the 5-times of idling data is sent to the load count comparison control section 103. 203 counts up (+1) every time a job is submitted.
The number of waiting jobs is counted down (-1) each time a job ends, and this counted value, that is, the number of waiting jobs data is sent to the job number comparison control section 102.
第２図は本発明の一実施例における動作を説明するため
のフローチャートである。FIG. 2 is a flowchart for explaining the operation in one embodiment of the present invention.
ここで第１図、及び第２図を参照して一実施例の動作を
説明する。マスタプロセッサ１００に設けられたインタ
ーバルタイマ１０１は、一定時間毎に読込み制御のため
のタイミング信号（ＣＴＰ）を発生し、このタイミング
信号（ＣＴＰ）が各スレーブプロセッサ２００．．２０
０ｇ・・・２００ｎに供給される。各スレーブプロセッ
サｚｏｏｍ。The operation of one embodiment will now be described with reference to FIGS. 1 and 2. An interval timer 101 provided in the master processor 100 generates a timing signal (CTP) for read control at regular intervals, and this timing signal (CTP) is transmitted to each slave processor 200 . ．． 20
0g...200n is supplied. Each slave processor zoom.
２００霊・・・２００ｎに設けられた負荷カウンタ２０
１・・・はそれぞれ上記インターバルタイマ１０１から
のタイミング信号（ＣＴＰ）を受けて初期化された後、
自己プロセッサのアイドリング回数を計数する。又、待
機ＪＯＢ数カ数カメンタ３・・・は自６−
己プロセッサへのＪＯＢ投入投入力ウントアツプ（＋１
）され、ＪＯＢ終了毎にカウントダウン（−１）されて
、常に現在の待機ＪＯＢ数を示している。上記負荷カウ
ンタ２０１・・・で計数された負荷カウント数データ（
アイげリング回数データ）は、初期化に先立ち上記タイ
ミング信号（ＣＴＰ）の立上りに同期してラッチ回路２
０２・・・にラッチされる。更にこの各ラッチ回路２０
２・・・【ラッチされた負荷カウント数データは、上記
各待機ＪＯＢ数カ数カメンタ３・・・で計数された待機
ＪＯＢ 数データト共にマスタプロセッサ１００に送ら
れる。そして各スレーブプロセッサ２００１゜２００２
・・・２００ｎの待機ＪＯＢ数データはそれぞれＪＯＢ
数比較制御部１０２に入力され、負荷カウント数データ
はそれぞれ負荷カウント数比較制御部１０３に入力され
る。 ＪＯＢ数比較制御部１０２は入力された各スレー
ブプロセッサ２００１．２００＠ ＝・２００ｎの待機
ＪＯＢ数データと図示しないテーブルの参照と釦より、
命も待機ＪＯＢ数の少ないスレーブプロセッサを示すプ
ロセッサアドレス（Ｓ−ＣＰＵ−ＡＤＤＲＡ）を出力す
るとともに、その最少待機ＪＯＢ数状態にあるスレーブ
プロセッサが複数台存在するか否かを示す判定信号（Ｖ
ＭＳ）を出力する。ここで最少待機ＪＯＩＩ数のスレー
ブプロセッサが１台である際、すなわち上記判定信号（
ｍ、ａｓ）が単数のプロセッサであることを示す＠ （
ＭＭＳ−′Ｏ″）となっている際は１、ＴｏＢ数叱較制
御部１０２より出力されたデロセｙ ｔ ７ Ｙ Ｌ／
、Ｘ （Ｓ−ＣＰＵ−ＡＤＤＲＡ）が帰路的な負荷投
入対象トなるスレーブプロセッサを示すプロセツサア１
弓として用いられ、このデロセツサアＰレスヲモつスレ
ーブプロセッサ２００１（１−１１１，・・・ｎ）が負
荷投入対象となる。この際、上記判定後において、負荷
投入対象となるスレーブプロセッサ２００１に負荷が投
入されると、そのスレーブプロセッサ２００１に対応し
て設けられた負荷カウンタがカウントアツプ（＋１）さ
れる。又、最少待機ＪＯＢ数のスレーブプロセッサが複
数台存在する際、すなわち上記判定信号（ＷＳ）が複数
のプロセッサであることを示す値（ＭＭＳ ＝”１”）
となっている際は、次に負荷カウント数比較制御部１０
．９より得られる、最大負荷カウント数を示す、すなわ
ちアイドリング回数の盃も多重スレーブプロセッサを示
すプロー１＝ ツｔ アｌ＆ Ｌ／ ス（Ｓ−ＣＰＵ−
ＡＤＤＲＢ）が最終的な負荷投入対象となるスレーブプ
ロセッサアドレスとして用いられ、このプロセッサアド
レスをもつスレーブプロセッサ２００ｊ（ｊ＝１２−−
ｎ ） カ負荷投入対隼となる。この一連の動作フロ
ーを第２図に示す。200 souls...Load counter 20 installed at 200n
1... are each initialized by receiving the timing signal (CTP) from the interval timer 101, and then
Count the number of times the self-processor is idling. In addition, the number of standby JOBs is 3..., which is the number of JOBs input to the self-processor (+1).
), and is counted down (-1) every time a job ends, and always indicates the current number of waiting jobs. Load count data counted by the load counter 201 (
Prior to initialization, the eigelring number data) is sent to the latch circuit 2 in synchronization with the rising edge of the timing signal (CTP).
02...is latched. Furthermore, each latch circuit 20
2... [The latched load count data is sent to the master processor 100 together with the standby job count data counted by each standby job count mentor 3. And each slave processor 2001゜2002
...200n standby JOB number data is JOB
The load count data is input to the load count comparison control section 102, and the load count data is input to the load count comparison control section 103, respectively. The job number comparison control unit 102 uses the input waiting job number data of each slave processor 2001.200@=200n, references to a table (not shown), and a button.
It outputs a processor address (S-CPU-ADDRA) indicating a slave processor with a small number of waiting jobs, and also outputs a determination signal (V
MS) is output. Here, when the number of slave processors with the minimum number of standby JOIIs is one, that is, the above judgment signal (
m, as) is a single processor @ (
MMS-'O''), it is 1, and the output from the ToB number comparison control unit 102 is 1.
, X (S-CPU-ADDRA) indicates the slave processor to which the return load is applied
The slave processors 2001 (1-111, . . . n) that are used as processors are loaded. At this time, after the above determination, when a load is applied to the slave processor 2001 to which the load is applied, the load counter provided corresponding to that slave processor 2001 is incremented (+1). Also, when there are multiple slave processors with the minimum number of waiting JOBs, that is, the determination signal (WS) is a value indicating that there are multiple processors (MMS = "1").
If so, then load count comparison control section 10
．． 9, which indicates the maximum load count number, that is, the number of idling times, also indicates multiple slave processors.
ADDRB) is used as the slave processor address to which the final load is applied, and the slave processor 200j (j=12--
n) Power input vs. Hayabusa. The flow of this series of operations is shown in FIG.
このようにして、インターバルタイマ１０ノで定まる一
定期間毎に、各スレーブプロセッサ２００！、２００！
−２０Ｏｎの待機ＪＯＢ ＰＩと負荷カウント数（７４
１９７２回数）とにより、次の期間内における負荷投入
対象となるスレーブプロセッサが決定される。これＫよ
り、成る時機に待機ＪＯＢ数が偏ったり、アイｐ ＩＪ
ソング態となるプロセッサが増えたシする不具合が解消
され、システム稼働期間に亘って、常に平均化された適
正負荷分散状態を維持でき、効率の良い９−
分散処理が実行できる。In this way, each slave processor 20! , 200!
-20On standby JOB PI and load count number (74
1972 times), the slave processor to which the load will be applied within the next period is determined. From this, the number of waiting jobs will be biased at the right time, and Ip IJ
The problem caused by an increase in the number of processors in a song state is resolved, a properly averaged load distribution state can always be maintained over the system operating period, and efficient 9-way distributed processing can be executed.
尚、上記した実施例忙おいては、最少待機ＪＯＢ Ｍ状
態にあるスレーブプロセッサが単数である際は、そのス
レーブプロセッサを最終的な負荷投入対象とし、最少待
機ＪＯＢ数状態にあるスレーブプロセッサが複数存在す
る際は、負荷カウント数（アイドリング回数）の最も大
きいスレーブプロセッサを帰路的な負荷投入対象として
いるが、これに限らず、例えば帰少待機ＪＯＢ数状態に
あるスレーブプロセッサが複数存在する際は、次にその
各スレーブプロセッサの負荷カウント数（７４１９７２
回数）を認識し、負荷カウント数の大きいスレーブプロ
セッサを最終的な負荷投入対象とする構成としてもよい
。In the above-mentioned embodiment, when there is only one slave processor in the minimum waiting JOB M state, that slave processor is the final load target, and when there are multiple slave processors in the minimum waiting JOB number state. When it exists, the slave processor with the largest load count (number of idling times) is targeted for repatriation load. , then the load count number of each slave processor (741972
It is also possible to adopt a configuration in which the slave processor with a large load count is recognized as the final load injection target.
以上詳記したように本発明によれば、マスタプロセッサ
が複数のスレーブプロセッサの負荷分散制御を行なうマ
ルチプロセッサシステムにおいて、マスタプロセッサが
、一定期間毎に、各スレーブプロセッサの待機ＪＯＢ数
と負荷カウ１０−
ント数（アイドリング回数）とによシ、次の期間内にお
ける負荷投入対象となるスレーブプロセッサを決定する
構成としたことによ）、システム稼働期間に亘って、常
に平均化された適正負荷分散状態を維持でき、効率の良
い分散処理が実行できる負荷分散制御方式が提供できる
。As described in detail above, according to the present invention, in a multiprocessor system in which a master processor performs load distribution control of a plurality of slave processors, the master processor checks the number of waiting JOBs of each slave processor and the load counter 10 at regular intervals. - Appropriate load distribution that is always averaged over the system operation period (depending on the number of idling operations) and determining the slave processor to which the load will be applied within the next period) A load distribution control method that can maintain the state and execute efficient distributed processing can be provided.
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の動作を説明するためのフローチャートであ
る。
１００・・・マスタプロセッサ（Ｍ−ＣＰＵ）、１０１
・・・インターバルタイマ、１０２・・・ＪＯＢ数比較
制御部、１０３・・・負荷カウント数比較制御部、２０
０１．２（１０，・・・２００ｎ・・・スレーブプロセ
ッサ（Ｓ−ＣＰＵ）、２０！・・・負荷カウンタ、２０
２・・・ラッチ回路、２０３・・・待機ＪＯＢ数カ数カ
メンタ願人代理人 弁理土鈴 江 武 彦１１−FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a flowchart for explaining the operation of the above embodiment. 100... Master processor (M-CPU), 101
...Interval timer, 102...JOB number comparison control section, 103...Load count number comparison control section, 20
01.2 (10,...200n...Slave processor (S-CPU), 20!...Load counter, 20
2...Latch circuit, 203...Waiting JOB several mentor applicant agent Patent attorney Tosuzu E Takehiko 11-
Claims (1)
散制御を行なうマルチプロセッサシステムにお騒で、前
記スレーブプロセッサ各々に、待機ジョブ数を示す第１
のカウンタ、及びアイドル回数を示す第２のカウンタを
設け、前記マスタプロセッサが、一定期間毎に、前記ス
レーブプロセッサ各々の第１のカウンタで示される待＠
ゾヨプ数と、第２のカウンタで示されるアイドル回数と
をもとに１次の一定期間での負荷分散状態を行なうこと
を特徴とした負荷分散制御方式。In a multiprocessor system in which a master processor performs load distribution control of a plurality of slave processors, a first message indicating the number of waiting jobs is sent to each of the slave processors.
and a second counter indicating the number of idle times, and the master processor is configured to count the wait times indicated by the first counter of each of the slave processors at regular intervals.
A load distribution control method characterized in that a load distribution state is performed in a primary fixed period based on the number of zoyoops and the number of idle times indicated by a second counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119083A JPS59195757A (en) | 1983-04-22 | 1983-04-22 | Load distribution control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119083A JPS59195757A (en) | 1983-04-22 | 1983-04-22 | Load distribution control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59195757A true JPS59195757A (en) | 1984-11-06 |
| JPH0519742B2 JPH0519742B2 (en) | 1993-03-17 |
Family
ID=13453492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7119083A Granted JPS59195757A (en) | 1983-04-22 | 1983-04-22 | Load distribution control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195757A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1111738A1 (en) * | 1998-08-31 | 2001-06-27 | Rohm Co., Ltd. | Semiconductor device and substrate for semiconductor device |
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-
1983
- 1983-04-22 JP JP7119083A patent/JPS59195757A/en active Granted
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| EP1111738A4 (en) * | 1998-08-31 | 2006-01-11 | Rohm Co Ltd | Semiconductor device and substrate for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519742B2 (en) | 1993-03-17 |
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