JPS5919493Y2 - Input/output separation circuit - Google Patents
Input/output separation circuitInfo
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- JPS5919493Y2 JPS5919493Y2 JP1979083138U JP8313879U JPS5919493Y2 JP S5919493 Y2 JPS5919493 Y2 JP S5919493Y2 JP 1979083138 U JP1979083138 U JP 1979083138U JP 8313879 U JP8313879 U JP 8313879U JP S5919493 Y2 JPS5919493 Y2 JP S5919493Y2
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- JP
- Japan
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- terminal
- input
- transistor
- electroacoustic transducer
- input signal
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- Transceivers (AREA)
- Interconnected Communication Systems, Intercoms, And Interphones (AREA)
Description
【考案の詳細な説明】
本考案は、トランシーバおよびインターホーン等に於い
て使用する入出力分離回路に関するものである。[Detailed Description of the Invention] The present invention relates to an input/output separation circuit used in transceivers, interphones, etc.
従来、この種の入出力分離回路には、手動式のメカニカ
ルなスイッチを使用していたが、実際に使用する場合は
、送話中と受話中でこのスイッチを切換えるタイミング
が煩わしい欠点があった。Conventionally, this type of input/output separation circuit has used a manual mechanical switch, but in actual use, the disadvantage was that it was cumbersome to switch the switch between when transmitting and when receiving a call. .
本考案は、自動的に送話時と受話時を切換え可能とする
入出力分離回路を提供するものであり、これにより従来
の問題点を無くするものである。The present invention provides an input/output separation circuit that can automatically switch between transmitting and receiving calls, thereby eliminating the problems of the prior art.
次に本考案の実施例について図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
本考案による一実施例の入出力分離回路図を第1図に示
す。FIG. 1 shows an input/output separation circuit diagram of an embodiment of the present invention.
101は入力端子、102は出力端子、103は入出力
端子、104は電源印加端子である。101 is an input terminal, 102 is an output terminal, 103 is an input/output terminal, and 104 is a power supply terminal.
トランジスタ4のベース端子イには入力端子101に接
続された入力コンデンサ1と一端が電源印加端子104
に接続された抵抗2と一端が接地された抵抗3の各々の
他端が接続されている。The base terminal A of the transistor 4 has an input capacitor 1 connected to the input terminal 101, and one end is connected to the power supply terminal 104.
The other end of each of the resistor 2 and the resistor 3, one end of which is grounded, is connected to the other end of the resistor 2 .
トランジスタ4のエミッタ端子口には抵抗6とコンテ゛
ンサ7が並列接続されたバイアス回路5と一端が接地さ
れた2次巻線14を有する変成器13とが直列接続され
ている。Connected in series to the emitter terminal of the transistor 4 are a bias circuit 5 in which a resistor 6 and a capacitor 7 are connected in parallel, and a transformer 13 having a secondary winding 14 whose one end is grounded.
バイアス回路5と変成器13の2次巻線14との接続点
とトランジスタ4のコレクタ端子へ間には抵抗9と10
が直列接続され分割点17を有する抵抗回路網8が接続
されている。Resistors 9 and 10 are connected between the connection point between the bias circuit 5 and the secondary winding 14 of the transformer 13 and the collector terminal of the transistor 4.
are connected in series and are connected to a resistor network 8 having a dividing point 17.
またコレクタ端子へには一端が電源印加端子104に接
続された負荷抵抗11が接続されている。Further, a load resistor 11 whose one end is connected to a power supply terminal 104 is connected to the collector terminal.
そして変成器13の1次巻線15には入出力端子103
を経由して電気音響変換素子16が接続されている。The input/output terminal 103 is connected to the primary winding 15 of the transformer 13.
An electroacoustic transducer element 16 is connected via.
次に動作について説明する。Next, the operation will be explained.
トランジスタ4のベース端子イには、抵抗2と3により
電源印加端子104の電源電圧が所定の電圧に分圧され
たバイアス電圧が印加されている。A bias voltage obtained by dividing the power supply voltage of the power supply terminal 104 into a predetermined voltage is applied to the base terminal A of the transistor 4 by the resistors 2 and 3.
そしてベース端子イに入力端子101の入力信号が印加
されると、その増幅された信号はエミッタ端子口よりバ
イアス回路5を経由して変成器13の2次巻線14に印
加される。When the input signal of the input terminal 101 is applied to the base terminal A, the amplified signal is applied to the secondary winding 14 of the transformer 13 from the emitter terminal via the bias circuit 5.
2次巻線14への印加電圧により1次巻線15に誘起さ
れ且つインピーダンス変換された信号は入出力端子10
3を経由して電気音響変換素子16に印加され、所定の
音声出力となる。A signal induced in the primary winding 15 by the voltage applied to the secondary winding 14 and whose impedance is converted is sent to the input/output terminal 10.
3 to the electroacoustic transducer 16, resulting in a predetermined audio output.
ここで、電源印加端子104にその一端が接続された負
荷抵抗11の他端が接続されたトランジスタ4のコレク
タ端子への出力信号の電圧の位相はエミッタ端子口の出
力信号の電圧の位相と逆相になる。Here, the phase of the voltage of the output signal to the collector terminal of the transistor 4 whose one end is connected to the power supply terminal 104 and the other end of the load resistor 11 is connected is opposite to the phase of the voltage of the output signal at the emitter terminal port. Become a phase.
従ってバイアス回路5と変成器13の2次巻線14の接
続点とコレクタ端子へ間に接続され抵抗9と10の直列
接続より構成される抵抗回路網8の分割点17を適当に
選べばエミッタ端子口からバイアス回路5を経由して抵
抗9に回り込む信号はコレクタ端子ハから抵抗10を経
由する信号と相殺されて抵抗9と10の接続点にコンデ
ンサ12を介して接続された出力端子102には信号は
現われない。Therefore, if the dividing point 17 of the resistor network 8, which is connected between the connection point of the bias circuit 5 and the secondary winding 14 of the transformer 13 and the collector terminal and is made up of the series connection of resistors 9 and 10, is selected appropriately, the emitter The signal that goes from the terminal port to the resistor 9 via the bias circuit 5 is canceled out by the signal that goes from the collector terminal C to the resistor 10, and is sent to the output terminal 102 connected to the connection point between the resistors 9 and 10 via the capacitor 12. No signal appears.
次に電気音響変換素子16で変換された音声信号は、入
出力端子103を経由して変成器13の1次巻線15に
印加される。Next, the audio signal converted by the electroacoustic transducer 16 is applied to the primary winding 15 of the transformer 13 via the input/output terminal 103.
その結果2次巻線14に昇圧されて誘起された出力信号
は抵抗回路網8の抵抗9とコンテ゛ンサ12を経由して
出力端子102に印加される。As a result, the output signal boosted and induced in the secondary winding 14 is applied to the output terminal 102 via the resistor 9 of the resistor network 8 and the capacitor 12.
この場合はトランジスタ4の動作特性の方向性により入
力端子101には出力信号は現われない。In this case, no output signal appears at the input terminal 101 due to the directionality of the operating characteristics of the transistor 4.
尚、抵抗回路網8は可変抵抗器で構成し、摺動端子にコ
ンデンサ12を介して出力端子102が接続されるよう
な構成とした方が、実際の製品に使用する場合は、使用
部品のばらつきがこの摺動抵抗器で吸収可能とよりなり
実用的な回路構成となる。When used in an actual product, it is better to configure the resistance network 8 with a variable resistor and connect the output terminal 102 to the sliding terminal via the capacitor 12. Variations can be absorbed by this sliding resistor, resulting in a more practical circuit configuration.
本考案は以上説明したように、トランシーバおよびイン
ターホーン等に於いて使用する入出力分離回路に於いて
、入力端子から出力端子へ回り込む信号を、逆相の関係
にある信号で相殺する回路構成とすることにより送信と
受信を自動的に切換えることを実現し、従来のメカニカ
ルなスイッチを使用する場合の煩雑な切換操作を無くす
ることが可能となる。As explained above, the present invention has a circuit configuration in which a signal that goes around from an input terminal to an output terminal is canceled out by a signal having an opposite phase relationship in an input/output separation circuit used in transceivers, interphones, etc. By doing so, it is possible to automatically switch between transmission and reception, and it is possible to eliminate the complicated switching operation when using a conventional mechanical switch.
第1図は本考案による一実施例の入出力分離回路図を示
す。
4・・・・・・トランジスタ、5・・・・・・バイアス
回路、8・・・・・・抵抗回路網、11・・・・・・負
荷抵抗、13・・・・・・変成器、14・・・・・・2
次巻線、15・・・・・・1次巻線、16・・・・・・
電気音響変換素子、17・・・・・・分割点、イ・・・
・・・ベース端子、口・・・・・・エミッタ端子、ハ・
・・・・・コレクタ端子。FIG. 1 shows an input/output separation circuit diagram of an embodiment of the present invention. 4...Transistor, 5...Bias circuit, 8...Resistance network, 11...Load resistance, 13...Transformer, 14...2
Next winding, 15...Primary winding, 16...
Electroacoustic conversion element, 17... Division point, i...
...Base terminal, mouth...Emitter terminal, C
...Collector terminal.
Claims (1)
を1個の電気音響変換素子で兼用する機器に於いて、ベ
ース端子に印加される入力信号を増幅するトランジスタ
と、前記電気音響変換素子に対する入出力信号の授受を
行なうためのインピーダンス整合用であり且つ前記トラ
ンジスタのエミッタ側の負荷となる変成器と、この変成
器の巻線と直列に接続される前記トランジスタのバイア
ス回路と、前記トランジスタのコレクタ側の負荷となる
負荷抵抗と、前記トランジスタのコレクタ端子とエミッ
タ端子間に前記バイアス回路と直列に接続され、前記ベ
ース端子に印加れる入力信号に対してエミッタおよびコ
レクタ端子に得られる信号が相殺される分割点を持つ抵
抗回路網とを備え、前記ベース端子に印加される入力信
号はエミッタ端子より取出され前記バイアス回路と前記
変成器を通して前記電気音響変換器に与えられ、前記電
気音響変換器で変換された音声信号が前記抵抗回路網の
分割点から取出せるようにしたことを特徴とする入出力
分離回路。In a device in which a single electroacoustic transducer element serves both the functions of a microphone and a speaker or earphone, a transistor that amplifies an input signal applied to a base terminal and input/output signals to and from the electroacoustic transducer element are provided. a transformer for impedance matching and serving as a load on the emitter side of the transistor; a bias circuit for the transistor connected in series with a winding of the transformer; and a load on the collector side of the transistor. a load resistor connected in series with the bias circuit between the collector terminal and emitter terminal of the transistor, and a dividing point at which the signals obtained at the emitter and collector terminals are canceled out with respect to the input signal applied to the base terminal. an input signal applied to the base terminal is taken out from the emitter terminal and applied to the electroacoustic transducer through the bias circuit and the transformer, and the input signal applied to the base terminal is applied to the electroacoustic transducer, and the input signal applied to the base terminal is applied to the electroacoustic transducer. An input/output separation circuit characterized in that a signal can be extracted from a dividing point of the resistor network.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1979083138U JPS5919493Y2 (en) | 1979-06-18 | 1979-06-18 | Input/output separation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1979083138U JPS5919493Y2 (en) | 1979-06-18 | 1979-06-18 | Input/output separation circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS562666U JPS562666U (en) | 1981-01-10 |
JPS5919493Y2 true JPS5919493Y2 (en) | 1984-06-05 |
Family
ID=29316346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1979083138U Expired JPS5919493Y2 (en) | 1979-06-18 | 1979-06-18 | Input/output separation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5919493Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0536808Y2 (en) * | 1988-03-24 | 1993-09-17 |
-
1979
- 1979-06-18 JP JP1979083138U patent/JPS5919493Y2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS562666U (en) | 1981-01-10 |
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