JPS59185092A - Voltage changeover circuit - Google Patents
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- JPS59185092A JPS59185092A JP59037513A JP3751384A JPS59185092A JP S59185092 A JPS59185092 A JP S59185092A JP 59037513 A JP59037513 A JP 59037513A JP 3751384 A JP3751384 A JP 3751384A JP S59185092 A JPS59185092 A JP S59185092A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、情報の書込み特性を改善した不揮発性半導
体記憶装置に用いられる電圧切換回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a voltage switching circuit used in a nonvolatile semiconductor memory device with improved information writing characteristics.
浮遊ダート構造を有する二重ダート形のMOSトランジ
スタをメモリセルとし、浮遊ダート上に設けられた制御
ダートとドレインに高電圧を印加し、ソースをほぼアー
ス電位にしてインノRクト・アイオナイゼーションを発
生させ、このとき発生した電子、正孔対のうち電子を浮
遊ダート内に捕獲してこれによシしきい値電圧を変化さ
せることによって情報を記憶させる、情報の電気的な書
込みが可能な不揮発性半導体記憶装置は、KPROM
(Erasable Programable ROM
)として良く知られている。A double dart type MOS transistor with a floating dart structure is used as a memory cell, and a high voltage is applied to the control dart provided on the floating dart and the drain, and the source is set to almost ground potential to generate inno-reactive ionization. A non-volatile device in which information can be written electrically, which stores information by capturing electrons from the electron-hole pairs generated at this time in floating darts and changing the threshold voltage. KPROM is a semiconductor memory device.
(Erasable Programmable ROM
) is well known as.
第1図は従来のEPROMの一例を示す回路構成図であ
る。図においてR,〜Rmは行線、Dl〜Dnは列線で
あ)、これら行線R□〜Rmと列線D1〜Dnとの各交
点には前記二重ダート形のMOS )ランジスタからな
るメモリセルTM11〜TMmnが設けられ、これらメ
モリセルTMI 1 = TMmn (7) 制a’l
−トは各行線R1−Rmに、ドレインは各列線D1〜D
nにそれぞれに接続され、さらにすべてのメモリセルT
MII〜TMmnのソースはアース電位に接続されてい
る。そして上記行線81〜8m1列線D1〜Dnおよび
メモリセルTM11〜TMmnはメモリセル部10を構
成している。FIG. 1 is a circuit diagram showing an example of a conventional EPROM. In the figure, R, ~Rm are row lines, and Dl~Dn are column lines), and each intersection of these row lines R□~Rm and column lines D1~Dn is made up of the double dart type MOS transistors. Memory cells TM11 to TMmn are provided, and these memory cells TMI 1 = TMmn (7) Control a'l
- drains are connected to each row line R1-Rm, and drains are connected to each column line D1-D.
n, respectively, and all memory cells T
The sources of MII to TMmn are connected to ground potential. The row lines 81-8m, column lines D1-Dn and memory cells TM11-TMmn constitute a memory cell section 10.
上記行線R1〜R=は、情報読出し、書込み制御信号R
/Wをダート入力とするディプレッション形(以下り形
と略称する)の各MO8)ランジスタTR,〜TRII
+を介して行デコーダ20に接続されている。この行デ
コーダ20は、供給される行アドレス信号に応じて一つ
の行線を選択し、この選択した行線に対応する出力端か
ら高レベル信号を出力する。The row lines R1 to R= are information read and write control signals R
Each MO8) transistor of depression type (hereinafter abbreviated as type) with /W as dart input
+ to the row decoder 20. This row decoder 20 selects one row line according to the supplied row address signal, and outputs a high level signal from the output terminal corresponding to the selected row line.
上記列線D1%Dnは、列線選択回路30内のエン−・
ンスメント形(以下E形と称する)の各列線選択用MO
8)ランジスタTD、〜TDnを介して信号検出ノード
N1に接続される。そしてこのノードN1の信号は、セ
ンスアン7°40によって検出され、さらにこの検出信
号は出力回路5θを介して外部に出力される。また上記
列線選択用MOSトランジスタTD1〜TDrlのr−
)には列選択線Ct〜Cnが接続され、これら列選択線
C1〜Cnは上記信号R/Wをダート入力とするD形の
各MO8)う/ジスタTC1〜TCnを介して列デコー
ダ60に接続されている。この列デコーダ60は、供給
される列アドレス信号に応じて一つの列選択線を選択し
、との選択した列選択線に対応する出力端から高レベル
信号を出力する。The column line D1%Dn is connected to the encoder in the column line selection circuit 30.
MO for selecting each column line of the performance type (hereinafter referred to as E type)
8) Connected to signal detection node N1 via transistors TD, -TDn. The signal at the node N1 is detected by the sense amplifier 7°40, and this detection signal is further output to the outside via the output circuit 5θ. In addition, r- of the column line selection MOS transistors TD1 to TDrl
) are connected to the column selection lines Ct to Cn, and these column selection lines C1 to Cn are connected to the column decoder 60 via each D-type MO8) resistor TC1 to TCn which receives the signal R/W as a dart input. It is connected. This column decoder 60 selects one column selection line according to the supplied column address signal, and outputs a high level signal from the output terminal corresponding to the selected column selection line.
また上記行線R1〜Rmおよび列選択線C1〜Cnの他
端には、書込み用トランジスタ回路70内のそれぞれド
レインが書込み電圧Vp印加端に接続されたD形のMO
SトランジスタWR,〜WRm1WC1〜WCnのソー
スおよびダートか接続される。Further, the other ends of the row lines R1 to Rm and the column selection lines C1 to Cn are connected to a D-type MO whose drain is connected to the write voltage Vp application terminal in the write transistor circuit 70.
The sources and darts of S transistors WR, -WRm1WC1-WCn are connected.
なお上記書込み用トランジスタ回路7o内のすべての書
込み電圧印加端は図示しない書込み用電源端子に共通接
続されている。Note that all write voltage application terminals in the write transistor circuit 7o are commonly connected to a write power supply terminal (not shown).
上記信号検出ノードNノと他の書込み電圧印加端との間
にはE形の情報書込み用MosトランジスタT1が接続
され、このMOS )ランジスタT1のダートには書込
み情報入力制御回路8゜ノ出力ノードN2の信号が供給
される。この書込み情報入力制御回路80は、外部入力
情報Dinを受け、この情報に応じた内部情報dinを
発生する内部情報発生回路85と、書込み電圧■2印加
端とアース電位との間にD形のMOS )ランジスタT
2とE形のMOS )ランジスタT3とを直列挿入して
構成され、上記内部情報dinを反転して前記出力ノー
ドN2に与えるインパータエ1と、出力ノードN2とア
ース電位との間に挿入され前記信号R/Wをり′−ト入
力とするE形のMOSトランジスタT4とから構成され
ている。An E-type information writing MOS transistor T1 is connected between the signal detection node N and the other write voltage application terminal, and the output node of the write information input control circuit 8 is connected to the MOS transistor T1. A signal of N2 is supplied. This write information input control circuit 80 includes an internal information generating circuit 85 that receives external input information Din and generates internal information din according to this information, and a D-type circuit between the write voltage 2 application terminal and the ground potential. MOS) transistor T
2 and an E-type MOS) transistor T3 are inserted in series, and an inverter E1 is inserted between the output node N2 and the ground potential to invert the internal information din and provide it to the output node N2, and output the signal. It is composed of an E-type MOS transistor T4 whose R/W is a gate input.
上記のように構成されている従来のEFROMにおいて
、情報脱出し時には信号R/Wが高レベル(” 1#レ
ベル)、徊−込み庸、圧VPが5ボルトとなり、MOS
)ランジスタTC1〜TCn 、TRI ””−TR
mがオンし、またMOS )ランジスタT4がオンして
ノードN2が低レベル(” o ”レベル)となること
によ、9M08)ランジスタT1はオフする。1−込み
用トランジスタ回路zo内の各MO8)ランジスタwc
1〜wcn2wR1〜wRmのフンダクタンスgmii
:極めて小さく設定されているために、行線R1〜Rm
および列選択線C,−Cnのうち、行デコーダ2oある
いは列デコーダ6゜によって選択されたものが高レベル
に、それ以外のものは低レベルにそれぞれ設定され、選
択された行線および列線の交点に位信するメモリセルが
選択駆動される。そしてこのメモリセルのしきい値電圧
が低い状態でわれは、オンしてドレイン、ソース間に電
流が流れるために信号検出ノードN1は低レベルとなり
、一方、このメモリセルに予め情報の書込みが行なわれ
ていてしきい値電圧が高い状態にあれば、このメモリセ
ルはオフとなシノードN1は高レベルとなる。したがっ
て、このときのノードN1の信号がセンスアンプ40お
よび出力回路50を介して外部に出力される。In the conventional EFROM configured as described above, when information escapes, the signal R/W is at a high level ("1# level)," the voltage VP becomes 5 volts, and the MOS
) transistors TC1 to TCn, TRI “”-TR
9M08) turns on, transistor T4 turns on, and node N2 becomes low level ("o" level), turning off transistor T1 (9M08). 1- Each MO8) transistor wc in the transistor circuit zo for inclusion
Funductance gmii of 1~wcn2wR1~wRm
: Because it is set extremely small, the row lines R1 to Rm
Of the column selection lines C and -Cn, the one selected by the row decoder 2o or column decoder 6° is set to high level, and the others are set to low level. Memory cells located at the intersection are selectively driven. When the threshold voltage of this memory cell is low, it turns on and current flows between the drain and the source, so the signal detection node N1 becomes low level. On the other hand, information is written to this memory cell in advance. If the threshold voltage is high, this memory cell is turned off and the synode N1 becomes high level. Therefore, the signal at node N1 at this time is output to the outside via sense amplifier 40 and output circuit 50.
一方、情報の書込み時には信号R/Wが低レベルになり
、VPが25ボルトと々る。このとき、たとえば行線R
1と列選択線C1とが行デコーダ20および列デコーダ
60によシ選択されたとすると、MOSトランジスタT
RI p TCIがカットオフして行線R1と列選択線
自とが書込み用トランジスタ回路70内のMOS )ラ
ンジスタWR,。On the other hand, when writing information, the signal R/W becomes low level and VP rises to 25 volts. At this time, for example, the row line R
1 and the column selection line C1 are selected by the row decoder 20 and the column decoder 60, the MOS transistor T
RI p TCI is cut off and the row line R1 and column selection line themselves are connected to the MOS transistor WR in the write transistor circuit 70.
W自それぞれを介して25ポル)1で充電されるが、そ
の他の行線および列選択線は行デコーダ2θ、列デコー
ダ60の出力が低レベルとなシ、MOS )ランジスタ
TR2〜TRm1 TC2〜TCnがオンするため低レ
ベルすなわちアース電位と々る。またこのとき、外部入
力情報Dinが低レベルならば内部情報dinも低レベ
ルとなシ、ノードN2には25ぎルトが出力されるため
、MOS )ランジスタT1がオンしてノードN1はの
しきい値電圧)で力えられる約22ボルト1で充電され
る。したがって、行線R1と列線D1とにより選択され
たメモリセルTMHの制御ケ9−トには25ボルトの電
圧が、ドレインには25−vTa(rl)あるいは25
”’IH(TDl)(vTH(TI) ”TH(TDi
)はMOS )ランジスタT1あるいはTDlのしきい
値電圧)で与えられる約22ボルトの電圧がそれぞれ印
加され、このとき前記インパクト・アイオナイゼーショ
ンによってこのメモリセルTM11に情報が書込壕れる
。The outputs of the row decoder 2θ and column decoder 60 are at a low level, and the outputs of the row decoder 2θ and column decoder 60 are at low level for the other row lines and column selection lines. Since it turns on, it reaches a low level, that is, ground potential. At this time, if the external input information Din is at a low level, the internal information din is also at a low level, and 25 g is output to the node N2, so the MOS transistor T1 is turned on and the node N1 reaches the threshold It is charged at approximately 22 volts (voltage). Therefore, a voltage of 25 volts is applied to the control gate of the memory cell TMH selected by row line R1 and column line D1, and a voltage of 25 volts is applied to the drain of memory cell TMH selected by row line R1 and column line D1.
”'IH(TDl)(vTH(TI) ”TH(TDi)
) are respectively applied with a voltage of about 22 volts given by the threshold voltage of transistor T1 or TDl), and at this time information is written into this memory cell TM11 by the impact ionization.
外部入力情報Dinが高レベル在らばMOS トランジ
スタT1がカットオンするため、メモリセルTM11の
ドレインには電圧が印加きれず、■込みは行なわれない
。また一度喘込みの行なわれたメモリセルでは、消去か
行なわれない限り情報が記憶されるため、情報は不揮発
性と々る。If the external input information Din is at a high level, the MOS transistor T1 is cut-on, so that no voltage can be applied to the drain of the memory cell TM11, and the insertion is not performed. Furthermore, once a memory cell has been programmed, information is stored until it is erased, so the information remains non-volatile.
上記従来のEFROMでは翁j込み電圧■2が25ボル
トに固定されているため、一つのメモリセルに情報を書
込むのに通常50m5.を吸し、大規模化されたメモリ
では情報の書込み時間に要する時間が長くなるという欠
点がある。たとえば記憶容量が4にワード×8ビットの
メモリのすべてのメモリセルに情報を書込む場合には3
分近くもの時間がかかることになる。In the conventional EFROM described above, the input voltage (2) is fixed at 25 volts, so it usually takes 50 m5.5 to write information into one memory cell. There is a disadvantage that the time required to write information increases in a large-scale memory. For example, when writing information to all memory cells of a memory whose storage capacity is 4 words x 8 bits, 3
It will take nearly a minute.
ところで第2図(a)〜(c)は浮遊ダート構造を有す
るMOS )ランジスタおよびその特性を示すものであ
シ、第2図(、)はそのMOS )ランソスタのシンプ
ル図、第2図(b)はドレイン電圧■。および書込み時
間tPを一定として情報の書込みを行なった場合の、制
御ダート電圧vGに対するしきい値電圧の変化量ΔvT
ヨを表わす特性図、第2図(c)は制御ダート電圧■。By the way, Figures 2(a) to (c) show a MOS transistor with a floating dart structure and its characteristics. Figures 2(a) to 2(c) show a simple diagram of the MOS transistor, and Figure 2(b) ) is the drain voltage■. and the amount of change ΔvT in the threshold voltage with respect to the control dirt voltage vG when writing information with the writing time tP constant.
Figure 2 (c) is a characteristic diagram showing the control dart voltage ■.
を一定としドレイン電圧■。Assuming that the drain voltage is constant,■.
をパラメータとして情報の書込みを行なった場合の、書
込み時間1Pの対数をとったものに対するしきい値電圧
の変化量ΔvTHを表わす特性図である。なお第2図(
c)中曲線イは■9が大きい場合のものであり、曲線口
は小さい場合のものである。第2図(b) 、 (c)
から明らかなように、制御ダート電圧VGが高い程、書
込み時間tPは灼かくて済み、またtPが比較的長い場
合にはΔVTHは■9に依存しないが、tPが炉かい場
合にはVDが大きい方が所定のΔ■THを荀るのに短か
い時間で済む。したがって、第1図のgFROMにおい
て書込み時間の短縮化を図るには、各メモリセルの制御
ダート電圧あるいはドレイン電圧を高くすればよい。FIG. 12 is a characteristic diagram showing the amount of change in threshold voltage ΔvTH with respect to the logarithm of write time 1P when information is written using as a parameter. In addition, Figure 2 (
c) Middle curve A is for when ■9 is large, and curve opening is for small. Figure 2 (b), (c)
As is clear from the above, the higher the control dart voltage VG is, the longer the writing time tP is, and when tP is relatively long, ΔVTH does not depend on ■9, but when tP is a furnace, VD The larger the value, the shorter the time needed to reach the predetermined Δ■TH. Therefore, in order to shorten the write time in the gFROM shown in FIG. 1, it is sufficient to increase the control dart voltage or drain voltage of each memory cell.
この発明は上記のような事情を考ル、してなされたもの
であり、その目的とするところは、入力信号に応じて2
つの電圧を切換えて出力する電圧切換回路を提供するこ
とにある。This invention was made in consideration of the above-mentioned circumstances, and its purpose is to
An object of the present invention is to provide a voltage switching circuit that switches and outputs two voltages.
この発明によれば、情報書込み時に高電圧される第1の
電圧印加端に一端が接続され、ダートが電圧出力端に接
続されるデイゾレノション形の第1のMOS )ランジ
スタと、電′a、電圧が印加される第2の電圧印加端に
一端が接続され、他端が上記第1のMOSトランジスタ
の他端に接続され、ダートに電圧出力端で設定される信
号とは逆相の信号が印加されるディプレッション形の第
2のMOS )ランジスタと、一端が上記第1、第2の
MOS )ランジスタの他端接続点に接続され、他端お
よびダートが上記電圧出力端に接続されるディプレッシ
ョン形の第3のMOS )ランジスタとからなる電圧切
換回路が提供されている。According to the present invention, the first MOS transistor is of disolation type, one end of which is connected to the first voltage application terminal that receives a high voltage when writing information, and the dart is connected to the voltage output terminal. One end is connected to the second voltage application end to which is applied, and the other end is connected to the other end of the first MOS transistor, and a signal having the opposite phase to the signal set at the voltage output end is applied to the dart. a depletion type second MOS) transistor whose one end is connected to the other end connection point of the first and second MOS transistors, and whose other end and dart are connected to the voltage output terminal. A voltage switching circuit consisting of a third MOS transistor is provided.
以下図面を参照してこの発明の一実施例を説明する。第
3図において20は従来と同様に行デコーダ、TI’H
は一端がこの行デコーダ20の出力端に、他端が行線R
1に接続されかつ情報読出し、書込み制御信号R/Wを
ダート入力とするD形のMOSトランジスタ(ただし1
≦i≦m)である。そして上記行線Riの他端には前記
書込み用トランジスタ回路70の代りに書込み制御回路
100が設けられていて、行線Riの他端はこの書込み
制御回路100内の一つの書込み回路105隻の出力ノ
ードN3に接続されている。An embodiment of the present invention will be described below with reference to the drawings. In FIG. 3, 20 is a row decoder and TI'H as in the conventional case.
has one end connected to the output end of this row decoder 20, and the other end connected to the row line R.
A D-type MOS transistor (however, 1
≦i≦m). A write control circuit 100 is provided at the other end of the row line Ri instead of the write transistor circuit 70, and the other end of the row line Ri is connected to one write circuit 105 in the write control circuit 100. Connected to output node N3.
上記書込回路105iは、前記書込み電圧vP圧昇圧回
路によって71以上に昇圧された電圧vH印加端と上記
ノードN3との間に挿入されたE形のMOS )ランジ
スタT5、上記ノードN3の信号を入力とするD形のM
OS )ランジスタT6およびE形のMOS )ランジ
スタT7からなるE/D形のインバータI2、上記MO
8)ランジスタT5のゲートノードN4とアース電位と
の間に挿入され、上記インバーター2の出力をダート入
力とするE形のMOS )ランジスタT8、このMOS
)ランジスタT8と並列接続され前記信号R/Wをダ
ート入力とするE形のMOSトランジスタT9、上記ノ
ードN4とノードN5との間に挿入された、しきい値電
圧がQ&シルト近にある中立形(以下N形と略称する)
のMOS トランノスタ’flO,上記ノードN5と書
込み電圧VP印加端との間に挿入されたE形のMOSト
ランジスタT1ノ、上記ノードN5と後述するパルス信
号O8C印加端との間に挿入される容量CPIから構成
されている。なお上記MO3)ランクスタTIOのダー
トはノードN5に、MOS )ランジスタTllのダー
トは書込み電圧vP印加端にそれぞれ接続されている。The write circuit 105i is an E-type MOS transistor T5 inserted between the node N3 and the voltage vH application terminal boosted to 71 or more by the write voltage vP booster circuit, and the signal at the node N3. M of D type as input
OS) transistor T6 and E type MOS) E/D type inverter I2 consisting of transistor T7, the above MO
8) An E-type MOS inserted between the gate node N4 of the transistor T5 and the ground potential and having the output of the inverter 2 as a dirt input.) Transistor T8, this MOS
) An E-type MOS transistor T9 connected in parallel with the transistor T8 and receiving the signal R/W as a dirt input; a neutral type MOS transistor T9 whose threshold voltage is close to Q&Silt, which is inserted between the nodes N4 and N5; (hereinafter abbreviated as N type)
MOS transistor 'flO, an E-type MOS transistor T1 inserted between the above node N5 and the application terminal of the write voltage VP, and a capacitor CPI inserted between the above node N5 and the application terminal of the pulse signal O8C, which will be described later. It consists of Note that the dart of the MO3) rank star TIO is connected to the node N5, and the dart of the MOS transistor Tll is connected to the write voltage vP application terminal.
次に上記のように構成された回路の動作を説明する。ま
ず、情報の書込み時にVが25ポルトになると、VHは
約30ボルトに昇圧される。Next, the operation of the circuit configured as described above will be explained. First, when V reaches 25 volts when writing information, VH is boosted to about 30 volts.
このとき行デコーダ20によって行線Riが選択されて
この行線R1およびノードN3が高レベルになると、イ
ンバーター2の出力は低レベルになるため、MOSトラ
ンジスタT8はカットオフする。また、信号R/Wが低
レベルとなっているため、MOSトランジスタT9もカ
ットオフする。したがって、ノードN4はMOS )ラ
ンジスタ’fll 、T2Oを介しVPKjって充電さ
れる。At this time, when the row line Ri is selected by the row decoder 20 and the row line R1 and node N3 go high, the output of the inverter 2 goes low, so the MOS transistor T8 is cut off. Furthermore, since the signal R/W is at a low level, the MOS transistor T9 is also cut off. Therefore, node N4 is charged via VPKj via MOS transistor 'fll and T2O.
一方、容量CPIの一端に与えられているパルス信号O
8Cはほぼアース電位とvPとの間の振幅をもっている
ため、ノードN5の電圧■5は原理的には次式で示すよ
うな電圧となる。On the other hand, the pulse signal O given to one end of the capacitor CPI
Since 8C has an amplitude approximately between the ground potential and vP, the voltage 5 at the node N5 is, in principle, a voltage as shown in the following equation.
v5−(VP−vTH(T11))+vP″vTH(T
11)二 MOSトランジスタT11のしきい値電圧■
P′:信号oscの振幅
またノードN4の電圧v4は■5よりもMOS )ラン
ジスタTIOのしきい値電圧vTH(T10)分低くな
るため、
V4−(vp−vTn(rll)) 十■p”ru(T
+o)となる。また実際にはノードN5には寄生容量が
存在していて、ノードN4の電圧v4は前記容量CPI
とこの寄生容量との容量分割によってわずかながら低下
するため、■4として約35ボルトが得られる。この結
果、MosトランジスタT5は三極管動作し、ノードN
3す々わち行線Riには約30がルトである電圧■□が
そのまま与えられる。したがってこの行線IRiにその
制御ダートが接続されているメモリセルでは、従来に比
較して制御ダート電圧が約5ボルト高く々るだめ、前記
第2図(b)に示す特性図から明らかに従来よシも短時
間に情報の書込みが行々える。すなわち書込み時間の短
縮化が実現できる。v5-(VP-vTH(T11))+vP″vTH(T
11) 2 Threshold voltage of MOS transistor T11■
P': The amplitude of the signal osc and the voltage v4 of the node N4 are lower than ■5 by the threshold voltage vTH (T10) of the MOS transistor TIO, so V4-(vp-vTn(rll)) ru(T
+o). Furthermore, in reality, there is a parasitic capacitance at the node N5, and the voltage v4 at the node N4 is equal to the capacitance CPI.
Since the voltage decreases slightly due to the capacitance division between the parasitic capacitance and the parasitic capacitance, approximately 35 volts can be obtained as (4). As a result, the Mos transistor T5 operates as a triode, and the node N
3, that is, the row line Ri is directly applied with a voltage □ whose value is approximately 30°. Therefore, in the memory cell whose control dart is connected to this row line IRi, the control dart voltage is about 5 volts higher than the conventional one, and it is clear from the characteristic diagram shown in FIG. You can also write information in a short time. In other words, it is possible to shorten the writing time.
第4図はこの発明の他の実施例の回路構成図であり、上
記実施例回路とは書込み回路が異々りている。すなわち
この実施例回路における書込み回路1061は、前記電
圧■□印加端とノードN6との間に挿入されノードN3
の信号をダート入力とするD形のMOS )ランジスタ
T12、ノードN3の信号を入力とするD形のMOS
)ランジスタT13とE形のMOS )ランラスタT1
4トカらなるE/D形のインバータエ3.5ボルトの電
源電圧v0印加端と上記ノードN6との間に挿入され、
上記インバータ■3の出力をダート入力とするD形のM
OSトランジスタT15、上記ノードN6とノードN3
との間に挿入され、ダートがノードN3に接続されたD
形のMOS )ランジスタT16から構成されている。FIG. 4 is a circuit configuration diagram of another embodiment of the present invention, which differs from the circuit of the above embodiment in a write circuit. That is, the write circuit 1061 in this embodiment circuit is inserted between the voltage ■□ application terminal and the node N6.
A D-type MOS whose input is the signal from the transistor T12 and the node N3.
) Ransistor T13 and E-type MOS) Run raster T1
An E/D type inverter consisting of 4 voltages is inserted between the 3.5 volt power supply voltage v0 application end and the node N6,
D-type M with the output of the above inverter ■3 as the dart input
OS transistor T15, the above node N6 and node N3
and the dart is connected to node N3.
It consists of a transistor T16 (MOS type).
上記のよう々構成において電圧■8は、情報読出し時は
ve(5ボルト)、書込み時は30がルトとする。いま
行線Riが非選択状態のとき、情報読出し時あるいは情
報書込み時にかかわらず、最初ノードN3は低レベルと
なる。しだがってインバータエ3の出力は高レベルとな
、9、MOSトランジスタT15がオンする。そしてい
ま、MOSトランジスタT15と716とのgm比を十
分大きく設定しておけば、ノードN6はほぼ■。レベル
となるためにMOS )ランジスタT12はカットオフ
し、電圧vH印加端はノードN3すなわち行線R1から
切り離される。したがってvHからの電流の流れ出しは
生じない。一方、行線Riが選択されて高レベルになる
と、インバータエ3の出力は低レベルとなり、MOSト
ランジスタT15がカットオフする。このときVHが3
0?ルトになっていれば、MOSトランジスタT12゜
T16を介してノードN3がvHにより充電され、行線
R1には30ボルトである電圧VHが与えられる。すな
わち、との替込み回路1064は、ノードN3の信号に
応じてvJ(、■oのいずれか一方の電圧を切換出力す
る電圧切換回路である。In the above configuration, the voltage (1)8 is set to ve (5 volts) when reading information, and is set to 30 when writing information. When the current row line Ri is in a non-selected state, the node N3 is initially at a low level regardless of whether information is being read or written. Therefore, the output of the inverter 3 is at a high level, and the MOS transistor T15 is turned on. Now, if the gm ratio of the MOS transistors T15 and 716 is set sufficiently large, the node N6 becomes almost ■. In order to reach the voltage level, the MOS transistor T12 is cut off, and the voltage vH application end is separated from the node N3, that is, the row line R1. Therefore, no current flows out from vH. On the other hand, when the row line Ri is selected and becomes a high level, the output of the inverter 3 becomes a low level, and the MOS transistor T15 is cut off. At this time, VH is 3
0? If it is in the default state, the node N3 is charged with vH through the MOS transistors T12 and T16, and the voltage VH of 30 volts is applied to the row line R1. That is, the switching circuit 1064 is a voltage switching circuit that switches and outputs either one of the voltages vJ(, ①o) according to the signal at the node N3.
第5図は、前記電圧vHおよびパルス信号OSCを得る
だめの電圧昇圧回路の一例を示す回路構成図である。図
において11θは5ボルトの電圧■を電源とする三段の
インバータ111〜113からなるリング発振器RO8
と、このリング発振器RO8の出力ノードN7とアース
電位との間に挿入され前記信号R/Wをダート入力とす
る発振制御用のE形のMOS )シンジスタT17から
なる発振回路である。この発振回路11θの出力ノード
N7の信号は、D形のMOS )ランジスタT18とE
形のMOS )ランジスタT19とからなるE/D形の
インバータI4によって、その振幅がアース電位とvP
との間に拡大され、前記/eルス信号O8cが得られる
。また上記パルス信号O8Cは、容量CP2を介してノ
ードN8に与えられる。このノードN8には、ドレイン
およびダートが電圧vP印加端に接続されたE形のMO
S )ランジスタT20のソースと、ドレインが電圧■
。印加端に接続されかつ前記信号R/Wをダート入力と
するD形のMOS )ランジスタT21のソースと、N
形のMOS )ランジスタT22のドレインおよびダー
トとが接続される。また上記MO8)ランジスタT22
のソースは前記電圧vHを得るための出力ノードN9に
接続されている。FIG. 5 is a circuit diagram showing an example of a voltage boosting circuit for obtaining the voltage vH and the pulse signal OSC. In the figure, 11θ is a ring oscillator RO8 consisting of three stages of inverters 111 to 113 whose power source is a voltage of 5 volts.
This is an oscillation circuit consisting of an E-type MOS synristor T17 for oscillation control which is inserted between the output node N7 of the ring oscillator RO8 and the ground potential and receives the signal R/W as a dart input. The signal at the output node N7 of this oscillation circuit 11θ is transmitted through D-type MOS transistors T18 and E
An E/D type inverter I4 consisting of a transistor T19 (MOS) transistor T19 changes the amplitude between the ground potential and
The /e pulse signal O8c is obtained. Further, the pulse signal O8C is applied to the node N8 via the capacitor CP2. This node N8 is connected to an E-type MO whose drain and dart are connected to the voltage vP application terminal.
S) The source and drain of transistor T20 are at voltage ■
. A D-type MOS connected to the application terminal and having the signal R/W as a dart input) and the source of the transistor T21 and the N
The drain and dart of transistor T22 are connected to each other. Also, above MO8) transistor T22
The source of is connected to the output node N9 for obtaining the voltage vH.
さらに上記ノードN9には、ドレイン、r−トが電圧■
、印加端に接続されたE形のMOS )ランジスタT2
3のソースと、ドレインが電圧V。印加端に接続され前
記信号R/wをダート入力とするD形のMOS )ラン
ジスタT24のソースとがそれぞれ並列接続されている
。Furthermore, the drain and r-t of the node N9 have a voltage of
, an E-type MOS) transistor T2 connected to the applying end.
The source and drain of 3 are at voltage V. A D-type MOS transistor T24 which is connected to the application end and receives the signal R/w as a dart input is connected in parallel with the source of a transistor T24.
上記構成でなる電圧昇圧回路では、精読読出し時には信
号R/Wが高レベルになシ発振回路110内のMOS
)ランジスタT17がオンするため、リング発振器RO
8は発振しない。またMOS )ランジスタT21.T
24もオンするため、ノードN8およびノードN9はと
もにvc(5?ルト)と々る。In the voltage booster circuit having the above configuration, the signal R/W is at a high level during careful reading, and the MOS in the oscillation circuit 110
) Since transistor T17 turns on, ring oscillator RO
8 does not oscillate. Also MOS) transistor T21. T
24 is also turned on, so both node N8 and node N9 reach vc(5?root).
一方、情報書込み時、信号R/Wが低レベル、VP=2
5デルトになると、発振回路110が動作し、インバー
タ■4から・やルス信号oscが出力される。このとき
MOS )ランジスタテ2ノ。On the other hand, when writing information, signal R/W is low level, VP=2
When the voltage reaches 5 delts, the oscillation circuit 110 operates, and the inverter 4 outputs the pulse signal osc. At this time, MOS) lunge state 2.
T24はカットオンし、上記発振回路110の発振開始
直後では、ノードN8はMOS )ランノスタT20を
介して■P−vTH(T20) (vTH(T20)は
MOS )ランノスタT20のしきい値電圧)まで、ノ
ードN9はMOS )ランジスタT23を介して■、−
VTH(T23)(vTH(T23)はMOS )ラン
ジスタT23のしきい値電圧)までそれぞれ充電される
。そして上記発振開始後は、ノードN8の電圧がノ千ル
ス信号oscに応じて■P ’TH(T2C)とvp
−Vrn(T0n) + Vp’ (Vp’は信号o
scの振幅)の間で変動し、この電圧はMOS )ラン
ジスタT22によって整流されるだめ、ノードN9の電
圧すなわちV、は最終的に次式のようになる。T24 is cut-on, and immediately after the oscillation circuit 110 starts oscillating, node N8 is a MOS) through Lannostar T20 to ■P-vTH (T20) (vTH (T20) is MOS) the threshold voltage of Lannostar T20). , node N9 is a MOS) through transistor T23, -
They are each charged to VTH(T23) (vTH(T23) is the threshold voltage of the MOS transistor T23). After the above-mentioned oscillation starts, the voltage of node N8 changes to
-Vrn(T0n) + Vp'(Vp' is the signal o
Since this voltage is rectified by the MOS transistor T22, the voltage at the node N9, ie, V, is finally given by the following equation.
■H−(■P−VTn(T2.o))+vp”TH(T
22)■T、1(T□2)二MOSトランジスタT22
のしきい値電圧ただし実際はノードN8に存在している
寄生容量と容量CP2との容量比によって■8は変化す
るので、この比を適当に設定することによって前記30
ボルトにすることができる。■H-(■P-VTn(T2.o))+vp”TH(T
22) ■T, 1 (T□2) two MOS transistors T22
However, in reality, 8 changes depending on the capacitance ratio between the parasitic capacitance existing at the node N8 and the capacitance CP2, so by appropriately setting this ratio, the above 30
It can be made into a bolt.
第6図はこの発明のさらに他の実施例の回路構成図であ
る。この実施例回路では、前記各列選択線01〜Cnの
他端にも前記第3図あるいは第4図に示すように書込み
回路105,106を設けるとともに、書込み情報入力
制御回路80ンジスタT2の代りに第4図に示す回路1
06と同様の回路を設けたものである。FIG. 6 is a circuit diagram of still another embodiment of the present invention. In this embodiment circuit, write circuits 105 and 106 are provided at the other end of each of the column selection lines 01 to Cn as shown in FIG. Circuit 1 shown in Figure 4
It is equipped with a circuit similar to 06.
このような構成とすることによって、列選択線01〜C
nでもほぼ30ポルトの電圧が得られ、またノードN1
は■1とすることができるため、列線DI −Dnには
ほぼVpが得られる。すなわちこの実施例の場合、選択
されたメモリセルの開側ゲートには30がルトの電圧か
、ドレインには25ボルトの電圧がそれぞれ印加され、
従来に比較して制御ゲート電圧は5デルト、ドレイン電
圧は3ゴルトそれぞれ高められている。このために情報
の書込み時間の短縮化が効果的に実現できる。With such a configuration, column selection lines 01 to C
A voltage of approximately 30 ports is obtained even at node N1.
can be set to 1, so that approximately Vp can be obtained on the column line DI-Dn. That is, in this embodiment, a voltage of 30 volts is applied to the open side gate of the selected memory cell, or a voltage of 25 volts is applied to the drain of the selected memory cell.
Compared to the conventional model, the control gate voltage is increased by 5 delts, and the drain voltage is increased by 3 delts. Therefore, it is possible to effectively shorten the information writing time.
なお、この発明は上記した実施例に限定されるものでは
なく、たとえば電圧昇圧回路は必ずしも第5図に示すよ
うな構成のもので々くともよく、まだ昇圧電圧vHも3
0ボルト以上であってもよい。Note that the present invention is not limited to the embodiments described above; for example, the voltage booster circuit may not necessarily have the configuration shown in FIG. 5, and the boosted voltage vH may still be 3
It may be 0 volt or more.
以上説明したようにこの発明によれば、入力信号に応じ
て2つの電圧を切換出力することができる電圧切換回路
を提供することができる。As explained above, according to the present invention, it is possible to provide a voltage switching circuit that can switch and output two voltages according to an input signal.
第1図は従来のEFROMの一例を示す回路構成図、第
2図(、)〜(c)は浮遊ダート構造を有するMOS
)ランジスタおよびその特性を示すものであシ、第2図
(、)はシンデル図、第2図(b)および同図(c)は
それぞれ特性図、第3図はこの発明の一実施例の回路構
成図、第4図はこの発明の他の実施例の回路構成図、第
5図は第3図および第4図に示す実施例回路で用いられ
る電圧昇圧回路の一例を示す回路構成図、第6図はとの
発明のさらに他の実施例の回路構成図である。
10・・・メモリセル部、20・・・行デコーダ、30
・・・列線選択回路、40・・・センスアンプ、50・
・・出力回路、60・・・列デコーダ、70・・・書込
み用トランジスタ回路、80・・・書込み情報入力制御
回路、85・・・内部情報発生回路、1θ0・・・書込
み制御回路、105,106・・・書込み回路、110
・・・発振囲路、111〜113・・・インバータ、T
Ml、〜TMmn ”’メモリセル、TR1〜TRm。
TCI〜TCn、 WR,〜WRm、 WC,〜WC,
,T2TT6 、T12 、T13 、T15
、T18 、T21゜T24・・・ディプレッショ
ン形のMOS )ランジスタ、TM、T、9.T4.T
、5.T7.T8.’I’l。
T11.T14+T17.T19.T20゜T2C・・
・エンハンスメント形のMOS )ランジスタ、T10
.T22・・・イントリンシック形のMOS )ランジ
スタ、■1〜I4・・・E/D形のインバータ、N1〜
N9・・・ノード、CF2.C20・・・容量。Figure 1 is a circuit configuration diagram showing an example of a conventional EFROM, and Figures 2 (,) to (c) are MOSs with a floating dart structure.
) shows a transistor and its characteristics; FIG. 2 (, ) is a Schindel diagram, FIG. 2 (b) and FIG. 2 (c) are characteristic diagrams, respectively, and FIG. 4 is a circuit diagram of another embodiment of the present invention; FIG. 5 is a circuit diagram showing an example of a voltage booster circuit used in the embodiment circuit shown in FIGS. 3 and 4; FIG. FIG. 6 is a circuit configuration diagram of still another embodiment of the invention. 10...Memory cell section, 20...Row decoder, 30
...Column line selection circuit, 40...Sense amplifier, 50.
... Output circuit, 60... Column decoder, 70... Write transistor circuit, 80... Write information input control circuit, 85... Internal information generation circuit, 1θ0... Write control circuit, 105, 106...Writing circuit, 110
...Oscillation circuit, 111-113...Inverter, T
Ml, ~TMmn ''Memory cells, TR1~TRm. TCI~TCn, WR, ~WRm, WC, ~WC,
, T2TT6 , T12 , T13 , T15
, T18, T21°T24...depression type MOS) transistor, TM, T, 9. T4. T
,5. T7. T8. 'I'l. T11. T14+T17. T19. T20゜T2C...
・Enhancement type MOS) transistor, T10
.. T22...intrinsic type MOS) transistor, ■1~I4...E/D type inverter, N1~
N9...Node, CF2. C20...Capacity.
Claims (2)
する手段と、一端が第1の電圧印加端に接続され、ダー
トが上記電圧出力端に接続されるディプレッション形の
第1のMOSトランジスタと、一端が第2の電圧印加端
に接続され、他端が上記第1のMOS )ランジスタの
他端に接続され、ダートに上記電圧出力端で設定された
信号とは逆相の信号が印加されるディプレッション形の
第2のMOS )ランジスタと、一端が上記第1.第2
のMOS )ランジスタの他端接続点に接続され、他端
およびダートが上記電圧出力端に接続されるディプレッ
ション形の第3のMOSトランジスタとを具備したこと
を特徴とする電圧切換回路。(1) A depletion type first MOS having a voltage output terminal, a means for presetting a signal of the voltage output terminal, and one end connected to the first voltage application terminal and a dart connected to the voltage output terminal. A transistor, one end of which is connected to the second voltage application terminal, and the other end of which is connected to the other end of the first MOS transistor, is connected to the other end of the first MOS transistor, and a signal that is opposite in phase to the signal set at the voltage output terminal is output. A second depletion type MOS (MOS) transistor to which the voltage is applied, and one end of which is connected to the first MOS transistor. Second
A third depletion type MOS transistor connected to the other end connection point of the transistor (MOS) transistor, and a third depletion type MOS transistor whose other end and dart are connected to the voltage output end.
2の電圧印加端に印加される電圧よりも大きくされてい
る特許請求の範囲第1項に記載の電圧切換回路。(2) The voltage switching circuit according to claim 1, wherein the voltage applied to the first voltage application terminal is larger than the voltage applied to the second voltage application terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59037513A JPS59185092A (en) | 1984-02-29 | 1984-02-29 | Voltage changeover circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59037513A JPS59185092A (en) | 1984-02-29 | 1984-02-29 | Voltage changeover circuit |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3021081A Division JPS57143795A (en) | 1981-03-03 | 1981-03-03 | Nonvolatile semiconductor storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59185092A true JPS59185092A (en) | 1984-10-20 |
JPS613037B2 JPS613037B2 (en) | 1986-01-29 |
Family
ID=12499614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59037513A Granted JPS59185092A (en) | 1984-02-29 | 1984-02-29 | Voltage changeover circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59185092A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01137499A (en) * | 1987-11-24 | 1989-05-30 | Toshiba Corp | Non-volatile memory |
-
1984
- 1984-02-29 JP JP59037513A patent/JPS59185092A/en active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01137499A (en) * | 1987-11-24 | 1989-05-30 | Toshiba Corp | Non-volatile memory |
Also Published As
Publication number | Publication date |
---|---|
JPS613037B2 (en) | 1986-01-29 |
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