JPS59178810A - プリエンフアシス回路 - Google Patents
プリエンフアシス回路Info
- Publication number
- JPS59178810A JPS59178810A JP58054172A JP5417283A JPS59178810A JP S59178810 A JPS59178810 A JP S59178810A JP 58054172 A JP58054172 A JP 58054172A JP 5417283 A JP5417283 A JP 5417283A JP S59178810 A JPS59178810 A JP S59178810A
- Authority
- JP
- Japan
- Prior art keywords
- emphasis circuit
- signal
- emphasis
- circuit
- gain setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はプリエンファシス回路に係り、特に被プリエン
ファシス信号の性質に応したプリエンファシス機能を生
ぜしめるよっにしたプリエンファシス回路に関する。
ファシス信号の性質に応したプリエンファシス機能を生
ぜしめるよっにしたプリエンファシス回路に関する。
（０）技術の背景
従来知られているプリエンファシス回路は被プリエンフ
ァシス信号の周波数特性が一定している場合には、その
機能を期待通りに果すが、被プリエンファシス信号とし
て多様のものが入力される場合には、それらのいづれの
入力信号にも希望通りのプリエンファシス機能を果し得
ないので、各種各様の被プリエンファシス信号に対して
もそれに応したプリエンファシス機能を呈しＩＭるプリ
エンファシス回路の開発が要望されている。
ァシス信号の周波数特性が一定している場合には、その
機能を期待通りに果すが、被プリエンファシス信号とし
て多様のものが入力される場合には、それらのいづれの
入力信号にも希望通りのプリエンファシス機能を果し得
ないので、各種各様の被プリエンファシス信号に対して
もそれに応したプリエンファシス機能を呈しＩＭるプリ
エンファシス回路の開発が要望されている。
（ハ）従来技術と問題点
プリエンファシス回路の応用例として、音声前処理部が
ある。その構成は第１図に示すように、マイクロホンａ
で電気信号に変換された音声はプリアンプｂを経てプリ
エンファシス回路Ｃで、その入力信号が第２図に示す如
き周波数特性の信号に対し第３図に示す如き周波数特性
の増幅が与えられて出力され、その出力信号がハンドバ
スフィルタ又はアナログ−ディジタル変換器ｄでｙす「
要の信号処理を受けて次の処理部へ供給されるように構
成されている。
ある。その構成は第１図に示すように、マイクロホンａ
で電気信号に変換された音声はプリアンプｂを経てプリ
エンファシス回路Ｃで、その入力信号が第２図に示す如
き周波数特性の信号に対し第３図に示す如き周波数特性
の増幅が与えられて出力され、その出力信号がハンドバ
スフィルタ又はアナログ−ディジタル変換器ｄでｙす「
要の信号処理を受けて次の処理部へ供給されるように構
成されている。
そのプリエンファシス回路Ｃは第４図に示すような構成
で、入力信号に対し上述第３図のようなプリエンファシ
ス機能が施される。
で、入力信号に対し上述第３図のようなプリエンファシ
ス機能が施される。
しかし、この音声前処理部のマイク１コホンａ−＼与え
られる音声が予め決められている場合には、差したる問
題は惹起せしめられないか、このような音声前処理部に
与えられる音声には、男性のものもあれば女性のものも
あるので、次のような不具合か生して来る。
られる音声が予め決められている場合には、差したる問
題は惹起せしめられないか、このような音声前処理部に
与えられる音声には、男性のものもあれば女性のものも
あるので、次のような不具合か生して来る。
一般に、男性は女性に比較して声か大きく低音であるの
に対して、女性は声が小さく、高音であるから、プリエ
ンファシス回路の特性を第３図に示す如く固定している
と、男性では低音域がオーバーになり高音域が不足する
のに対して、女性では逆の状態が生し、プリエンファシ
ス機能が十分でなくなって来るという現象が顕著に現わ
れる。
に対して、女性は声が小さく、高音であるから、プリエ
ンファシス回路の特性を第３図に示す如く固定している
と、男性では低音域がオーバーになり高音域が不足する
のに対して、女性では逆の状態が生し、プリエンファシ
ス機能が十分でなくなって来るという現象が顕著に現わ
れる。
（、−ン発明の目的
本発明は上述したような従来回路で生ずる問題に鑑みて
創案されたもので、その目的は被プリエンファシス信号
の特性に応じた利得を自動的に生しさせ、その信号に応
じたプリエンファシス機能を被プリエンファシス信号に
与えうるプリエンファシス回路を提供することにある。
創案されたもので、その目的は被プリエンファシス信号
の特性に応じた利得を自動的に生しさせ、その信号に応
じたプリエンファシス機能を被プリエンファシス信号に
与えうるプリエンファシス回路を提供することにある。
（ホ）発明の構成
そして、この目的は利得設定用素子を有するプリエンフ
ァシス回路において、上記利得設定用素子を複数設ける
と共に素子選択手段を設け、該素子選択手段により選択
された利得設定用素子を上記プリエンファシス回路の動
作に供せしめることによって達成される。
ァシス回路において、上記利得設定用素子を複数設ける
と共に素子選択手段を設け、該素子選択手段により選択
された利得設定用素子を上記プリエンファシス回路の動
作に供せしめることによって達成される。
（・・）発明の実施例
以下、添付図面を参照しながら、本発明の詳細な説明す
る。
る。
第５図は本発明の第１の実施例で、この実施例は第４図
に示すプリエンファシス回路のコンデンサＣｐ及びＣＧ
を複数個例えば３ｆｌｌＣｐ ｏ 、 ＣＦ ＋ＣＦ
２及びＣＧ（＋ 、ＣＧ＋ 、ＣＧ２設け、これらを素
子選択手段であるアナログマルチプレクサ１゜２にて選
択的に抵抗ＲＦ、ＲＧと並列接続させることにおいて、
第４図に示す従来回路と相違する。
に示すプリエンファシス回路のコンデンサＣｐ及びＣＧ
を複数個例えば３ｆｌｌＣｐ ｏ 、 ＣＦ ＋ＣＦ
２及びＣＧ（＋ 、ＣＧ＋ 、ＣＧ２設け、これらを素
子選択手段であるアナログマルチプレクサ１゜２にて選
択的に抵抗ＲＦ、ＲＧと並列接続させることにおいて、
第４図に示す従来回路と相違する。
アナログマルチプレクサ１．２はデコーダ３，４とスイ
ッチ素子たるＣＭＯ３）ランシスタＳ３０゜Ｓ３１ 、
Ｓ３２ １ｓ４ｏ、Ｓ４１ ・ Ｓ４２ とがら成り、
そのデコーダには選択信号が供給され、デコーダ３，４
の出力信号によって該信号に対応するトランジスタがオ
ン−オフさバ、るように構成されている。５は演算増幅
器であり、６は被プリエンファシス信号を供給して来る
線で、７はプリエンファシス回路の出力線である。
ッチ素子たるＣＭＯ３）ランシスタＳ３０゜Ｓ３１ 、
Ｓ３２ １ｓ４ｏ、Ｓ４１ ・ Ｓ４２ とがら成り、
そのデコーダには選択信号が供給され、デコーダ３，４
の出力信号によって該信号に対応するトランジスタがオ
ン−オフさバ、るように構成されている。５は演算増幅
器であり、６は被プリエンファシス信号を供給して来る
線で、７はプリエンファシス回路の出力線である。
このような回路構成になる場合のプリエンファシス回路
の増幅度（利得）Ｋは従来の回路と同様、次式で表わさ
れる。
の増幅度（利得）Ｋは従来の回路と同様、次式で表わさ
れる。
の入力端子、ｖ２はその出力電圧である。又、Ｚｐは
で表わされ、Ｚｃは
チプレクサ１によって選択されるコンデンサの合成容量
を表わし、式で３）におけるＣｃはアナログマルチプレ
クサ２によって選択されるコンデンサの合成容量を表わ
す。
を表わし、式で３）におけるＣｃはアナログマルチプレ
クサ２によって選択されるコンデンサの合成容量を表わ
す。
従って、式（１）から分るように、Ｚｐを大きくし、Ｚ
Ｇを小さくすれば、Ｋの値は大きくなる。つまり、ＣＦ
を小にし、Ｃｃを大きくするような選択信号がデコーダ
１，２・＼供給され、ＣＦＯ，ＣＦｌ、ＣＦ２のうちの
適宜のものがＲＦと並列接続される一方、Ｃｃ、ｇ Ｉ
Ｃｃ＋ ＋ ＣＧ２のＡＲのものがＲＧと並列接
続から解かれることによって、ＣＦの値が小さくされ、
Ｃｃの値が大きくされる。
Ｇを小さくすれば、Ｋの値は大きくなる。つまり、ＣＦ
を小にし、Ｃｃを大きくするような選択信号がデコーダ
１，２・＼供給され、ＣＦＯ，ＣＦｌ、ＣＦ２のうちの
適宜のものがＲＦと並列接続される一方、Ｃｃ、ｇ Ｉ
Ｃｃ＋ ＋ ＣＧ２のＡＲのものがＲＧと並列接
続から解かれることによって、ＣＦの値が小さくされ、
Ｃｃの値が大きくされる。
これにより、第８図に示されるように特性に変化を与え
ることが出来る。従って、入力音声信号の高音域を強調
したい場合の要求が満たされ、ひいてはその音声の認識
率を向上させ得るごとになる。
ることが出来る。従って、入力音声信号の高音域を強調
したい場合の要求が満たされ、ひいてはその音声の認識
率を向上させ得るごとになる。
第６図は本発明の第２の実施例で、この実施例は人力音
声信号のうちの低音域を選択的に強調しうるように構成
したもので、そのために、抵抗ＲＦＲＧを複数（固にし
、これらをアナログ゛ンルチブレクザ２１，２２で選択
的にコンデンサＣＦ、ＣＧと並列に接続するように構成
した点において、第１の実施例とは相違する。その他の
構成要素は第１の実施例と同一なので同一の参照番号を
伺してその説明を省略する。
声信号のうちの低音域を選択的に強調しうるように構成
したもので、そのために、抵抗ＲＦＲＧを複数（固にし
、これらをアナログ゛ンルチブレクザ２１，２２で選択
的にコンデンサＣＦ、ＣＧと並列に接続するように構成
した点において、第１の実施例とは相違する。その他の
構成要素は第１の実施例と同一なので同一の参照番号を
伺してその説明を省略する。
その作用効果は抵抗Ｒｐ及びＲＧの値を選択的に変える
ことにより、上述の増幅度を第９図のように変えること
が出来る。従って、人力音声信号の低音域を強調しうろ
こととなり、このような強調を要する入力音声信号の認
識率の向上に寄与する。
ことにより、上述の増幅度を第９図のように変えること
が出来る。従って、人力音声信号の低音域を強調しうろ
こととなり、このような強調を要する入力音声信号の認
識率の向上に寄与する。
第７図は本発明の第３の実施例で、この実施例は入力音
声信号の高音域又は低音域を選択的に強調しうるように
構成したもので、そのために抵抗ＲＦ及びコンデンサＣ
ｐを蝮数個にし、これらをアナログマルチプレクサ２ｐ
、２ｃＴｔ’選択し、その選択された抵抗及びコンデン
サを並列接続するように構成した点において、第１及び
第２の実施例と相違する。その他の構成要素は第１の実
施例と同一なので同一の参照番号を伺してその説明を省
略する。
声信号の高音域又は低音域を選択的に強調しうるように
構成したもので、そのために抵抗ＲＦ及びコンデンサＣ
ｐを蝮数個にし、これらをアナログマルチプレクサ２ｐ
、２ｃＴｔ’選択し、その選択された抵抗及びコンデン
サを並列接続するように構成した点において、第１及び
第２の実施例と相違する。その他の構成要素は第１の実
施例と同一なので同一の参照番号を伺してその説明を省
略する。
その作用効果は抵抗ＲＦ又はコンデンサＣＦを選択的に
変えることによりプリエンファシス回路の増幅度を第１
０図に示すように変えることが出来る。従って、入力音
声信号の強調したい音域に応じた増幅を入力音声信号に
与えて出力することが出来る。従って、そのような入力
音声信号の認識率の向上に寄与する。
変えることによりプリエンファシス回路の増幅度を第１
０図に示すように変えることが出来る。従って、入力音
声信号の強調したい音域に応じた増幅を入力音声信号に
与えて出力することが出来る。従って、そのような入力
音声信号の認識率の向上に寄与する。
上記実施例においては、抵抗又はコンデンサをアナログ
マルチプレクサにより並列に接続したり、切り離したり
する例について説明したが、直列方式又は並直列方式で
同効を得るように構成することも出来る。又、第７図の
実施例において、ＲＧ。
マルチプレクサにより並列に接続したり、切り離したり
する例について説明したが、直列方式又は並直列方式で
同効を得るように構成することも出来る。又、第７図の
実施例において、ＲＧ。
ＣＧの回路において同効を奏するように変形しうるごと
は勿論である。
は勿論である。
又、被プリエンファシス信号か人力音声信号である場合
、選択信号は手動的に、又は認識装置からの信号として
自動的に供給されてもよい。
、選択信号は手動的に、又は認識装置からの信号として
自動的に供給されてもよい。
（ト）発明の効果
以上述べたように、本発明によれは、
■被プリエンファシス信号に適切なプリエンファシス処
理を施すことが出来る。
理を施すことが出来る。
■従って、被プリエンファシス信号が音声信号である場
合には、本発明の処理が施されるごとにより、認識率の
向上に寄与する等の効果が得られる。
合には、本発明の処理が施されるごとにより、認識率の
向上に寄与する等の効果が得られる。
第１図は従来のプリエンファシス回路を含も音声前処理
部を示す図、第２図は第１図のブリエンファシス回路へ
人力される音声信号の周波数特性を示す図、第３図は第
１図のプリエンファシス回路の周波数特性を示す図、第
４図は第１図のプリエンファシス回路の詳細図、第５図
乃至第７図は本発明の第１乃至第３の実施例を示す図、
第８図乃至第１０図は第５図乃至第７図に示すプリエン
ファシス回路の周波数特性を示す図である。 図中、１．２はアナログマルチプレクサ、ＲＪ。 ＲＧ、 Ｒｐｏ、 Ｒｐｔ 、 ＲＦ’２．
Ｒｃｏ、 ）２に＋ 。 ＲＧ２は手氏抗、Ｃｐ’、Ｇｃ、Ｃｐ ｏ 、ＣｒＩ、
ＣＦ２．ｃＧｏ、ｃＧｉ ＋ ＣＧ２ はコンデンサ
、６は演算増幅器である。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 一訂歌 第１．Ｄ図 −酊Ｉ
部を示す図、第２図は第１図のブリエンファシス回路へ
人力される音声信号の周波数特性を示す図、第３図は第
１図のプリエンファシス回路の周波数特性を示す図、第
４図は第１図のプリエンファシス回路の詳細図、第５図
乃至第７図は本発明の第１乃至第３の実施例を示す図、
第８図乃至第１０図は第５図乃至第７図に示すプリエン
ファシス回路の周波数特性を示す図である。 図中、１．２はアナログマルチプレクサ、ＲＪ。 ＲＧ、 Ｒｐｏ、 Ｒｐｔ 、 ＲＦ’２．
Ｒｃｏ、 ）２に＋ 。 ＲＧ２は手氏抗、Ｃｐ’、Ｇｃ、Ｃｐ ｏ 、ＣｒＩ、
ＣＦ２．ｃＧｏ、ｃＧｉ ＋ ＣＧ２ はコンデンサ
、６は演算増幅器である。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 一訂歌 第１．Ｄ図 −酊Ｉ
Claims (2)
- （１）利得設定用素子を有するプリエンファシス回路に
おいて、上記利得設定用素子を複数設けると□共に′素
子選択手段を設け、該素子選択手段により選択された利
得設定用素子を上記プリエンファシス回路の動作に供せ
しめ得るように構成したごとを特徴とするプリエンファ
シス回路。 - （２）上記利得設定用素子は抵抗及びコンデンサから成
り、これら素子は被プリエンファシス信号が非反転入力
へ供給される演算増幅器の反転入力と該演算増幅器の出
力との間及び上記反転入力と基準電位との間に接続され
ることを特徴とする特許請求の範囲第１項記載のプリエ
ンファシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054172A JPS59178810A (ja) | 1983-03-30 | 1983-03-30 | プリエンフアシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054172A JPS59178810A (ja) | 1983-03-30 | 1983-03-30 | プリエンフアシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178810A true JPS59178810A (ja) | 1984-10-11 |
Family
ID=12963118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054172A Pending JPS59178810A (ja) | 1983-03-30 | 1983-03-30 | プリエンフアシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178810A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1557960A1 (en) * | 2004-01-26 | 2005-07-27 | LG Electronics Inc. | Emphasis circuit |
-
1983
- 1983-03-30 JP JP58054172A patent/JPS59178810A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1557960A1 (en) * | 2004-01-26 | 2005-07-27 | LG Electronics Inc. | Emphasis circuit |
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