JPS5917663A - Multiplier - Google Patents
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- JPS5917663A JPS5917663A JP12783282A JP12783282A JPS5917663A JP S5917663 A JPS5917663 A JP S5917663A JP 12783282 A JP12783282 A JP 12783282A JP 12783282 A JP12783282 A JP 12783282A JP S5917663 A JPS5917663 A JP S5917663A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
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Abstract
Description
【発明の詳細な説明】
この発明はデジタル値と、アナログ値との掛算をしてア
ナログ値を出力する掛算器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multiplier that multiplies a digital value by an analog value and outputs an analog value.
〈背 景〉
このような掛算器としてDA変換器のデジタル入力端子
にデジタル入力を与え、基準電圧端子にアナログ入力を
印加し、アナログ出力端子にそのデジタル入力とアナロ
グ入力との積に比例した出力を得ることが考えられる。<Background> As such a multiplier, a digital input is applied to the digital input terminal of a DA converter, an analog input is applied to the reference voltage terminal, and an output proportional to the product of the digital input and the analog input is output to the analog output terminal. It is possible to obtain
例えば第1図に示すように抵抗ラダ回路を用いたDA変
換器11のデジタル入力端子11〜1flにnビットの
デジタル入力が与えられ、基準電圧が与えられるべき基
準電圧端子12にアナログ入力が印加される。DA変換
器11のアナログ出力端子13に前記デジタル入力及び
アナログ入力の積に比例したアナログ出力が得られる。For example, as shown in FIG. 1, an n-bit digital input is applied to digital input terminals 11 to 1fl of a DA converter 11 using a resistance ladder circuit, and an analog input is applied to a reference voltage terminal 12 to which a reference voltage is to be applied. be done. An analog output proportional to the product of the digital input and the analog input is obtained at the analog output terminal 13 of the DA converter 11.
負のデジタル入力の場合は補数アナログ出力端子14に
デジタル入力とアナログ入力との積に比例したアナログ
出力が得られる。アナログ出力端子13は演算増幅器1
5の反転入力端子に接続され、演算増幅器15の入出力
端間に帰還抵抗器16が接続され、抵抗器16と並列に
平滑用コンデンサ17が接続される。端子14も演算増
幅器18の反転入力端1ど接続され、演算増幅器18の
入出力端間に帰還抵抗19が接続され、その出力端は抵
抗器21を通じて演算増幅器15の反転入力端に接続さ
れる。In the case of a negative digital input, an analog output proportional to the product of the digital input and the analog input is obtained at the complement analog output terminal 14. Analog output terminal 13 is operational amplifier 1
A feedback resistor 16 is connected between the input and output terminals of the operational amplifier 15, and a smoothing capacitor 17 is connected in parallel with the resistor 16. The terminal 14 is also connected to the inverting input terminal 1 of the operational amplifier 18, a feedback resistor 19 is connected between the input and output terminals of the operational amplifier 18, and the output terminal thereof is connected to the inverting input terminal of the operational amplifier 15 through the resistor 21. .
演算増幅器15.18の各反転入力側はショットキーダ
イオード23.24を通じて接地されて、各正、負のパ
ルス状電圧を制限し、かつパルス状雑音がコンデンサ1
7で除去する。Each inverting input side of the operational amplifier 15.18 is grounded through a Schottky diode 23.24 to limit each positive and negative pulsed voltage and to prevent pulsed noise from being connected to the capacitor 1.
Remove with 7.
このような掛算器は比較的簡単にアナログ量とデジタル
量との掛算を行うことができるが、デジタル値を高速1
こ切替える場合切替雑音が入る。即ちDA変換器11は
第2図に示すように抵抗ラダ回路25の一端が基準電圧
端子12に接続され、抵抗ラダ回路25の各分岐端子2
1〜2nは切替スイッチ31〜3nによりアナログ出力
端子13.14に切替接続される。スイッチ31〜3n
はデジタル入力の各ビットにより切替制御され、スイッ
チ31が最下位ビット、スイッチ3nが最上位ビットに
対応する。スイッチ31〜3nは例えばMOS)ランジ
スタで構成される。Such a multiplier can relatively easily multiply an analog quantity and a digital quantity, but it can also multiply digital values at high speed.
When switching, switching noise occurs. That is, the DA converter 11 has one end of a resistance ladder circuit 25 connected to the reference voltage terminal 12, as shown in FIG.
1 to 2n are selectively connected to analog output terminals 13.14 by changeover switches 31 to 3n. Switches 31-3n
is switched and controlled by each bit of the digital input, and the switch 31 corresponds to the least significant bit and the switch 3n corresponds to the most significant bit. The switches 31 to 3n are composed of, for example, MOS transistors.
この1つのスイッチ31部分の等価回路を第3図に示す
。出力端子13.14にそのスイッチ31によりラダ回
路25に接続された時に、端子120電圧■が分圧され
た電圧V+の電圧源27.26が接続され、また端子1
3.14にスイッチ31のり替る時に、スイッチの入力
出力電極間の結合容量を通して制御信号がもれることに
より発生するスイッチング雑音源31.32が接続され
、更にスイッチの切替えで印加電圧の変化により容量が
変化する負荷容@33,34も端子13.14にそれぞ
れ接続される。このように雑音源31.32やデジタル
入力により変化する負荷容ff133.34の存在のた
め、正しい掛算出力が得られないことになる。An equivalent circuit of this one switch 31 portion is shown in FIG. When the output terminal 13.14 is connected to the ladder circuit 25 by the switch 31, the voltage source 27.26 of the voltage V+ obtained by dividing the terminal 120 voltage ■ is connected, and the terminal 1
3.14, when the switch 31 is switched, the switching noise source 31 and 32 generated by the control signal leaking through the coupling capacitance between the input and output electrodes of the switch is connected, and the capacitance is further increased due to the change in the applied voltage when the switch is switched. Load capacitances @33, 34 whose values vary are also connected to terminals 13, 14, respectively. As described above, due to the existence of the load capacity ff133.34 that changes depending on the noise source 31.32 and the digital input, a correct multiplication output cannot be obtained.
〈発明の概要〉
この発明の目的はDA変換器を用い、雑音が入力される
ことな(、正しい出力が得られる。デジタル量とアナロ
グ量とを掛算する掛算器を提供することにある。<Summary of the Invention> An object of the present invention is to provide a multiplier that uses a DA converter to multiply a digital quantity and an analog quantity without inputting noise (and obtaining a correct output).
この発明によれば、第1.第2DA変換器が用いられ、
その各デジタル入力端子に共通のデジタル入力が加えら
れ、一方の基準電圧端子にアナログ入力が加えられ、□
他方の基準電圧端子は接地され、これら第1.第2DA
変換器の一方のアナログ出力端子の出力と、他方の補数
出力端子の出力とが加算回路で加算されてデジタル入力
とアナログ入力との積に比例した出力が得られる。この
ようにすると第1.第2DA変換器のスイッチング雑音
は相殺され、また負荷容量の変化も互に相殺されて正し
い掛算出力が得られる、。According to this invention, first. A second DA converter is used,
A common digital input is applied to each of the digital input terminals, an analog input is applied to one reference voltage terminal, and □
The other reference voltage terminal is grounded, and these first . 2nd DA
The output of one analog output terminal of the converter and the output of the other complement output terminal are added by an adder circuit to obtain an output proportional to the product of the digital input and the analog input. If you do it like this, 1. Switching noise of the second DA converter is canceled out, and changes in load capacitance are also mutually canceled out, so that a correct multiplication output can be obtained.
〈実施例〉
第4図はこの発明による掛算器の一例を示し、DA変換
器11a、Ilbが設けられ、その各デジタル入力端子
1a、lbにデジタル入力がデータラッチ36より共通
に与えられる。データラッチ36に対するデジタル入力
の取込みは端子37のクロックにより行われる。一方の
DA変換器11aの基準電圧端子12aにアナログ入力
が印加され、他方のDA変換器iibの基準電圧端子1
2bは接地される。DA変換器11aのアナログ出力端
子13a及びDA変換器11bの補数出力端子14bは
共に演算増幅器38の反転入力端に接続される。<Embodiment> FIG. 4 shows an example of a multiplier according to the present invention, in which DA converters 11a and Ilb are provided, and a digital input is commonly applied from a data latch 36 to each digital input terminal 1a and lb. The digital input to the data latch 36 is taken in by the clock at the terminal 37. An analog input is applied to the reference voltage terminal 12a of one DA converter 11a, and the reference voltage terminal 1 of the other DA converter iib
2b is grounded. The analog output terminal 13a of the DA converter 11a and the complement output terminal 14b of the DA converter 11b are both connected to the inverting input terminal of the operational amplifier 38.
DA変換器11aの補数出力端子14a及びDA変換器
11bのアナログ出力端子13bは共に演算増幅器39
の反転入力端に接続される。演算増幅器38.39の各
反転入力端、出力端間に帰還抵抗器41.42がそれぞ
れ接続され、各非反転入力端は接地される。演算増幅器
39の出力端は抵抗器43を通じて演算増幅器38の反
転入力端に接続され、演算増幅器38の出力端は掛算出
力端子22とされる。The complement output terminal 14a of the DA converter 11a and the analog output terminal 13b of the DA converter 11b are both connected to an operational amplifier 39.
connected to the inverting input terminal of Feedback resistors 41 and 42 are connected between each inverting input terminal and output terminal of the operational amplifiers 38 and 39, and each non-inverting input terminal is grounded. The output terminal of the operational amplifier 39 is connected to the inverting input terminal of the operational amplifier 38 through the resistor 43, and the output terminal of the operational amplifier 38 is used as the multiplication output terminal 22.
この構成によればDA変換器11aの端子13aには、
入力端子1aのデジタル入力と端子12aのアナログ入
力との積に比例したアナログ出力が得られ、端子1aの
デジタル入力の補数と端子12aのアナログ入力との積
に比例したアナログ出力が端子14aに得られる。一方
DA変換器11bにおいては端子12bが接地されてい
るため、端子13b、14bは何れも出力ゼロとなる。According to this configuration, the terminal 13a of the DA converter 11a has
An analog output proportional to the product of the digital input at input terminal 1a and the analog input at terminal 12a is obtained, and an analog output proportional to the product of the complement of the digital input at terminal 1a and the analog input at terminal 12a is obtained at terminal 14a. It will be done. On the other hand, since the terminal 12b of the DA converter 11b is grounded, the output from both the terminals 13b and 14b becomes zero.
従って端子13a、14aの各出力はそれぞれ演算増幅
器38.39へ供給され、演算増幅器39の出力は反転
されて演算増幅器38へ供給され、端子22には第1図
について述べたと同様にデジタル入力とアナログ入力と
の掛算結果が得られる。Therefore, the outputs of terminals 13a and 14a are respectively supplied to operational amplifiers 38 and 39, the output of operational amplifier 39 is inverted and supplied to operational amplifier 38, and terminal 22 has a digital input as described in connection with FIG. The result of multiplication with the analog input is obtained.
DA変換器11a、llbはそれぞれ例えば第2図に示
したように構成されている。従ってそのデジタル入力の
1つのビットにより制御される部分について等価回路を
示すと第5図に示すようになる。例えば端子13a、1
4bの接続点44に対し、デジタル入力中の1番目のビ
ットにより、第3図から明らかなように、DA変換gt
! 1.1 a側より電圧vIの信号源27aが接続点
44に接続され、またスイッチング雑音源31a及び負
荷容fii33aが接続される。DA変換器11b側に
おける信号源28bの出力は基準電圧端子12bが接地
されているためOvであり、電圧スイッチング雑音源3
2b及び負荷容量34bとが接続点44に接続される。Each of the DA converters 11a and 11b is configured as shown in FIG. 2, for example. Therefore, the equivalent circuit for the portion controlled by one bit of the digital input is shown in FIG. For example, terminals 13a, 1
4b, the first bit in the digital input causes the DA conversion gt
! 1.1 A signal source 27a of voltage vI is connected to the connection point 44 from the a side, and a switching noise source 31a and a load capacity fii 33a are also connected. The output of the signal source 28b on the DA converter 11b side is Ov because the reference voltage terminal 12b is grounded, and the voltage switching noise source 3
2b and the load capacitor 34b are connected to the connection point 44.
スイッチング雑音源31aのネ)ト音はスイッチがオン
になる時に発生するものであり、スイッチング雑音源3
2bの雑音はスイッチがオフになる時に発生するもので
あり、互に逆極性であって、これらは接続点44で互に
打消される。The sound of the switching noise source 31a is generated when the switch is turned on.
The noises 2b are generated when the switch is turned off, have opposite polarities, and are canceled out at the connection point 44.
また負荷容133a、34bの容量は常に互に逆に変化
し、これらの容量は並列に接続されているから、その和
は常に一定である。このようにしてスイッチングにもと
すき発生する雑音は相殺される。第4図中の端子14a
、13b、の接続点45も同様にして、スイッチング新
音、負荷容量の変化の影響を受けない。Further, the capacitances of the load capacitors 133a and 34b always change inversely to each other, and since these capacitances are connected in parallel, their sum is always constant. In this way, the noise generated during switching is canceled out. Terminal 14a in Figure 4
, 13b, is similarly unaffected by switching noise and changes in load capacitance.
第1図は提案されている掛算器を示す図、第2図はDA
変換器の一例を示す接続図、第3図はDA変換器のデジ
タル入力の1ビット分の等価回路図、第4・図はこの発
明による掛算器の1例を示す接続図、第5図はそのデジ
タル入力の1ビット分の等価回路図である。
ia、1b:デジタル入力端子、11 a、 llb:
DA変換器、12a、12b:基準電圧端子、13a、
13b:DA変換器のアナログ出力端子、14 a
、14 b : DAWm器(D’M数7+ログ出力端
子、22:摺算出力端子、38,39:アナログ加算回
路用演算増幅器。
特 許 出 願 人 タヶダ理研工業株式会社代
理 人 草 野 卓手続補正書(自発)
昭和57年10月15日
1、事件の表示 特願昭57−1278322、発明
の名称 掛 算 器
8、補正をする者
事件との関係 特許出願人
タケダ理研工業株式会社
4、代 理 人 東京都新宿区新宿4−2−21
相撲ビル5、補正の対象 図 面
6、補正の内容
(1)図面中第2図を、添付図面に訂正する。
ル2図
5Figure 1 shows the proposed multiplier, Figure 2 shows the DA
A connection diagram showing an example of a converter, FIG. 3 is an equivalent circuit diagram for one bit of digital input of a DA converter, FIG. 4 is a connection diagram showing an example of a multiplier according to the present invention, and FIG. It is an equivalent circuit diagram of one bit of the digital input. ia, 1b: digital input terminal, 11a, llb:
DA converter, 12a, 12b: reference voltage terminal, 13a,
13b: Analog output terminal of DA converter, 14a
, 14 b: DAWm device (D'M number 7 + log output terminal, 22: Sliding output terminal, 38, 39: operational amplifier for analog addition circuit. Patent applicant: Tagada Riken Kogyo Co., Ltd.)
Written amendment to the procedure by Takashi Kusano (spontaneous) October 15, 1981 1, Indication of the case: Japanese Patent Application No. 57-1278322, Title of the invention: Multiplier 8, Person making the amendment: Relationship with the case: Patent applicant Takeda Riken Kogyo Co., Ltd. 4, Agent 4-2-21 Shinjuku, Shinjuku-ku, Tokyo
Sumo Building 5, subject of amendment Drawing 6, contents of amendment (1) Figure 2 of the drawing will be corrected to the attached drawing. le 2 figure 5
Claims (1)
れ、かつ基準電圧端子にアナログ入力が与えられる第1
DA変換器と、この第1DA変換器とほり同一構成をも
ち、デジタル入力端子に上記デジタル入力が与えられ、
かつ基準電圧端子に接地電位が与えられる第2DA変換
器と、上記第1DA変換器及び第2DA変換器の一方の
アナログ出力と、他方の補数アナログ出力とを加算して
上記デジタル入力と上記アナログ入力との積を出力する
加算回路とを具備する掛算器。(1) The first digital input terminal receives a digital input and the reference voltage terminal receives an analog input.
A DA converter has the same configuration as this first DA converter, and the digital input is given to the digital input terminal,
and a second DA converter whose reference voltage terminal is given a ground potential, the analog output of one of the first DA converter and the second DA converter, and the complement analog output of the other, and the digital input and the analog input are added together. and an adder circuit that outputs the product of .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12783282A JPS5917663A (en) | 1982-07-21 | 1982-07-21 | Multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12783282A JPS5917663A (en) | 1982-07-21 | 1982-07-21 | Multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5917663A true JPS5917663A (en) | 1984-01-28 |
Family
ID=14969761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12783282A Pending JPS5917663A (en) | 1982-07-21 | 1982-07-21 | Multiplier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5917663A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54109749A (en) * | 1978-02-17 | 1979-08-28 | Victor Co Of Japan Ltd | Switching noise deleting circuit |
-
1982
- 1982-07-21 JP JP12783282A patent/JPS5917663A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54109749A (en) * | 1978-02-17 | 1979-08-28 | Victor Co Of Japan Ltd | Switching noise deleting circuit |
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