JPS59172830A - Fet multiplexer circuit - Google Patents
Fet multiplexer circuitInfo
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- JPS59172830A JPS59172830A JP4750083A JP4750083A JPS59172830A JP S59172830 A JPS59172830 A JP S59172830A JP 4750083 A JP4750083 A JP 4750083A JP 4750083 A JP4750083 A JP 4750083A JP S59172830 A JPS59172830 A JP S59172830A
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のデータ信号のうち一つの信号データを
選んで出力するＦ’ＥＴマルチプレクサ回路の改良に関
する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an improvement of an F'ET multiplexer circuit that selects and outputs one signal data from a plurality of data signals.
複数のアナログデータ信号のうち一つのデータ信号を選
択してデソタル信号に変換して出力するマルチプレクサ
回路のうち、Ｆ’ＥＴを使用したマルチブレフサ回路は
、たとえば第１図のように構成されている。 。Among multiplexer circuits that select one data signal from a plurality of analog data signals, convert it into a desotal signal, and output it, a multiplexer circuit using F'ET is configured as shown in FIG. 1, for example. .
すなわち、図中、１はマルチプレクサ回路本体であシ、
このマルチプレクサ回路本体１には、例えば８種類のア
ナログデータ信号を内部に入力するだめの８つの入力端
子２が設けられておシ、これら８つの入力端子２から入
力した８つのアナログデータ信号のうち、１つの共通の
出力端子３から出力させるデータ信号を指定する信号が
入力する３つのアドレス入力端子４と、全部のデータ信
号の出力を禁止させる禁止信号が入力する禁止入力端子
５とが設けられている。That is, in the figure, 1 is the main body of the multiplexer circuit;
The multiplexer circuit main body 1 is provided with eight input terminals 2 for inputting, for example, eight types of analog data signals internally. Among the eight analog data signals input from these eight input terminals 2, , three address input terminals 4 to which signals specifying data signals to be output from one common output terminal 3 are input, and a prohibition input terminal 5 to which a prohibition signal to prohibit output of all data signals is input. ing.
上記出力端子３はバッファ回路６の正側入力端に接続さ
れておシ、このバッファ回路６の出力端と負側入力端と
は短絡されている。さらに、マルチプレクサ回路本体１
には、この回路本体内に設けられた図示しないＣ−ＭＯ
８型ＦＥＴに正バイアス電圧ｖＤＤヲ印加するための正
電源入力端子７と、同じく図示しないトランジスタに負
電圧ｖＥＦ、を印加するため負電源入力端子８とが設け
られている。The output terminal 3 is connected to the positive input terminal of the buffer circuit 6, and the output terminal and the negative input terminal of the buffer circuit 6 are short-circuited. Furthermore, the multiplexer circuit main body 1
, there is a C-MO (not shown) provided in this circuit body.
A positive power input terminal 7 is provided for applying a positive bias voltage vDD to the 8-type FET, and a negative power input terminal 8 is provided for applying a negative voltage vEF to a transistor, also not shown.
一般に、アナログ系の電子回路のバイアス電源電圧■８
は±１２Ｖ又は±１５Ｖに設定されている。これに対し
て、第１図のよりなＦＥＴマルチプレクサ回路において
は、正電源入力端子７と負電源入力端子８間の絶縁耐圧
は一般的に２０Ｖ程度である。そこで、一般的には、各
入力端子２から入力されるアナログデータ信号の電圧範
囲がＯ〜５ｖである場合、正電源入力端子７には前記ア
ナログ系のバイアス電圧＋ｖｓを印加し、負電源入力端
子８には前記アナログ系の負のバイアス電圧−ｖｓを抵
抗で分圧して印加するようにしている。さらに、Ｏｖの
アナログデータ４ｇ号が入力端子２に印加される場合に
は、上′配貨電源入力端子８の端子電圧■１．ｆｆｉを
ＯＶ以下に設定する必要があるので、一般的には、負電
源入力端子８とアース間にダイオードを介挿している。Generally, the bias power supply voltage for analog electronic circuits■8
is set to ±12V or ±15V. On the other hand, in the FET multiplexer circuit shown in FIG. 1, the insulation voltage between the positive power input terminal 7 and the negative power input terminal 8 is generally about 20V. Therefore, in general, when the voltage range of the analog data signal input from each input terminal 2 is O to 5V, the bias voltage +vs of the analog system is applied to the positive power supply input terminal 7, and the negative power supply input The analog negative bias voltage -vs is divided by resistors and applied to the terminal 8. Further, when the analog data No. 4g of Ov is applied to the input terminal 2, the terminal voltage of the upper distribution power supply input terminal 8 ■1. Since it is necessary to set ffi to OV or less, a diode is generally inserted between the negative power supply input terminal 8 and the ground.
すなわち、第１図において、図示しない正電源装置より
＋Ｖｓｙｌ？ルトの電圧をマルチプレクサ回路本体１の
正電源入力端子７およびバッファ回路６の正電源端に印
加し、図示しない負電源装置より ＝ｖｓボルトの電圧
をバッファ回路６の負電源端に印加すると共に、上記−
ｖ、ボルトの電圧を抵抗９を介して負電源入力端子８に
印加している。上記抵抗９の抵抗値Ｒ１は、マルチプレ
クサ回路本体１の正電源入力端子７と負電源入力端子８
間の内部インピーダンス抵抗Ｒ２とほぼ等しい値（第１
図の例ではＲ７＝１０にΩ）に設定されている。したが
って、負電源入力端子８の端子電圧Ｖ。は＋ｖ８と−ｖ
ｓとの中間の電圧、すなわち、はぼＯｖＫなっている。That is, in FIG. 1, +Vsyl? from a positive power supply device (not shown). A voltage of 100 volts is applied to the positive power supply input terminal 7 of the multiplexer circuit main body 1 and the positive power supply terminal of the buffer circuit 6, and a voltage of =vs volts is applied to the negative power supply terminal of the buffer circuit 6 from a negative power supply device (not shown). Above-
A voltage of V, volts is applied to the negative power input terminal 8 via a resistor 9. The resistance value R1 of the resistor 9 is between the positive power input terminal 7 and the negative power input terminal 8 of the multiplexer circuit main body 1.
A value approximately equal to the internal impedance resistance R2 between the first
In the example shown, R7 is set to 10 (Ω). Therefore, the terminal voltage V of the negative power supply input terminal 8. is +v8 and -v
The voltage intermediate between s and s, that is, the voltage is approximately OvK.
さらに、前記負電源入力端子８とアース間に図示極性の
ダイオード１０を介挿している。一般のダイオードの通
電時における順方向の電圧降下は０、６ Ｖはぼ一定で
あるので、結果的に、負電源入力端子８の端子電圧Ｖ□
はアースに対して、−〇、 ６ Ｖとなる。したがって
、ＯＶのアナログデータ信号に対して一〇、６ｖの電位
差を維持できる。Furthermore, a diode 10 having the polarity shown is inserted between the negative power supply input terminal 8 and the ground. Since the forward voltage drop of a general diode when it is energized is approximately constant at 0.6 V, as a result, the terminal voltage of the negative power supply input terminal 8 V□
becomes -0, 6 V with respect to ground. Therefore, a potential difference of 10.6 V can be maintained with respect to the OV analog data signal.
なお、第２図に示すように、負電源入力端子８とアース
との間に図示極性のツェナーダイオード１１を介挿する
ことによっても、前記端子電圧ｖＥｇをアースに対して
−０，６Ｖに設定することができる。As shown in FIG. 2, the terminal voltage vEg can also be set to -0.6V with respect to the ground by inserting a Zener diode 11 with the polarity shown between the negative power input terminal 8 and the ground. can do.
しかしながら、上記のように構成されたＦ’ｔｉ’Ｔマ
ルチゾレクサ回路においては、次のような問題があった
。However, the F'ti'T multi-solexor circuit configured as described above has the following problems.
すなわち、回路に電源を投入する場合、伺等かの要因に
て、正電源装置が負電源装置より早く起動し、十■８の
電圧が−■８の電圧よシ先にマルチプレクサ回路本体１
に印加されると、正電源入力端子７と負電源入力端子８
との間に、内部インピーダンス抵抗Ｒ２で制限される電
流１１が流れる。この電流１１は、ダイオード１０方向
へは流れず、抵抗９を介して負電源装置へ流れる。した
がって、上記ＦｒＬ流値■ｌは次式のようになる。In other words, when power is applied to the circuit, the positive power supply starts up earlier than the negative power supply due to various factors, and the voltage of
When applied to the positive power input terminal 7 and the negative power input terminal 8
A current 11 limited by the internal impedance resistor R2 flows between the two. This current 11 does not flow toward the diode 10 but flows through the resistor 9 to the negative power supply device. Therefore, the above FrL flow value ■l is expressed by the following equation.
Ｖ。V.
１１−□ ・・・・・・・・・（１）Ｒ
２＋Ｒ７
そして、負電源入力端子８には、抵抗９の電圧上昇分（
ＩＩＲｌ）の正の端子電圧Ｖ。が現われる。11-□ ・・・・・・・・・(1)R
2+R7 Then, the voltage increase of the resistor 9 (
IIRl) positive terminal voltage V. appears.
ｖＥＫ＝ ｒ 、 ａ Ｊ ・−
・・・＝＜２）端子電圧■。が正の値（１１Ｒ１）にな
ると、入力端子２に入力されるアナログデータ信号の電
圧がＯＶである場合、端子電圧と入力電圧が逆転し、結
果的に、 ＦＥＴマルチプレクサ回路に−Ｖ□のアナロ
グデータ信号の電圧が印加されタコとになる。たとえば
、Ｖｓ＝’ｌ ３Ｖ、Ｒ１＝Ｒ，’＝１０にΩとすると
、（１） 、 （２）式より、■８８＝６．５ｖとなる
。一般に、上記■□の値が０．６Ｖを越すと、マルチブ
レフサ回路内のＣ−ＭＯＳ −ＦＥＴにラッチアップ現
象が生じる。したがって、第１図のＦＥＴ−ルチプレク
サ回−にラッチアッゾ現象が生じ、長時間この状態が続
くと、電子部品が損傷を受けるおそれがある。vEK= r , a J ・−
...=<2) Terminal voltage■. When becomes a positive value (11R1), if the voltage of the analog data signal input to input terminal 2 is OV, the terminal voltage and input voltage are reversed, and as a result, -V□ analog signal is input to the FET multiplexer circuit. The data signal voltage is applied and becomes a tacho. For example, if Vs='l3V, R1=R,'=10 and Ω, then from equations (1) and (2), ■88=6.5v. Generally, when the value of ■□ exceeds 0.6V, a latch-up phenomenon occurs in the C-MOS-FET in the multi-breather circuit. Therefore, a latch-azo phenomenon occurs in the FET (multiplexer circuit) shown in FIG. 1, and if this state continues for a long time, there is a risk that the electronic components will be damaged.
このような事態を回避するために、常時、負荷電源入力
端子８の端子電圧ｖＥｌｉ、をラッチアップが生じない
ような＋０．６ｖ以下の電圧値、たとえば０．３以下に
なるように抵抗９の抵抗値Ｒ１を小さく設定することが
考えられる。たとえば、前述と同様にＶｓ＝１３Ｖ、Ｒ
，’＝１’ＯＫＱとした場合、端子電圧Ｖ。を０．３
Ｖ以下にするには、抵抗９の抵抗値Ｒ１は（１） 、
（２）式よシ求めとなる。In order to avoid such a situation, the resistance of the resistor 9 is always adjusted so that the terminal voltage vEli of the load power supply input terminal 8 is at a voltage value of +0.6v or less, such as 0.3 or less, so that latch-up does not occur. It is conceivable to set the resistance value R1 small. For example, as above, Vs=13V, R
,'=1'OKQ, the terminal voltage V. 0.3
To make it below V, the resistance value R1 of the resistor 9 is (1),
Equation (2) is used to find the equation.
しかしながら、このように抵抗９の抵抗値Ｒ１を小さく
設定すると、負電源装置にて正規ノｔｒｔ圧−Ｖ８（Ｖ
８−１３ｖ）を抵抗９Ｖｃ印加したときにダイオード１
０および抵抗９を流れる電流値■２が次式で示す値とな
る。However, if the resistance value R1 of the resistor 9 is set small in this way, the normal notort pressure -V8 (V
8-13v) when a resistance of 9Vc is applied, diode 1
0 and the current value ■2 flowing through the resistor 9 is a value shown by the following equation.
一方、Ｒ１＝１０Ｋｆ’ｌの場合、Ｉ２キ１．２ ｍＡ
でらるので、上記のように抵抗９の抵抗値Ｒ１を小さく
して端子電圧Ｖ。′ｆｌ：調整すれば、消費電力が増大
する問題があった。On the other hand, if R1=10Kf'l, I2ki 1.2 mA
Therefore, as mentioned above, the resistance value R1 of the resistor 9 is reduced to obtain the terminal voltage V. 'fl: There was a problem that power consumption would increase if adjusted.
本発明は、このような事情に基づいてなされたものであ
り、その目的とするところは、簡単な構成で、正電源入
力端子に先に正電圧が印加されたとしても、負電源入力
端子の端子電圧の上昇を抑制でき、マルチプレクサ回路
本体のラッチアップ現象の発生を防止でき、電子部品の
長寿命化を図れるＦＥＴマルチルクサ回路を提供するこ
とにある。The present invention has been made based on the above circumstances, and its purpose is to have a simple configuration so that even if a positive voltage is first applied to the positive power input terminal, the negative power input terminal is not affected. It is an object of the present invention to provide an FET multiluxer circuit that can suppress the rise in terminal voltage, prevent the occurrence of latch-up phenomenon in the main body of the multiplexer circuit, and extend the life of electronic components.
上記の目的を達成するために、本発明のＦ’ＥＴマルチ
プレクサ回路においては、負電源装置によシ抵抗を介し
て負電圧が印加されるマルチプレクサ回路本体の負電源
入力端とアースとの間に第１のダイオードを介挿し、上
記負電源入力端と上記アースとの間に負電源入力端から
見て順、方向になるように第２のダイオードを介挿して
いる。そして、第２のダイオードの順方向電圧降下を第
１のダイオードの電圧降下より小さく設定することによ
って、負電源入力端の端子電圧の上昇を抑制したことを
特徴としている。In order to achieve the above object, in the F'ET multiplexer circuit of the present invention, a negative voltage is applied by the negative power supply device via the resistor between the negative power supply input terminal of the multiplexer circuit body and the ground. A first diode is inserted, and a second diode is inserted between the negative power input terminal and the ground in the forward direction as viewed from the negative power input terminal. Further, by setting the forward voltage drop of the second diode to be smaller than the voltage drop of the first diode, a rise in the terminal voltage at the negative power input terminal is suppressed.
第３図は本発明の一実施例に係るＦＥＴマルチグレクサ
回路の概略構成図であシ、第１図と同一部分には同一符
号が付しである。したがって、重複する部分の説明は省
略する。FIG. 3 is a schematic configuration diagram of an FET multiplexer circuit according to an embodiment of the present invention, and the same parts as in FIG. 1 are given the same reference numerals. Therefore, the explanation of the overlapping parts will be omitted.
この実施例においては、マルチプレクサ回路本体１の正
電源入力端子７に＋ｖｓの図示しない正電源装置を接続
すると共に、負電源入力端子８に抵抗９を介して、−Ｖ
ｓポルトの電圧を出力する図示しない負電源装置を接続
している。また、負電源入力端子８とアース間には図示
極性の第１のダイオードとしてのダイオード１０を介挿
している。さらに、負電源入力端子８とアース間には、
負電源入力端子８から見て順方向となるようにショット
キーダイオード１２ｔ−介挿している。前記ダイオード
１０の順方向電圧降下は、一般のダイオードと同じくほ
ぼ０．６Ｖである。一方、第２のダイオードとしてのシ
ョットキーダイオード１２の順方向電圧降下は、一般の
ダ、イオードのそれと比較して低く、約０．３ｖである
。In this embodiment, a positive power supply device (not shown) of +VS is connected to the positive power input terminal 7 of the multiplexer circuit main body 1, and a -V
A negative power supply device (not shown) that outputs a voltage of s port is connected. Further, a diode 10 serving as a first diode having the illustrated polarity is inserted between the negative power supply input terminal 8 and the ground. Furthermore, between the negative power input terminal 8 and the ground,
A Schottky diode 12t is inserted so as to be in the forward direction when viewed from the negative power input terminal 8. The forward voltage drop of the diode 10 is approximately 0.6V, like a general diode. On the other hand, the forward voltage drop of the Schottky diode 12 as the second diode is about 0.3V, which is lower than that of a general diode.
このように構成されたＥ’ＥＴマルチゾレクザ回路にあ
りて、ダイオード１θの順方内の電圧降下は前述したよ
うに０．６ Ｖであるので、負電源入力端子８の端子電
圧■、ｉ、Ｉ、はアースに対して、−Ｏ，６Ｖとなる。In the E'ET multi-solexor circuit configured in this way, the voltage drop in the forward direction of the diode 1θ is 0.6 V as described above, so the terminal voltages of the negative power input terminal 8 ■, i, I , becomes -O,6V with respect to ground.
したがって、ｏｖのアナログデータ信号に対しても一〇
、６■の電位差を維持できる。Therefore, a potential difference of 10.6 square meters can be maintained even for an analog data signal of ov.
また、回路に電源を投入する場合、何等かの要因にて、
正電源装置が負電源装置よシ早く起動すると、前述した
ように、正電源入力端子７と負荷電源入力端子８との間
に、内部インピーダンス抵抗Ｒ２で制限される電流１１
が流れる。Also, when powering on the circuit, due to some factors,
When the positive power supply starts up earlier than the negative power supply, as described above, a current 11 is generated between the positive power supply input terminal 7 and the load power supply input terminal 8, which is limited by the internal impedance resistor R2.
flows.
この電流１１は、当初、ダイオード１ｏおよびショット
キーダイオード１２の方向へは流れず、抵抗９を介して
負電源装置へ流れる。次に、負電源入力端子８の端子電
圧ｖｇＥは、抵抗９の電圧上昇分（１１Ｒ１）だけ上昇
しようとするが、ショットキーダイオード１２がアース
に対して順方向に介挿されているので、上記端子電圧ｖ
０つのショットキーダイオード１２の１［方向の電圧降
下分０．３ Ｖを越える分は、ショットキーダイオード
１２を介してアースに放電され、上記端子電圧■Ｆ、８
は＋０．３ Ｖ以上に上昇しない。Initially, this current 11 does not flow toward the diode 1o and the Schottky diode 12, but flows through the resistor 9 to the negative power supply. Next, the terminal voltage vgE of the negative power supply input terminal 8 tries to rise by the voltage rise of the resistor 9 (11R1), but since the Schottky diode 12 is inserted in the forward direction with respect to the ground, the above terminal voltage v
The voltage drop exceeding 0.3 V in the direction of 0 Schottky diodes 12 is discharged to the ground via the Schottky diodes 12, and the above terminal voltage ■F, 8
does not rise above +0.3 V.
この値は、マルチプレクサ回路本体１内のＣ−ＭＯＳ
−Ｆ’ＥＴにラッチアップ現象が生じる限界値０、６
Ｖの係の値である。したがって、たとえ、この状態で、
Ｏｖのアナログデータ信号が入力しても、ｆ’ＥＴマル
チゾレクサ回路にラッチアップ現象が生じることはない
。This value is the C-MOS in the multiplexer circuit main body 1.
-Limit value 0, 6 at which latch-up phenomenon occurs in F'ET
This is the value of V. Therefore, even if in this state,
Even if an Ov analog data signal is input, no latch-up phenomenon occurs in the f'ET multi-solexor circuit.
また、端子電圧■ＩＥの電圧上昇を抑制するために、抵
抗９の抵抗値Ｒ）を特に小さく設定する必要はないので
、通常時に抵抗９を流れる電流値を抑制できるので、回
路全体の消費電力を低減できる。In addition, in order to suppress the voltage rise of the terminal voltage (■IE), it is not necessary to set the resistance value R of the resistor 9 particularly small, so the current value flowing through the resistor 9 during normal operation can be suppressed, so the power consumption of the entire circuit can be reduced.
このように、正電源入力端子７および負電源入力端子８
にそれぞれ正規の電圧が印加された通常時においては、
負電源入力端子８の端子電圧ｖ０をダイオード９の作用
によシアースに対して一〇、６ｖに維持できる。一方、
正電源入力端子７に負電源入力端子８よシ先に電圧が印
字された異常時においては、上記端子電圧ｖＩ、、ｇの
アースに対する電圧上昇をショットキーダイオード１２
０作用にて０．３ Ｖに抑制できる。したがって、ショ
ットキーダイオード１２を付加するのみの少い費用でも
って、消費電力を増加させることなく、確実にＦ″ＥＴ
−ルチゾレクサ回路のラッチアップ現象を防止できる。In this way, the positive power input terminal 7 and the negative power input terminal 8
In normal times when the normal voltage is applied to each,
The terminal voltage v0 of the negative power supply input terminal 8 can be maintained at 10.6 V with respect to shear by the action of the diode 9. on the other hand,
In an abnormal situation where a voltage is printed on the positive power input terminal 7 before the negative power input terminal 8, the voltage rise of the terminal voltages vI, g with respect to the ground is connected to the Schottky diode 12.
It can be suppressed to 0.3 V by zero action. Therefore, with the low cost of just adding the Schottky diode 12, F″ET can be reliably achieved without increasing power consumption.
- It is possible to prevent the latch-up phenomenon of the rutisolexer circuit.
なお、本発明は上述した実施例に限定されるものではな
い。実施例においては、第２のダイオードとしてショッ
トキーダイオードを用いたが、順方向電圧降下がラッチ
アップ現象を訪発する０、６ｖ以下、すなわち、一般の
ダイオードの順方向電圧降下以下の他のダイオードを用
いてもよい。Note that the present invention is not limited to the embodiments described above. In the example, a Schottky diode was used as the second diode, but other diodes with a forward voltage drop of 0.6 V or less, which causes latch-up phenomenon, or less than the forward voltage drop of a general diode, may be used. May be used.
以上説明したように、本発明によれば、負電源入力端と
アースとの間に負電源入力端側から見て順方向に順方向
電圧降下が一般のダイオード（０，６Ｖ）より低い値を
有する第２のダイオード（ショットキーダイオード）を
介挿することによって、たとえ、正電源入力端に先に電
圧が印加されたとしても、負電源入力端の端子電圧の上
昇を一定限度以下に抑制できる。したがって、第２のダ
イオ−Ｐを設けるのみで、消費電力を増加させることな
く、確実にマルチプレクサ回路本体のラッチマツプ現象
を防止でき、その結果、電子部品の寿命を長くできると
共に、回路全体の信頼性を向上できる。As explained above, according to the present invention, the forward voltage drop between the negative power input terminal and the ground when viewed from the negative power input terminal side is lower than that of a general diode (0.6 V). By inserting a second diode (Schottky diode), the rise in terminal voltage at the negative power input terminal can be suppressed to below a certain limit even if voltage is applied to the positive power input terminal first. . Therefore, by simply providing the second diode P, it is possible to reliably prevent the latch map phenomenon in the multiplexer circuit body without increasing power consumption.As a result, the lifespan of electronic components can be extended, and the reliability of the entire circuit can be improved. can be improved.
第１図は従来のＦＥＴマルチプレクサ回路の概略構成図
、第２図は他の従来のＦＥＴマ−ルチゾレクサ回路の要
部を示す回路図、第３図は本発明の一実施例に係るＬ７
’ＥＴマルチグレクサ回路の概略構成図である。
１・・・マルチプレクサ回路本体、２・・・入力端子、
７・・・正電源入力端子、８・・・負電源入力端子、９
・・・抵抗、１０・・・ダイオード、１１・・・ツェナ
ーダイオード、１２・・・ショットキーダイオード。
出願人代理人 弁理士 鈴 江 武 彦第に図
第３図FIG. 1 is a schematic configuration diagram of a conventional FET multiplexer circuit, FIG. 2 is a circuit diagram showing the main parts of another conventional FET multiplexer circuit, and FIG. 3 is an L7 according to an embodiment of the present invention.
1 is a schematic configuration diagram of an ET multiplexer circuit. 1...Multiplexer circuit main body, 2...Input terminal,
7... Positive power input terminal, 8... Negative power input terminal, 9
...Resistor, 10...Diode, 11...Zener diode, 12...Schottky diode. Applicant's agent Patent attorney Takehiko Suzue Figure 3
Claims (1)
ルチプレクサ回路本体の正電源入力端に正電圧を印加す
る正電源装置と、前記マルチプレクサ回路本体の負電源
入力端に抵抗を介して負電圧を印加する負電源装置と、
前記負電源入力端とアースとの間に介挿された第１のダ
イオードと、前記負電源入力端から見てこの負電源入力
端と前記アースとの間を順方向に接続すると共に順方向
電圧降下が前記第１のダイオ−ｒの順方向電圧降下よシ
小さい第２のダイオード“とを具備したことを特徴とす
るＦＥＴマルチゾレク１す回路。A multiplexer circuit body using 11'ET, a positive power supply device that applies a positive voltage to the positive power input terminal of the multiplexer circuit body, and a negative voltage that is applied to the negative power input terminal of the multiplexer circuit body via a resistor. a negative power supply;
A first diode inserted between the negative power input terminal and the ground, and the negative power input terminal and the ground are connected in the forward direction when viewed from the negative power input terminal, and a forward voltage is connected. 1. A FET multi-solex circuit comprising: a second diode whose forward voltage drop is smaller than the forward voltage drop of the first diode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4750083A JPS59172830A (en) | 1983-03-22 | 1983-03-22 | Fet multiplexer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4750083A JPS59172830A (en) | 1983-03-22 | 1983-03-22 | Fet multiplexer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172830A true JPS59172830A (en) | 1984-09-29 |
Family
ID=12776826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4750083A Pending JPS59172830A (en) | 1983-03-22 | 1983-03-22 | Fet multiplexer circuit |
Country Status (1)
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|---|---|
| JP (1) | JPS59172830A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0740386A1 (en) * | 1994-01-14 | 1996-10-30 | Kabushiki Kaisha Toshiba | Power supply voltage supplying circuit |
-
1983
- 1983-03-22 JP JP4750083A patent/JPS59172830A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0740386A1 (en) * | 1994-01-14 | 1996-10-30 | Kabushiki Kaisha Toshiba | Power supply voltage supplying circuit |
| EP0740386A4 (en) * | 1994-01-14 | 1997-08-20 | Toshiba Kk | Power supply voltage supplying circuit |
| US5990576A (en) * | 1994-01-14 | 1999-11-23 | Kabushiki Kaisha Toshiba | Power supply voltage supplying circuit |
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