JPS59168537A - Control system of communication controller - Google Patents

Control system of communication controller

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JPS59168537A
JPS59168537A JP58042119A JP4211983A JPS59168537A JP S59168537 A JPS59168537 A JP S59168537A JP 58042119 A JP58042119 A JP 58042119A JP 4211983 A JP4211983 A JP 4211983A JP S59168537 A JPS59168537 A JP S59168537A
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JP
Japan
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pkt
program
cpu
processing unit
pus
Prior art date
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Kazuyuki Hayashi
和行 林
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Hitachi Ltd
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Abstract

PURPOSE:To shorten the initial loading time of a program by deciding a positive answer if no negative answer is received in case the program is loaded into a processor from a CPU. CONSTITUTION:A CPU transmits a packet PKT(0) to all processors PU via a data channel device and a bus control part and then discontinues transmission of the next packet PKT(1) for a fixed time interval (t). If no signal is received from any PU for the interval (t), it is decided that the PKT(0) is received correctly by all PUs. Then the next PKT(1) is transmitted. The PU that received a packet in a wrong way transmits a negative answer NAK to the CPU. The CPU transmits the PKT again to all PUs when it receives the answer NAK within the interval (t) after transmission of the PKT.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、データ通信システム用通信制御装第1図は中
央処理装置CPUと主記憶装置塵と通信制御装置CCP
及びCPUとCCPを接続するデータチャネル装置DC
Hから構成されるデータ通信システムを示すものである
。CCPは通信回線を制御する複数の処理装置PUi 
(i−0,1,・・・・・・、n−1)と、PUiを接
続するデータバスBUS及びこのBUSとDCH間の接
続制御を行なうインタフェース制御部BCを有し、さら
に処理装置PUi対応に回線制御部LCi及び記憶装置
Miを有する。第2図と第3図はそれぞれ、CPUから
CCPにプログラムのローディングを行なう従来技術に
よる方式を示している。
[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a communication control device for a data communication system.
and a data channel device DC that connects the CPU and CCP.
This shows a data communication system consisting of H. CCP is a plurality of processing units PUi that control communication lines.
(i-0, 1,..., n-1), a data bus BUS that connects PUi, and an interface control unit BC that controls the connection between this BUS and DCH, and further includes a processing unit PUi Correspondingly, it has a line control unit LCi and a storage device Mi. FIGS. 2 and 3 each show a prior art method for loading a program from a CPU to a CCP.

以下、第1.2.3図を使用して、従来技術の問題点を
説明する。
Hereinafter, the problems of the prior art will be explained using FIGS. 1.2.3.

CPUからPUiにローディングするプログラムは、B
US上での誤り発生確率を考慮して、適当な長さに分割
してローディングする必要がある。
The program to be loaded from the CPU to the PUi is B.
It is necessary to divide the data into appropriate lengths and load them in consideration of the probability of error occurrence on the US.

この分割したプログラムの1単位をパケットPKTと呼
ぶことにすると、PKTを送信するCPUと受信するP
Uiとの間で、PKTの誤り検出制御と誤り発生時の再
送制御が必要である。また、ローディング時間の短縮の
ために、CPUか送信された1つのPKTが同時に全P
Uで受信される一斉ローディング方式が一般に採用され
ている。
If one unit of this divided program is called a packet PKT, the CPU that sends the PKT and the P that receives the PKT.
PKT error detection control and retransmission control when an error occurs is required between Ui and Ui. Also, to reduce loading time, one PKT sent by the CPU can be
A bulk loading scheme received at the U is generally adopted.

まず第2図について説明する。First, FIG. 2 will be explained.

第2図において、ローディングされるプログラムは、C
PUにおいてm個のPKTに分割され、誤り検出用の符
号を付与されてCPUから送信される。第2図で示すよ
うに、まず第1番目のPKT (0)がCPUから送信
されると、DCH,BC及びBUSを経て全PUに同時
に受信される。このとき、各PUはPKT (0)に付
与された誤り検出用符号をチェックし、誤り発生の有無
を記憶しておく。次に、CPUはPKT (0)が正し
く受信されたか否かを全てのPUに間合せるために、ま
ずPUoに対して間合せ信号POL oを送信する。こ
のPOL、をPUoが受信すると、先に記憶しておいた
誤り発生の有無の記録に基づいて、誤りがなければ肯定
応答ACKoをCPUに送信する。このACK、をCP
Uが受信すると、次(家PU、に対してPOLlを送信
し、同じ(このPOL 、に対してPU、からAα、を
受信すると、CPUは次のPUにPOLを送信する。こ
の動作を順次行なっていき、PUn−1からACKn−
1を受信すると、PKT (0)が全てのPUに正しく
受信されたことになる。次いで、CPUが次のPKT(
1)を送信と、前記同様PUoに対してPOLOを送信
したところ、PU、ではPKT(1)を正しく受信でき
なかったとして、否定応答NAK、を送信することがあ
る。このNAKoをCPUが受信すると、全てのPUに
対してPKT (1)再送信する。このようにして順次
PKTを送信し、最終PKT (m−1)に対する最終
応答であるPUn−1からのACKn−1を受信して、
全てのプログラムのローディングが終了する。
In Figure 2, the loaded program is C
The signal is divided into m PKTs in the PU, assigned an error detection code, and transmitted from the CPU. As shown in FIG. 2, when the first PKT (0) is transmitted from the CPU, it is simultaneously received by all PUs via the DCH, BC, and BUS. At this time, each PU checks the error detection code assigned to PKT (0) and stores whether or not an error has occurred. Next, in order to inform all PUs whether or not PKT (0) has been correctly received, the CPU first transmits a timing signal POL o to PUo. When the PUo receives this POL, it transmits an acknowledgment ACKo to the CPU if there is no error based on the previously stored record of whether an error has occurred. This ACK, CP
When U receives it, it sends POLl to the next (home PU), and when it receives the same (Aα) from PU for this POL, the CPU sends POL to the next PU.This operation is performed sequentially. From PUn-1 to ACKn-
Receiving a 1 means that PKT (0) was correctly received by all PUs. Then, the CPU executes the next PKT (
1) and POLO to PUo as described above, the PU may not be able to correctly receive PKT(1) and may send a negative response NAK. When the CPU receives this NAKo, it retransmits PKT (1) to all PUs. In this way, PKTs are transmitted sequentially, and upon receiving ACKn-1 from PUn-1, which is the final response to the final PKT (m-1),
All programs have finished loading.

この第2図の方式では、全てのPUに対して遂−POL
によりパケットの受信状態を間合せるため、プログラム
のローディング時間が長くなるという問題がある。
In the method shown in Fig. 2, all PUs are finally
In order to adjust the packet reception status, there is a problem that the loading time of the program becomes longer.

次に第3図について説明する。Next, FIG. 3 will be explained.

この方式は、全てのPUに対して第2図と同様にプログ
ラムの一斉ローデイングを行なう方式であるが、PKT
(0)からPKT (m−+ )までの全てのP’KT
を順次送信し、次いでPOLを遂−全てのPUに対して
送信し、PKTの受信状態を間合せる。
In this method, programs are loaded simultaneously to all PUs in the same way as shown in Figure 2, but PKT
All P'KTs from (0) to PKT (m-+)
is transmitted sequentially, and then POL is finally transmitted to all PUs to adjust the reception state of PKT.

全てのPUからACKを受信するとプログラムのローデ
ィングが完了する方式である。しかし、例えばPUlが
PKT(0)からPKT C叱1)までの〜・ずれ力・
のPKを誤って受信していた場合、CPU 7J−らの
POLlに対してNAK、を送信する。このNAK、を
受信するとCPUは、最後のp’[Jn−1に対してP
OLn−1を送信し、PUn−1から応答を受信した後
、今後をまPU+に対してのみ全てのプローグラムを再
ローディングする。
In this method, loading of the program is completed when ACKs are received from all PUs. However, for example, if PUl is from PKT (0) to PKT C1)...
If the PK of the CPU 7J- is received in error, a NAK is sent to the POL1 of the CPU 7J- and others. Upon receiving this NAK, the CPU sends P for the last p'[Jn-1.
After sending OLn-1 and receiving a response from PUn-1, all programs will be reloaded only for PU+ from now on.

この方式では、誤り発生PUに対する再ローディングが
著しく遅(なることと、再送〕゛ログラムよりデータチ
ャネル及びCO2内のBUS #″−−専有、その他の
PUの通信動作を妨害することになる。
In this method, the reloading for the error-generated PU becomes extremely slow (and the retransmission program) monopolizes the data channel and BUS #'' in CO2, which interferes with the communication operations of other PUs.

以上のように、従来方式では、プログラムのローディン
グ時間が長いことや、ローディング中の誤り発生時に問
題があった。特に大規模システム用CCPでPU数が多
い場合には、大きな問題となっている。
As described above, the conventional method has problems in that it takes a long time to load the program and when an error occurs during loading. This is a serious problem especially when the number of PUs is large in a CCP for a large-scale system.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、上記した従来技術の欠点をなくし、中
央制御装置から通信制御装置へのプログラムの初期ロー
ディング時間を短縮し、かつプログラムのローディング
誤り発生時の速やかな再ローディングを実現する通信制
御装置の制御方式を提供することにある。
An object of the present invention is to provide a communication control system that eliminates the drawbacks of the prior art described above, shortens the initial loading time of a program from a central control unit to a communication control unit, and realizes prompt reloading when a program loading error occurs. The objective is to provide a control method for the device.

〔発明の概要〕[Summary of the invention]

本発明では、プログラムローディングに対する肯定応答
を、一定時間いずれの処理装置からも否定応答を受信し
ないことによって確認し、一定時間内に否定応答を受信
したときに再ローディングするようにしたものである。
In the present invention, a positive response to program loading is confirmed by not receiving a negative response from any processing device for a certain period of time, and reloading is performed when a negative response is received within the certain period of time.

〔発明の実施例〕[Embodiments of the invention]

以下、第4図に従って本発明を説明する。 The present invention will be explained below with reference to FIG.

CPUハ、DCH,BC’を経由t、テPKT (o)
を全テノPUに対して送信すると一定の時間々隔tの間
欠のPKT(1)の送信を見合せる。このtの間に、と
のPUからも何も信号を受信しなければ、PKT(o)
が全てのPUに正しく受信されたものと解釈する。
CPU, DCH, BC' via t, PKT (o)
When PKT(1) is transmitted to all teno PUs, the intermittent transmission of PKT(1) at fixed time intervals t is suspended. If no signal is received from the PU during this t, PKT(o)
is interpreted as being correctly received by all PUs.

そして次のPKT(1)を送信する。同様にしてPKT
(n−1)までの送信を順次行なってい(が、例えばP
KT (2)を送信したところPU、に誤まって受信さ
れたとすると、PU、はその旨を表わすNAKをCPU
に送信する。CPUはPKT(2)送信後のtの時間内
にこのNAKを受信すると、再度PK’r(2)を全て
のPUに送信する。その後を経過しても全てのPUから
NAKを受信しなければ、次のPKT(3)を送信する
Then, the next PKT (1) is transmitted. Similarly, PKT
(n-1) is performed sequentially (but, for example, P
If the PU sends KT (2) and receives it by mistake, the PU sends a NAK indicating this to the CPU.
Send to. When the CPU receives this NAK within time t after transmitting PKT(2), it transmits PK'r(2) again to all PUs. If NAKs are not received from all PUs after that, the next PKT (3) is transmitted.

以上のように、本発明はPKTに対する肯定応答を、一
定時間いずれのPUからも〜■を受信しないことによっ
て確認するものである。
As described above, the present invention confirms a positive response to a PKT by not receiving ~■ from any PU for a certain period of time.

第1図で示したように、BUSが全てのPUに共有され
ているため、各PUが同時に応答することはできない。
As shown in FIG. 1, since the BUS is shared by all PUs, each PU cannot respond at the same time.

これは、従来方式では応答を送信したPUを識別するた
めに、応答形式を一定の形式を規定しているためであり
、このため第2図や第6図のように、CPUからの間合
せにより、指定されたPUがら順次応答を送信する。ポ
ーリング方式が必要となる。一方、本発明による方式で
は、肯定応答をPKT送信後全てのPUからCPUに対
して、一定時間何らの信号も送信されないことにより表
示し、また、否定応答は、PKTに誤りを検出したPU
が不定形の何らかの信号をこの一定時間内にCPUに送
信することにより表示するために実現できるものである
This is because the conventional method stipulates a certain response format in order to identify the PU that sent the response. The specified PUs sequentially transmit responses. A polling method is required. On the other hand, in the method according to the present invention, an affirmative response is indicated by not transmitting any signal from all PUs to the CPU for a certain period of time after the PKT is transmitted, and a negative response is indicated by a PU that detects an error in the PKT.
This can be realized by transmitting an amorphous signal to the CPU within a certain period of time for display.

なお、PKT送信後の応答表示用の一定時間tが長いと
、ローディング時間の短縮効果はないが、否定応答の表
示には数バイト分の信号を送信すれば良く、一方1つの
PKTの長さは最低数百バイトであるため、PKTの長
さに比べtの長さは十分に短(できる。
Note that if the fixed time t for displaying a response after sending a PKT is long, there is no effect of reducing the loading time, but it is sufficient to send a signal of several bytes to display a negative response, while the length of one PKT is at least several hundred bytes, so the length of t is sufficiently short compared to the length of PKT (it can be done).

〔発明の効果〕〔Effect of the invention〕

最近、データ通信システムはますます大規模化してきて
おり、通信制御装置も処理能力向上が図られてきている
が、これをマルチプロセッサ方式で実現する場合、プロ
セッサ数を増加させると、プログラムの初期ローディン
グ時間が多大となり、システムの立上げ時間が長時間に
なるという問題があるが、本発明によれば、プロセッサ
数に関係なく、ローディング時間はプログラムの量にの
み左右されるため、システムの大規模化が容易に行なえ
るという効果がある。
Recently, data communication systems have become larger and larger, and efforts have been made to improve the processing power of communication control devices. However, when implementing this using a multiprocessor method, increasing the number of processors will cause problems in the initial stages of the program. However, according to the present invention, the loading time is dependent only on the amount of programs, regardless of the number of processors, so the system size is This has the effect of being easily scaled up.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、中央処理装置と通信制御装置からなるデータ
通信システムを示す図、第2図及び第3図は従来方式に
よる中央処理装置から通信制御装置内のプロセッサへの
プログラムの初期ローディングを示すシステムフロー図
、第4図が本発明に゛よる制御方式の一実施例を示すシ
ステムフロー図である。 CPU・・・中央処理装置、CCP・・・通信制御装置
、MM −・・主記憶装置、  DC?H・・・データ
チャネル装置、BC・・・バス制御部、BUS・・・デ
ータノ(ス、PUi・・・処理装置、  Mi  ・・
・記憶装置、LCi・・・回線制御部、 PKT・・・
パケット、POL・・・間合せ信号、 にX・・・肯定
応答、NAK・・・否定応答、   t ・・・応答監
視時間。 代理人弁理士 高 橋 明 ^ 第 / 菌 埠 2 図 第3厘 第4 図
Fig. 1 shows a data communication system consisting of a central processing unit and a communication control unit, and Figs. 2 and 3 show the initial loading of a program from the central processing unit to the processor in the communication control unit according to the conventional method. System Flow Diagram FIG. 4 is a system flow diagram showing one embodiment of the control method according to the present invention. CPU... Central processing unit, CCP... Communication control unit, MM -... Main memory, DC? H...Data channel device, BC...Bus control unit, BUS...Data node, PUi...Processing device, Mi...
・Storage device, LCi...Line control unit, PKT...
Packet, POL...timing signal, X...acknowledgement, NAK...negative response, t...response monitoring time. Representative Patent Attorney Akira Takahashi ^ Volume 2 / Funabori 2 Figure 3 Figure 4

Claims (1)

【特許請求の範囲】[Claims] 複数の蓄積プログラム制御の処理装置を同一のバスで結
合するマルチプロセッサ方式で構成された通信制御装置
と、この通信制御装置をデータチャネルを介して制御す
る中央処理装置で構成されるデータ通信システムにおい
て、中央処理装置から通信制御装置内の各処理装置に初
期プログラム・ローディングを行なう際に、プログラム
が正常に全処理装置にローディングされた場合は、各処
理装置は中央処理装置に応答を送信せず、プログラムが
誤ってローディングされた場合に、その誤まってローデ
ィングされた処理装置から一定時間内に否定応答を送信
し、中央処理装置に誤まりの発生したプログラムの再ロ
ーディングを促すことを特徴とする通信制御装置の制御
方式。
In a data communication system consisting of a communication control device configured with a multiprocessor system that connects multiple storage program control processing devices via the same bus, and a central processing unit that controls this communication control device via a data channel. , when performing initial program loading from the central processing unit to each processing unit in the communication control unit, if the program is successfully loaded to all processing units, each processing unit does not send a response to the central processing unit. , when a program is erroneously loaded, a negative response is sent from the erroneously loaded processing unit within a certain period of time, prompting the central processing unit to reload the erroneous program. control method for communication control equipment.
JP58042119A 1983-03-16 1983-03-16 Control system of communication controller Granted JPS59168537A (en)

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JPS59168537A true JPS59168537A (en) 1984-09-22
JPH0363769B2 JPH0363769B2 (en) 1991-10-02

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