JPS59151395A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPS59151395A JPS59151395A JP58019091A JP1909183A JPS59151395A JP S59151395 A JPS59151395 A JP S59151395A JP 58019091 A JP58019091 A JP 58019091A JP 1909183 A JP1909183 A JP 1909183A JP S59151395 A JPS59151395 A JP S59151395A
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Abstract
Description
【発明の詳細な説明】
この発明は、ＭＯＳ ＦＥＴで構成された半導体記憶装
置に関するもので、特に１個のＭＯＳ ＦＥＴでＪビッ
ト以上の情報を記憶できる多値論理のオア形リードオン
リメモリ（ ＲＯＭ ）に係るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device composed of MOS FETs, and in particular to a multivalued logic OR-type read-only memory (ROM) that can store J bits or more of information with one MOS FET. ).
〔発明の技術的背景Ｊ
一般に、この糊の半導体記憶装置は第１図に示すように
構成されている。図においてＮＱＩ。[Technical Background of the Invention J Generally, this adhesive semiconductor memory device is constructed as shown in FIG. In the figure, NQI.
Ｑ２ 、・・、 Ｑｒ＋は記憶情報に対応したディメ
ンゾョンを有するＮチャネル形のＭＯＳ ＦＥＴで、こ
のＭＯＳ ＦＥＴ Ｑ， 、 Ｑ２， −＝ 、 Ｑ
ｎが並列接続されアドレス信号ＡＩ ｒ Ａ２ ｍ・
、 Ａｎによって選択的に導通制御される。これらＭＯ
Ｓ ＦＦＪＴ Ｑ＋ 、 Ｑ２ 。Q2 ,..., Qr+ are N-channel MOS FETs having dimensions corresponding to storage information, and these MOS FETs Q, , Q2, -= , Q
n are connected in parallel and the address signal AI r A2 m・
, conduction is selectively controlled by An. These M.O.
S FFJT Q+, Q2.
・・、 Ｑｎのドレインは抵抗Ｒ１を介して電源端子Ｖ
ｏｃに接続され、ソースは一括されて接地される。そし
て、前記抵抗Ｒ１ とＭＯＳ ＦＥＴ Ｑ ＋ 、 Ｑ
２ 。..., the drain of Qn is connected to the power supply terminal V via the resistor R1.
oc and the sources are collectively grounded. Then, the resistor R1 and the MOS FETs Q + and Q
2.
・・、 Ｑｎとの接続点に接続されるデータラインＤの
電位をデータ検出回路１ノに供給し、この電位を二進数
Ｂｏ，Ｂ，に変換するように構成されている。..., is configured to supply the potential of the data line D connected to the connection point with Qn to the data detection circuit 1, and convert this potential into binary numbers Bo, B,.
上記のような構成において動作を説明する。The operation in the above configuration will be explained.
今、アドレス信号Ａ２が”１”レベルで他のアドレス信
号ＡＩ ＃ Ａ３ ｍ・・・、 Ａｎが全て”０゛レ
ベルとなったとすると、ＭＯＳ ＦＥＴ Ｑ 、が遣損
されこのＭＯＳ ＦＥＴ Ｑ，がオン状態となる。ＭＯ
Ｓ ＦｇＴの電流供給能力はそのディメンゾョンに対応
するので、記憶情報に対応した電流が抵抗Ｒ，によって
電圧に変換されてデータ検出回路１１に供給される。上
記電圧はデータ検出回路１ノによって二Ｂ数に変換され
、ＭＯＳ ＦｇＴ Ｑ ＋ に記憶された情報が読み出
される。従って、谷ＭＯ８ＦＥｒＱｌ、Ｑ２．・、Ｑｎ
にはディメンジョンを変えることによって］ビット以上
の情報を記憶できるＯ
〔背景技術の問題点］
しかし、上記のような構成では、ディメンジョンを変え
るためには最小ディメンジョンのＭＯＳ ＦＥＴに対し
、このＭＯＳ ＦＥＴより必ず大きなディメンゾョンに
設犀する必要がある。すなわち、最小ディメンゾョンの
ＭＯＳ ＦＥＴのパターンｍ１積をｍ１最犬デイメンノ
ヨンのＭＯＳ ＦＥＴの７９タ一ン面積をＭとし、最小
ディメンジョンのＭＯＳ ＦＥＴで構成Ｉ−た場合の全
体のＲＯＭ面積をＳ瓜記憶情報に対応してディメンゾョ
ンを変えたＭＯＳ ＦＥＴで構成した場合の全体のＲＯ
Ｍの面積をＳＭとすると、下式で示される。Now, if the address signal A2 is at the "1" level and the other address signals AI#A3m..., An are all at the "0" level, the MOS FET Q is lost and this MOS FET Q is turned on. state.MO
Since the current supply capability of the S FgT corresponds to its dimension, the current corresponding to the stored information is converted into a voltage by the resistor R, and is supplied to the data detection circuit 11. The above voltage is converted into a 2B number by the data detection circuit 1, and the information stored in the MOS FgT Q + is read out. Therefore, valley MO8FErQl, Q2.・,Qn
[Problems with the Background Art] However, in the above configuration, in order to change the dimension, it is possible to store more information than bits by changing the dimension. It must be set in a large dimension. That is, the pattern m1 product of the MOS FET of the minimum dimension is m1, and the area of 79 tangents of the MOS FET of the smallest dimension is M. Overall RO when configured with MOS FETs with different dimensions corresponding to
Letting the area of M be SM, it is expressed by the following formula.
ＳＮｌＮｌニー用
このため、上式に示すようにパターン面積が増大する欠
点がある。For SNlNl knee, this has the disadvantage that the pattern area increases as shown in the above equation.
また、記憶するイ“Ａ’ｆｊｌｉは、・平ターンを描く
設計の初期段階で決定されている必要があり、ｄ己′１
．は情報を曹き換える場合には・ぐターンを描き直さな
ければならない欠点があった。In addition, the memory ``A'fjli'' must be determined at the initial stage of the design of drawing the flat turn, and the ``A'fjli''
．． had the disadvantage that when changing information, the turn had to be redrawn.
一方、集積度の尚いＲＯＭとしてアンド形のＲＯＭが知
られているが、動作が低速であった。On the other hand, an AND type ROM is known as a ROM with a higher degree of integration, but its operation is slow.
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、動作を低速化せずに高集積化
および大容量化が川筋であり、かつ１つのパターンで異
なる情報の書き込みもｉｉｌ能な半導体記憶装置を提供
することである。This invention was made in view of the above circumstances,
The purpose is to provide a semiconductor memory device that can achieve higher integration and larger capacity without slowing down its operation, and is also capable of writing different information in one pattern.
すなわち、この発明においては、Ｈｄ ′ｌ意’隋報に
応じてしきい値電圧の異なる枚数のＭＯＳ Ｆ”Ｆ２Ｔ
を記憶素子として並列接続し、これらＭＯＳ ＦＥＴの
一端を一括して電源端子に接続するとともに他端を一括
して抵抗を介して接地することによりオア回路（記憶部
）を形成し、前記ＭＯ８ＦＥＴをアドレス信号によって
選択的に導通制御する。That is, in this invention, the number of MOS F"F2Ts with different threshold voltages is
are connected in parallel as a memory element, and one end of these MOS FETs is connected to the power supply terminal and the other end is grounded via a resistor to form an OR circuit (memory section). The conduction is selectively controlled by the address signal.
そして、選択されたＭＯＳ ＦＥＴの一端から得たこの
ＭＯＳ ＦＥＴのしきい値電圧に対応した電圧をデータ
検出回路によって二進化するように構成したものである
。Then, the voltage corresponding to the threshold voltage of the selected MOS FET obtained from one end of the MOS FET is converted into a binary signal by a data detection circuit.
以下、この発明の一実施例について図面を診照して説明
する。第２図はその構成を示すもので、情報の書き込み
全しきい値電圧の変化によって行なうようにしたもので
ある。すなわち、記憶情報に対応したしきい値電圧を有
するＭＯＳＦＥＴ Ｑｌ＋ ｐ Ｑｎ２ 、 ・・、
Ｑｏｎが記憶素子として並列に配設され、これらＭＯ
Ｓ ＦｇＴ Ｑ ｕ 、 Ｑ １２１・・・。An embodiment of the present invention will be described below with reference to the drawings. FIG. 2 shows its configuration, in which information is written by changing the total threshold voltage. That is, MOSFET Ql+ p Qn2, . . . , has a threshold voltage corresponding to the stored information.
Qon are arranged in parallel as storage elements, and these MO
S FgT Q u , Q 121...
Ｑｏｎのドレインが一括して電源端子Ｖ。０に接続され
るとともに、ノースが一括して抵抗Ｒ２を介して接地さ
れ記憶部が構成される。そして、５−
前記ＭＯ８ＦＥＴ Ｑｏ ＋ Ｑｏ２ 、− ｅ Ｑｏ
ｎ の各ケ・−トにアドレス信号ＡＩ＋ ｒ Ａ１２
、・・ＩＡＩ が供給されて選択的に導通制御され
る。さらに、前記ＭＯ８ＦＥＴ Ｑｎ ａ Ｑｎ２ Ｊ
−ｒ Ｑｏｎ のソース側に接続されるデータライ
ンＤの電位がデータ検出回路１２に供給され、この回路
１２から二進化した出力Ｂ、 、 Ｂｏを得るようにし
て成る。The drains of Qon are collectively connected to the power supply terminal V. 0 and the north terminal is collectively grounded via the resistor R2 to form a storage section. and 5- said MO8FET Qo + Qo2, - e Qo
Address signal AI+ r A12 to each gate of n
, . IAI are supplied and conduction is selectively controlled. Furthermore, the MO8FET Qn a Qn2 J
The potential of the data line D connected to the source side of -r Qon is supplied to the data detection circuit 12, and binary outputs B, , Bo are obtained from this circuit 12.
前記データ検出回路１２は、反転入力端（−）に基準電
圧Ｖｌ 、Ｖ２ 、Ｖ３が印加はれ、非反転入力端（＋
）に前記データラインＤの電位が供給される差動増幅器
１３．．１３２．１３３を備え、この差動増幅器１３１
の出力で、ドレインが抵抗Ｒ３を介して電源端子Ｖ。ｏ
Ｋ接続されソースが接地されたＮチャネル形のＭＯＳ
ＦＥＴ Ｑ２１が導通制御される。前記ＭＯ８ＦＥＴ
Ｑ ２□のソース。The data detection circuit 12 has an inverting input terminal (-) applied with reference voltages Vl, V2, V3, and a non-inverting input terminal (+).
) to which the potential of the data line D is supplied. ．． 132 and 133, this differential amplifier 131
The drain is connected to the power supply terminal V via the resistor R3. o
N-channel MOS with K-connection and grounded source
FET Q21 is controlled to be conductive. Said MO8FET
Q2 Source of □.
ドレイン間には、Ｎチャネル形のＭＯＳ ＦＥＴ Ｑ２
２゜Ｑ２３が直列接続され、ＭＯＳ ＦＥＴ Ｑ ２□
のゲートには前記差動増幅器１３３の出力が供給される
とともに、ＭＯＳ ＦＥＴ Ｑ ２３のダートには差動
増幅器１３２の出力が供給されて導通制御される。さ６
−
らに、１任源端子ＶＣＣと接地点間には、抵抗Ｒ４オヨ
びＮ ｆ−ヤネｈ 形（Ｄ ＭＯＳ ＦＥ′ｒ Ｑ ２
４ 、 Ｑ ｚ５が直列接続され、ＭＯＳ ＦＥＴ Ｑ
２４のｒ−トには差動増幅器１３２の出力がインバー
タ回路１４を介して供給されるとともに、ＭＯＳ ＦＥ
Ｔ Ｑ ２５のｒ−）に差動増幅器１３３の出力が供給
されて導通制御される。前記抵抗Ｒ４とＭＯＳ ＦＥＴ
Ｑ ２４との接続点と接地点間にはＮチャネル形のＭ
ＯＳ ＦＥＴ Ｑ２６が接続され、このＭＯＳ ＦＥＴ
Ｑ ２６のｆ−１には前記差動増幅器１３１の出力が
供給されて導通制御されるように構成きれている。Between the drains is an N-channel type MOS FET Q2.
2゜Q23 is connected in series, MOS FET Q2□
The gate of MOS FET Q 23 is supplied with the output of the differential amplifier 133, and the gate of MOS FET Q 23 is supplied with the output of the differential amplifier 132 to control conduction. Sa6
- Furthermore, a resistor R4 type (DMOS FE'r Q2
4, Q z5 are connected in series, and MOS FET Q
The output of the differential amplifier 132 is supplied to r-to 24 via the inverter circuit 14, and the MOS FE
The output of the differential amplifier 133 is supplied to r-) of TQ 25 to control conduction. The resistor R4 and MOS FET
There is an N-channel type M between the connection point with Q24 and the ground point.
OS FET Q26 is connected and this MOS FET
The output of the differential amplifier 131 is supplied to f-1 of the Q26, and conduction is controlled.
第３図は、前記第２図における差動増幅器７３１ ．１
３２．１３．の具体的な構成例を示すものである。すな
わち、一端が共通接続された一対の差動人力素子（Ｎチ
ャネル形のＭＯＳＦＥＴ）Ｑ３＋＋Ｑａ２が配設され、
このＭＯＳ ＦＥＴ Ｑ ３．には前記データラインＤ
の電位が供給され、Ｍ）Ｓ Ｆ’ＥＴＱ３２のダートに
は基準電位ｖ（ｖＩ 、ｖ２あるいはＶＪ）が供給きれ
る。前記ＭＯ８ＦＥＴ Ｑ ｓｓ 。FIG. 3 shows the differential amplifier 731 . 1
32.13. This shows a specific example of the configuration. That is, a pair of differential human power elements (N-channel type MOSFET) Q3++Qa2 whose one ends are commonly connected are arranged,
This MOS FET Q3. is the data line D
The reference potential v (vI, v2 or VJ) can be supplied to the dart of M) SF'ETQ32. Said MO8FET Qss.
Ｑ３２の共通接続点と接地点間にはＮチャネル形のＭＯ
Ｓ ＦＥＴ Ｑ ３３が接続されそのダートが電源端子
Ｖ。Ｃに接続されて導通設定される。ＭＯＳ ＦＥＴＱ
３１ ｒ Ｑ３２の他端はぞれぞれＰチャネル形のＭＯ
Ｓ ＦＥＴ Ｑ３４ 、 Ｑｓｓを介して電源端子ｖ。There is an N-channel type MO between the common connection point of Q32 and the ground point.
S FET Q33 is connected and its dart is power supply terminal V. Connected to C to set conduction. MOS FETQ
31 r The other end of Q32 is a P-channel MO
Power supply terminal v via S FET Q34, Qss.
ｃＫ接続されており、ＭＯＳ ＦＥＴ Ｑａ＜のゲート
はＭＯＳ ＦＥＴＱ３５とＱ３２との接続点に接続され
、ＭＯＳＦＥＴ Ｑ３！１のダートはＭＯＳ ＦＥＴ
Ｑ９４とＱ３１との接続点に接続される。そして、ＭＯ
Ｓ ＦＥＴ Ｑａ＋のダートに供給されたデータライン
Ｄの電位と、ＭＯＳ ＦＥＴ Ｑ３２のｒ−トに供給さ
れた基準電位Ｖとが比較され、その比較出力をＭＯＳ
ＦＥＴ Ｑ ３５とＱ３２との接続点から出力信号ＯＵ
Ｔとして得る。cK connection, the gate of MOS FET Qa< is connected to the connection point of MOS FET Q35 and Q32, and the dirt of MOSFET Q3!1 is connected to the MOS FET
Connected to the connection point between Q94 and Q31. And M.O.
The potential of the data line D supplied to the dart of S FET Qa+ and the reference potential V supplied to r- of MOS FET Q32 are compared, and the comparison output is sent to the MOS
Output signal OU from the connection point of FET Q35 and Q32
Obtained as T.
上ｎＣのような構成において前記第２図の回路の動作を
説明する。たとえば、記憶情報°′０”。The operation of the circuit shown in FIG. 2 in a configuration like nC above will be explained. For example, the stored information °′0”.
”１”、２″、″３”に対応するしきい値電圧を「４Ｖ
、 ３ Ｖ、 ２ Ｖ 、 Ｉ ＶＪ Ｋｏｄ定ｔ、［
トする。今、ＭＯＳ ＦＥＴ Ｑｎのしきい値電圧ＶＴ
Ｉ□、１が３Ｖ（記憶情報は１”）、ＭＯＳ ＦＥＴ
Ｑ１２ （７Ｊ：）しきい値電圧ＶＴ１１□２が２Ｖ（
記憶情報は”２″）、ＭＯＳ ＦＥＴ Ｑ＋ｎのしきい
値電圧ＶＴＲ１ｎが１． Ｖ （記憶情報は”３“）の
場合、ＭＯＳ ＦＥＴ Ｑ １ｇの記憶情報を読み出す
には、アドレス信号ＡＩ２を１”レベル（たとえば５Ｖ
）とし、他の信号Ａ１１゜Ａｌ１．・・、Ａ＋ｎｉｊ“
０”レベルとする。この時、データラインＤには「Ｖｃ
ｃ ”ＴＨｌ２＝３ＶＪの電位が得らｉする。この
電位がデータ検出回路１２の差動増幅器１３．．１３．
．１３３の非反転入力端（＋）に供給される。差動増幅
器１３、。The threshold voltage corresponding to "1", 2", and "3" is set to "4V".
, 3 V, 2 V, I VJ Kod constant t, [
to Now, the threshold voltage VT of MOS FET Qn
I□, 1 is 3V (memory information is 1”), MOS FET
Q12 (7J:) Threshold voltage VT11□2 is 2V (
The stored information is "2"), and the threshold voltage VTR1n of MOS FET Q+n is 1. V (memory information is “3”), to read the storage information of MOS FET Q 1g, address signal AI2 is set to 1” level (for example, 5V
), and other signals A11°Al1.・・A+nij“
0" level. At this time, data line D has "Vc
c" A potential of THl2=3VJ is obtained. This potential is applied to the differential amplifiers 13..13. of the data detection circuit 12.
．． It is supplied to the non-inverting input terminal (+) of 133. Differential amplifier 13.
１３２．１３３の反転入力端（−）に供給される基準電
位Ｖ■ 、Ｖ２．■３がそれぞれ３．５Ｖ。The reference potentials V■, V2.132 and V2. ■3 is 3.5V each.
２．５ Ｖ 、 ］、、５ ＶＶＣ設定されているとす
ると、データラインＤの電位が３Ｖであるので、差動増
幅器１３１の出力はローレベル、１３．．１３ｓの出力
はハイレベルとなる。従って、ＭＯＳ ＦＥＴＱ２１は
オフ状態、Ｑｚｚ ｒ Ｑ１０がオン状態、Ｑ２４はオ
フ状態、Ｑ２５はオン状態、Ｑ２６はオフ状態となるの
で、データ検出回路１２の出力Ｂ、 は０”レベル、
Ｂｏハ″１”レベルドナっテ二進化される。同様にして
、記憶情報が”Ｏ”の場合（しきい値電圧が４Ｖ）は、
ＢＩが゛１″レベ９−
ル、Ｂｏは １ レベル、記憶情報が”１”の場合（し
きい値電圧が３Ｖ）は、Ｂ、が゛１°ルベル、Ｂｏは”
０”レベル、記憶情報が”３”の場合（しきい値電圧が
１ｖ）は、Ｂｌか”０゛レベル、ＢＯは０”レベルとな
る。上述したように１つのＭＯＳ ＦＥＴに２ビツトの
情報′？ｒ：書き込み、この情報を読み出して二進数値
化できる。Assuming that 2.5 V, ], 5 VVC is set, the potential of the data line D is 3 V, so the output of the differential amplifier 131 is low level, 13. ．． The output of 13s becomes high level. Therefore, MOS FET Q21 is in the off state, Qzzr Q10 is in the on state, Q24 is in the off state, Q25 is in the on state, and Q26 is in the off state, so the output B of the data detection circuit 12 is at the 0'' level.
Bo is ``1'' level donate binary evolution. Similarly, if the stored information is "O" (threshold voltage is 4V),
If BI is ``1'' level, Bo is 1 level, and the stored information is ``1'' (threshold voltage is 3V), B is ``1'' level, and Bo is ``1'' level.
0" level, and when the stored information is "3" (threshold voltage is 1V), Bl is at "0" level and BO is at 0" level.As mentioned above, 2 bits of information are stored in one MOS FET. '?r: Write, this information can be read and converted into a binary value.
なお、しきい値電圧を記憶情報に対応して変えるには集
子形成後にそのしきい値電圧に応じたドーズ量で不純物
のイオン注入を選択的に施せば良いので、記憶する情報
内容に応じてパターンを描き直す必要はなく、製造工程
の最終工程付近で情報を書き込むことになるので、一つ
のパターンを汎用化できる。また、記憶素子を構成する
各ＭＯ８ＦＥＴ Ｑ＋＋ 、 Ｑ１２ 、− ｓ Ｑｘ
ｎは全て最小ディメンジョンのもので良いので高果槓化
、大容量化できる。In addition, in order to change the threshold voltage in accordance with the information to be stored, it is sufficient to selectively implant impurity ions at a dose that corresponds to the threshold voltage after the formation of the condensate. There is no need to redraw the pattern, and information is written near the final step of the manufacturing process, so one pattern can be used for general purposes. In addition, each MO8FET Q++, Q12, -s Qx that constitutes the memory element
Since all n may be of the minimum dimension, high efficiency and large capacity can be achieved.
第４図は、この発明の他の実施例を示すもので、前記第
２図の［回路を同期形にしたものである。図において第
２図と同一構成部には同じ符＝１０−
号を付してその説明は省略する。ＭＯＳ ＦＥＴ Ｑ、
、 。FIG. 4 shows another embodiment of the present invention, in which the circuit shown in FIG. 2 is of a synchronous type. In the figure, the same components as in FIG. 2 are given the same reference numerals =10-, and their explanations will be omitted. MOS FET Q,
, .
Ｑｌｌ、・・・＋Ｑ＋ｎのドレインと電源端子Ｖ。０間
に接続されクロック信号φが供給されるＰチャネル形の
ＭＯＳ ＦＥＴ Ｑ４１はブリチャーノ用であり、ＭＯ
Ｓ ＦＥＴ Ｑｒ＋ 、 Ｑｌｌ ＋ ・・・ｏ Ｑ＋
ｎのソースと接地点間に接続されクロック信号φが供給
されるＮチャネル形のＭＯＳ ＦＥＴ Ｑ４２はディス
チャージ用である。今、ＭＯＳ ＦＥＴ Ｑｌｌに書き
込まれた情報を読み出す場合は、アドレス信号Ａｌｌを
ハイレベル（たとえば５Ｖ）とし、他のアドレス（ＩＡ
Ｉｆ ａ Ａ１３ ＃・・・、Ａ浦ヲローレヘル（タト
エハＯｖ）とする。そして、第５図のタイミングチャー
トに示すようにクロック信号φをハイレベル（５Ｖ）か
らローレベル（ＯＶ）へ変化させれば、データラインＤ
には「５ Ｖ ＶＴＨＩ□」なる電圧が得られる。Qll, . . . +Q+n drain and power supply terminal V. The P-channel type MOS FET Q41 connected between 0 and 0 and supplied with the clock signal φ is for Briciano.
S FET Qr+, Qll+...o Q+
An N-channel MOS FET Q42 connected between the source of n and the ground and supplied with a clock signal φ is for discharging. If you want to read the information written to MOS FET Qll, set the address signal All to high level (for example, 5V) and read the information written to MOS FET Qll.
If a A13 #..., Aura Worole Hell (Tato Eha Ov). Then, if the clock signal φ is changed from high level (5V) to low level (OV) as shown in the timing chart of FIG.
A voltage of "5 V VTHI□" is obtained.
このような構成によれば、情報読み出し時に前記第２図
の回路のように貫通電流は流れないので低消費電力化で
きる。According to such a configuration, when reading information, no through current flows as in the circuit shown in FIG. 2, so that power consumption can be reduced.
以上説明したようにこの発明によれば、動作を低速化せ
ずに高集積化および大容量化がｏＪ能であり、かつ、１
つの２９ターンに異なる情報の書き込みが可能な半導体
記憶装置が得られる。As explained above, according to the present invention, it is possible to achieve high integration and large capacity without slowing down the operation, and
A semiconductor memory device is obtained in which different information can be written in 29 turns.
第１図は従来の多値論理の半導体記憶装置の構成を説明
するための回路図、第２図はこの発明の一実施例に係る
半導体記憶装置の構成を説明するための回路図、第３図
は前記第２図における差動増幅器の具体的な構成例を示
す回路図、第４図および第５図はそれぞれこの発明の他
の実施例を説明するための図である。
Ｑｕ ｍ Ｑ１０ 、 ・・・ｚ Ｑｌｎ −ＭＯＳ
ＦＥＴ、 ＡＨ、Ａ２゜＋ Ａｎ・・アドレスｉ号、ｌ
２・・・データ検出回路。
出願人代理人 弁理士 鈴 江 武 彦喝
−６０５−
５Ｖ−ＶＴＩ−１１２
）ＶFIG. 1 is a circuit diagram for explaining the configuration of a conventional multi-level logic semiconductor memory device, FIG. 2 is a circuit diagram for explaining the configuration of a semiconductor memory device according to an embodiment of the present invention, and FIG. This figure is a circuit diagram showing a specific example of the configuration of the differential amplifier shown in FIG. 2, and FIGS. 4 and 5 are diagrams for explaining other embodiments of the present invention, respectively. Qu m Q10,...z Qln-MOS
FET, AH, A2゜+ An... address i, l
2...Data detection circuit. Applicant's agent Patent attorney Takehiko Suzue-605-5V-VTI-112)V
Claims (1)
ＩＴが並列接続されて形成された記憶部と、これらＭＯ
Ｓ ＦＥＴを選択的に駆動する手段と、選択されたＭＯ
Ｓ ＦＥＴの記憶情報を検出する手段と、検出した記憶
情報を二進数に変換する手段とを具備して成ることを特
徴とする半導体記憶装置。MOS set to threshold voltage corresponding to stored information
A storage unit formed by connecting IT in parallel and these MO
Means for selectively driving S FETs and selected MO
A semiconductor memory device comprising means for detecting storage information of an S FET and means for converting the detected storage information into a binary number.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019091A JPS59151395A (en) | 1983-02-08 | 1983-02-08 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019091A JPS59151395A (en) | 1983-02-08 | 1983-02-08 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151395A true JPS59151395A (en) | 1984-08-29 |
Family
ID=11989788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58019091A Pending JPS59151395A (en) | 1983-02-08 | 1983-02-08 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151395A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5122688A (en) * | 1988-07-29 | 1992-06-16 | International Business Machines Corporation | Trinary check trit generator, latch, comparator and multiplexer |
| US5543738A (en) * | 1994-12-27 | 1996-08-06 | United Microelectronics Corp. | Multi-stage sense amplifier for read-only memory having current comparators |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758298A (en) * | 1980-09-25 | 1982-04-07 | Toshiba Corp | Semiconductor storage device |
| JPS589293A (en) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | Semiconductor read only momory |
-
1983
- 1983-02-08 JP JP58019091A patent/JPS59151395A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758298A (en) * | 1980-09-25 | 1982-04-07 | Toshiba Corp | Semiconductor storage device |
| JPS589293A (en) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | Semiconductor read only momory |
Cited By (2)
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|---|---|---|---|---|
| US5122688A (en) * | 1988-07-29 | 1992-06-16 | International Business Machines Corporation | Trinary check trit generator, latch, comparator and multiplexer |
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