JPS59112338A - Semiconductor storage device - Google Patents

Semiconductor storage device

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JPS59112338A
JPS59112338A JP57222070A JP22207082A JPS59112338A JP S59112338 A JPS59112338 A JP S59112338A JP 57222070 A JP57222070 A JP 57222070A JP 22207082 A JP22207082 A JP 22207082A JP S59112338 A JPS59112338 A JP S59112338A
Authority
JP
Japan
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address
data
search
section
retrieving
Prior art date
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Pending
Application number
JP57222070A
Other languages
Japanese (ja)
Inventor
Yoshihiro Takemae
義博 竹前
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS59112338A publication Critical patent/JPS59112338A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F16/00Information retrieval; Database structures therefor; File system structures therefor
    • G06F16/90Details of database functions independent of the retrieved data types
    • G06F16/903Querying
    • G06F16/90335Query processing
    • G06F16/90339Query processing by using parallel associative memories or content-addressable memories

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  • Engineering & Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

PURPOSE:To shorten a retrieving time and to reduce the load on a CPU by adding a self-retrieving function to each memory. CONSTITUTION:When a retrieving terminal inversion REF signal is ''1'', normal operation is executed and an address ADD is supplied from an external device to an address buffer 12. When the inversion REF is ''0'', a controlling circuit 17 supplies the output of an address counter 21 to the buffer 12. A comparator circuit 22 compares data read out from a memory cell array 11 with previously stored retrieving data. When both data coincide with each other, the coincidence is informed to the controlling circuit 17. Consequently, the controlling circuit 17 stops the address counter 21, and transfers the value of the address counter 21 to the CPU through an address bus 23, the circuit 22, and a terminal I/O, to wait the succeeding instruction from the CPU. If the data to be retrieved has been previously stored in the circuit 22, retrieving operation will be executed automatically only by setting up inversion REF=0.

Description

【発明の詳細な説明】 (1)発明の技術分野 本発明は大型コンビーータ等に用いられる半導体記憶装
置に関する。
DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a semiconductor memory device used in a large converter or the like.

(2)従来技術と問題点 一般に、大型コンビーータには、主記憶として多数の半
導体記憶装置(以下、単にメモリとする)が搭載されて
いる。このような多数のメモリからデーターを検索する
場合、従来、CPU(中央処理装置)が各メモリからデ
ータを読出し、このデータを検索データと逐一比較する
ことによって行なわれている。しかしながら、このよう
にすると、検索時間が相当大きくなると共に、その分、
cPUの負担も大きくなるという問題点がある。
(2) Prior Art and Problems Generally, large converters are equipped with a large number of semiconductor storage devices (hereinafter simply referred to as memories) as main memory. Searching for data from such a large number of memories has conventionally been carried out by a CPU (Central Processing Unit) reading data from each memory and comparing this data point by point with the search data. However, in this case, the search time becomes considerably long, and the
There is a problem that the load on the cPU also increases.

(3)発明の目的 本発明の目的は、上述の従来形における問題点に鑑み、
各メモリに自己検索機能を付加することにより、検索時
間を短縮し且っCPUの負担を軽減させることにある。
(3) Purpose of the Invention The purpose of the present invention is to:
By adding a self-search function to each memory, the purpose is to shorten the search time and reduce the load on the CPU.

(4)発明の構成 上述の目的を達成するために本発明によれば、メモリセ
ル部と、アドレスバッファ部と、該アドレスバッファ部
の出力をデコードして前記メモリセル部を選択するだめ
のアドレスデコーダ部と、前記各部を制御するだめの制
御部とを具備する半導体記憶装置において、前記制御部
に接続された検索用端子、検索データを記憶するだめの
記憶手段、検索用アドレス自動発生手段、および、前記
記憶手段の検索データと前記メモリセル部から読出され
たデータとを比較する比較手段を設け、前記検索用端子
の電位を検索レベルとしたときに前記制御部は検索用ア
ドレス自動発生手段の出力を前記アドレスバッファ部に
切替え、これにより、前記メモリセル部からの読出しデ
ータを前記検索データと比較させるようにしたことを特
徴とする半導体記憶装置が提供される。
(4) Structure of the Invention In order to achieve the above-mentioned object, the present invention includes a memory cell section, an address buffer section, and an address for decoding the output of the address buffer section to select the memory cell section. A semiconductor memory device comprising a decoder section and a control section for controlling each of the sections, a search terminal connected to the control section, a storage means for storing search data, an automatic search address generation means, and a comparison means for comparing the search data of the storage means and the data read from the memory cell section, and when the potential of the search terminal is set to the search level, the control section automatically generates a search address. There is provided a semiconductor memory device characterized in that the output of the address buffer section is switched to the address buffer section, thereby comparing read data from the memory cell section with the search data.

(5)発明の実施例 以下、図面を参照して本発明を従来例と比較して説明す
る。
(5) Embodiments of the Invention The present invention will be described below in comparison with a conventional example with reference to the drawings.

第1図は従来のメモリを用いたコンビーータシステムを
示すブロック回路図である。第1図において、メモリシ
ステム1はたとえば8X8(=64)個のメモリMll
、M、2.M、1.M22.・・・より構成され、これ
らは1個のCPU 2によって制御されている。3はア
ドレスバス、4はデータバスを示す。
FIG. 1 is a block circuit diagram showing a conventional conbeater system using memory. In FIG. 1, a memory system 1 includes, for example, 8×8 (=64) memories Mll.
,M,2. M, 1. M22. ..., and these are controlled by one CPU 2. 3 indicates an address bus, and 4 indicates a data bus.

この外に、CPU2とメモリ間には制御用信号線がある
が、今回の説明に必要ない為図面では省略されている。
In addition to this, there is a control signal line between the CPU 2 and the memory, but it is omitted in the drawing because it is not necessary for this explanation.

たとえば、各メモリを8にワード×8ビット構成とすれ
ば、メモリシステム2全体では、(8にワード×8ビッ
ト)×64 =512にワード×8ビット である。従って、メモリシステム2の全データをワード
毎に読出して検索する時間TRF、Fは、TR,F=5
12KX teye (ただし、toyoはサイクルタイム)と表わせる。こ
の場合、サイクルタイムt。yQは小さくともせいぜい
200 ngである。従って、TRよ#105m11(
1) (5) となり、相当大きな検索時間を要し、その分、CPU2
の負担も大きくなることが分る。
For example, if each memory has a configuration of 8 words x 8 bits, the entire memory system 2 has (8 words x 8 bits) x 64 = 512 words x 8 bits. Therefore, the time TRF,F for reading and searching all the data in the memory system 2 word by word is TR,F=5
It can be expressed as 12KX teye (however, toyo is the cycle time). In this case, the cycle time t. yQ is at most 200 ng. Therefore, TR #105m11 (
1) (5), which requires a considerable amount of search time, and the CPU2
It can be seen that the burden will also increase.

第2図は本発明に係るメモリの一実施例を示すブロック
回路図である。第2図において、要素11〜17および
外部制御信号線端子RAS 、CAS。
FIG. 2 is a block circuit diagram showing one embodiment of the memory according to the present invention. In FIG. 2, elements 11 to 17 and external control signal line terminals RAS and CAS.

wEは従来より存在するものであり、要素21,22゜
23および検索用端子RIDFは本発明により付加され
たものである。
wE has conventionally existed, and elements 21, 22, 23 and search terminal RIDF are added according to the present invention.

すなわち、11はメモリセルアレイ、12はアドレスバ
ッファ、13はローデコー/、14はコラムデコーダ、
15はI10ゲート、16はI10バッファ、17はこ
れらを制御するだめの制御回路である。
That is, 11 is a memory cell array, 12 is an address buffer, 13 is a row decoder, 14 is a column decoder,
15 is an I10 gate, 16 is an I10 buffer, and 17 is a control circuit for controlling these.

また、本発明によシ付加されたものは、21がアドレス
をインクレメントあるいはディクレメントするアドレス
カウンタ、22が検索データを記憶するだめのデータラ
ッチおよび該検索データとメモリセルアレイ11からの
読出しデータとを比較するコンパレータであり、23が
アドレスバッファ12のアドレスをI10端子から送出
するため(4) に設けられたアドレスバスである。
Further, according to the present invention, an address counter 21 increments or decrements an address, a data latch 22 for storing search data, and a data latch for storing the search data and read data from the memory cell array 11. 23 is an address bus provided in (4) for sending out the address of the address buffer 12 from the I10 terminal.

RIIEF=“1#のときには、通常動作が行なわれる
。すなわち、制御回路17は信号RAS 、 CAS。
When RIIEF="1#", normal operation is performed. That is, the control circuit 17 outputs signals RAS and CAS.

wgにもとづいて読出しあるいは書込み動作を実行させ
、この場合、アドレスバッファ12には外部からアドレ
スADDが供給される。
A read or write operation is executed based on wg, and in this case, address ADD is supplied to address buffer 12 from the outside.

これに対し、RgF=″′0#のときには、制御回路1
7はアドレスカウンタ21の出力をアドレスバッファ1
2に供給させる。また、回路22において、メモリセル
アレイ11から読出されたデータと予め記憶されている
検索データとの比較が実行され、この結果、両者が一致
したときには、その旨が制御回路17に知らされる。そ
して、さらに制御回路17はアドレスカウンタ21を停
止させ、その値をアドレスバス23、回路22、I10
端子を介してCPU2に転送させ、次のCPU 2の命
令を待機する。
On the other hand, when RgF=''0#, the control circuit 1
7 transfers the output of the address counter 21 to the address buffer 1.
2. Further, in the circuit 22, a comparison is performed between the data read from the memory cell array 11 and the search data stored in advance, and when the two match, the control circuit 17 is notified of this fact. Then, the control circuit 17 further stops the address counter 21 and transfers the value to the address bus 23, circuit 22, I10.
It is transferred to the CPU 2 via the terminal and waits for the next instruction from the CPU 2.

なお、アドレスカウンタ21はiF=” O”のときに
図示しないクロック発生回路からのクロックによって逐
次インクレメントもしくはディクレメントされるもので
ある。
Note that the address counter 21 is sequentially incremented or decremented by a clock from a clock generation circuit (not shown) when iF="O".

このように、第2図のメモリにおいては、予め検索すべ
きデータを回路22に記憶させてあれば、萌f=“0”
にするだけ、自動的に検索動作が行なわれることになる
In this way, in the memory of FIG. 2, if the data to be searched is stored in the circuit 22 in advance, moe f="0"
The search operation will be performed automatically.

第3図は第2図のメモリを搭載したコンビー−タシステ
ムを示すブロック回路図である。すなわち、第1図に比
べて、検索用信号線24が付加されているだけである。
FIG. 3 is a block circuit diagram showing a converter system equipped with the memory shown in FIG. 2. That is, compared to FIG. 1, only a search signal line 24 is added.

このようにして、各メモリMl(、Mt(、M21’ 
、 M、、’・・・が自動的に同時に検索を行なうとす
れば、メモリシステム2全体では、検索時間TREF 
’は、 ’p  ’=BKxt  #1.64m5    (2
)RKF           e70 となり、第1図の従来形における(1)式に比較して1
.64/105=1.5%であ)、非常に短かくなる。
In this way, each memory Ml(, Mt(, M21'
, M, , '... are automatically and simultaneously searched, the search time TREF for the entire memory system 2 is
'p'=BKxt #1.64m5 (2
) RKF e70, which is 1 compared to equation (1) in the conventional type shown in Figure 1.
.. 64/105=1.5%), which makes it very short.

しかも、CPU2はこの短かい時間からも解放され、従
って、CPU2の負担は非常に軽減されることになる。
Furthermore, the CPU 2 is freed from this short period of time, and the burden on the CPU 2 is therefore greatly reduced.

(6)発明の詳細 な説明したように本発明によれば、検索時間を短縮でき
、しかもCPHの負担も軽減できる。
(6) As described in detail, according to the present invention, the search time can be shortened and the burden on the CPH can also be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のメモリを用いたコンピータシステムを示
すブロック回路図、第2図は本発明に係るメモリの一実
施例を示すブロック回路図、第3図は第2図のメモリを
用いたコンピュータシステムを示すブロック回路図であ
る。 1:メモリシステム、2:CPU、3ニアドレスバス、
4:データパス、21ニアドレスカウンタ、22:デー
タラッチ・コンピュ−タ、23ニアドレスパス、24:
検索用信号線、REF:検索用端子、Ml、  、M1
!、・・・t M11’ r M12’ 、・・・メモ
リ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木    朗 弁理士 西 舘 和 之 弁理士 内 1)幸 男 弁理士 山  口 昭 之
Fig. 1 is a block circuit diagram showing a computer system using a conventional memory, Fig. 2 is a block circuit diagram showing an embodiment of the memory according to the present invention, and Fig. 3 is a computer system using the memory shown in Fig. 2. FIG. 2 is a block circuit diagram showing the system. 1: Memory system, 2: CPU, 3 Near address bus,
4: Data path, 21 Near address counter, 22: Data latch computer, 23 Near address path, 24:
Search signal line, REF: Search terminal, Ml, , M1
! ,...t M11' r M12',... memory. Patent applicant Fujitsu Ltd. Patent agent Akira Aoki Patent attorney Kazuyuki Nishidate 1) Yukio Patent attorney Akira Yamaguchi

Claims (1)

【特許請求の範囲】 1、 メモリセル部ト、アドレスバッファ部ト。 該アドレスバッファ部の出力をデコードして前記メモリ
セル部を選択するためのアドレスデコーダ部と、前記各
部を制御するための制御部とを具備する半導体記憶装置
において、前記制御部に接続された検索用端子、検索デ
ータを記憶するだめの記憶手段、検索用アドレス自動発
生手段、および。 前記記憶手段の検索データと前記メモリセル部から読出
されたデータとを比較する比較手段を設け、前記検索用
端子の電位を検索レベルとしたときに前記制御部は検索
用アドレス自動発生手段の出力を前記アドレスバッファ
部に切替え、これによシ、前記メモリセル部からの読出
しデータを前記検索データと比較させるようにしたこと
を特徴とする半導体記憶装置。
[Claims] 1. Memory cell section, address buffer section. In a semiconductor memory device comprising an address decoder section for decoding an output of the address buffer section and selecting the memory cell section, and a control section for controlling each of the sections, a search device connected to the control section; terminal, a storage means for storing search data, automatic search address generation means, and. Comparison means is provided for comparing the search data of the storage means and the data read from the memory cell section, and when the potential of the search terminal is set to the search level, the control section controls the output of the search address automatic generation means. A semiconductor memory device characterized in that the address buffer section is switched to the address buffer section, thereby comparing read data from the memory cell section with the search data.
JP57222070A 1982-12-20 1982-12-20 Semiconductor storage device Pending JPS59112338A (en)

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JP57222070A JPS59112338A (en) 1982-12-20 1982-12-20 Semiconductor storage device

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0217358A2 (en) * 1985-10-02 1987-04-08 Siemens Nixdorf Informationssysteme Aktiengesellschaft Method and circuitry for the contents addressing of a memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5326542A (en) * 1976-08-24 1978-03-11 Mitsubishi Electric Corp Information retrieval unit

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