JPS5891570A - Information processing system - Google Patents

Information processing system

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Publication number
JPS5891570A
JPS5891570A JP56190302A JP19030281A JPS5891570A JP S5891570 A JPS5891570 A JP S5891570A JP 56190302 A JP56190302 A JP 56190302A JP 19030281 A JP19030281 A JP 19030281A JP S5891570 A JPS5891570 A JP S5891570A
Authority
JP
Japan
Prior art keywords
data
buffer memory
instruction
main storage
storage device
Prior art date
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Pending
Application number
JP56190302A
Other languages
Japanese (ja)
Inventor
Masanobu Akagi
赤木 正信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS5891570A publication Critical patent/JPS5891570A/en
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0848Partitioned cache, e.g. separate instruction and operand caches

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

PURPOSE:To shorten an access time, by providing plural data buffer memories corresponding to a kind of data, and using a data in the buffer memory, whose use is decided, and a data in a main storage device, when executing an instruction. CONSTITUTION:An information processor 10 is connected to a main storage device 20. Through a main storage access mechanism 100, said processor is connected to an instruction decoding mechanism 200, an instruction buffer memory 300, and each data buffer memory 400-600 of a floating point, a fixed point and a decimal character, and accesses to the main storage device 20 by a request of these memories. The instruction decoding mechanism 200 takes an instruction in advance, decodes it, decides the buffer memory 400-600 to be used, and also instructs which operating mechanisms 7,100-7,300 in an operating mechanism 700 are to be used. In this way, a buffer memory which has large capacity and is capable of accessing at a high speed is formed, its access time is reduced, and the utilization degree is elevated.

Description

【発明の詳細な説明】 本発明は、情報処理システム、特に、複数の)(ラフア
メモリを含む情報処理システムに関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing system, and more particularly to an information processing system including a plurality of rough memories.

従来の情報処理システムはバッファメモリを単一あるい
は高々2種のバッフアメそりを含んで構成されており、
命令とデータ共通あるいは命令とデータ各々に関し、主
記憶装置の記憶する命令およびデータの汎用的な一部の
写しを保持し、高速アクセスを可能とするものであった
Conventional information processing systems are configured with a buffer memory that includes a single buffer memory or at most two types of buffer memory.
For common instructions and data or for each instruction and data, a copy of a general-purpose part of the instructions and data stored in the main memory is held, allowing high-speed access.

従って、データが保持されたバッファメモリ内には浮動
小数点データ、固定小数点データ、10進データ、文字
データ等が混在し、性能を向上させるためにバッファメ
モリの容量を大きくすると、バッファメモリの物理的大
きさが大きくなり回路および線路による遅延時間が大き
くなって、バッファメモリのアクセス時間を大きくし性
能が低下するという欠点があった。
Therefore, floating point data, fixed point data, decimal data, character data, etc. coexist in the buffer memory that holds data, and when increasing the capacity of the buffer memory to improve performance, the physical As the size increases, the delay time due to circuits and lines increases, which increases the access time of the buffer memory and degrades performance.

また、バッファメモリの効用はプログラムにおいて、一
度使用されたデータが再度使用される可能性が高く、こ
の時バッファメモリ内に以前使用したデータが残されて
いればこれを高速にアクセスできることにあるが、従来
の情報処理システムにおいては各種データが同一バラ・
ファメモリ内に混在するため、プログラムの大きなルー
ズ動作等において、後に使用される可能性の高い特定の
種類のデータが他の種類の後に使用される可能性は低い
が大量の容量を必要とするデータによってバッファメモ
リ内から追い出されてしまい、性能が低下するという欠
点もあり次。
In addition, the utility of buffer memory is that there is a high possibility that data that has been used once will be used again in a program, and if previously used data remains in the buffer memory, it can be accessed at high speed. In conventional information processing systems, various types of data are
Because they are mixed in the file memory, certain types of data that are likely to be used later, such as large loose operations in programs, are data that is unlikely to be used after other types but requires a large amount of capacity. There is also the disadvantage that performance will be degraded as the file will be evicted from the buffer memory.

低下して性能が低下するという欠点がめった。The drawback is that performance deteriorates.

本発明の目的は、バッファメモリのアクセス時間を減少
せしめるとともに利用fを向上して性能を向上させるこ
とができる情報処理システムを提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide an information processing system that can reduce buffer memory access time and improve performance by increasing utilization f.

すなわち、本発明の目的は、データの種類に対応して複
数のデータバッファメモリを設けることにより、不必要
な異種データのバッファメモリ内混在を除去し、後に必
要となるデータが他の種類のデータによってバッファメ
モリ内から追い出されることのないように構成して上記
欠点を解決しすなわち、本発明の仙の目的は、データの
種類に対応した複数のデータバッファメモリを設けるこ
とにより、各々のバッファメモリの物理的な大きさを小
さくし、高速のアクセス時間を可能としながら、全体と
して大容量のバッファメモリシステムを与えることによ
り高性能を可能として上記欠点を解決し念情報処理装置
を提供することにある。
That is, an object of the present invention is to eliminate unnecessary mixture of different types of data in the buffer memory by providing a plurality of data buffer memories corresponding to the types of data, and to prevent data that will be needed later from being mixed with other types of data. In other words, an object of the present invention is to solve the above-mentioned drawbacks by configuring the buffer memory so that the data will not be evicted from the buffer memory. An object of the present invention is to provide a digital information processing device that solves the above-mentioned drawbacks by reducing the physical size of the computer and providing a high-capacity buffer memory system as a whole while enabling high-speed access times and high performance. be.

本発明の情報処理システムは、命令およびデータを記憶
する主記憶装置と、前記主記憶装置に記憶した命令の写
しを記憶する命令バッファメモリと、前記主記憶装置に
記憶したデータの写しをデータの種類に対応して記憶す
る複数のデータバッファメモリと、前記命令バッファメ
モリから読み出した命令の実行に際していずれのデータ
バッファメモリを使用するかを決定する決定機構と、前
記決定機構で決定されたデータバッファメモリおよび前
記主記憶装置から読み出したデータ管用いて演算を実行
する実行機構とを含んで構成される。
The information processing system of the present invention includes a main memory for storing instructions and data, an instruction buffer memory for storing a copy of the instructions stored in the main memory, and a copy of the data stored in the main memory. a plurality of data buffer memories that store data corresponding to the type; a determining mechanism that determines which data buffer memory is to be used when executing an instruction read from the instruction buffer memory; and a data buffer determined by the determining mechanism. It is configured to include a memory and an execution mechanism that executes calculations using a data pipe read from the main storage device.

すなわち、本発明の情報処理システムは、データの種類
に対応した複数のデータバッファメモリと、命令の実行
に際していずれのデータバッファメモリを使用するかを
決定する機構と、使用を決定されたデータバッファメモ
リ内のデータおよび主記憶装置内に記憶されるデータを
用いて演算を実行する機構とを含んで構成される。
That is, the information processing system of the present invention includes a plurality of data buffer memories corresponding to the types of data, a mechanism for determining which data buffer memory to use when executing an instruction, and a mechanism for determining which data buffer memory to use when executing an instruction. and a mechanism for performing calculations using data stored in the storage device and data stored in the main storage device.

すなわち、本発明の情報処理システムは、主記憶装置に
記憶された命令およびデータを直接あるいhバッファメ
モリを介してアクセスし、命令により与えられた指示に
従って演算の実行を制御する情報処理システムにおいて
、 実行すべき演算のデータの種類に対応した複数のデータ
バッファメモリを有し、 命令の実行に際し、該命令の指示する演算のデータの種
別により、上記複数のデータバッファメモリのいずれを
使用するかを決定し、 該決定されたデータバッフアメそりの保持するデータお
よび主記憶装置の記憶するデータを用いて指定され九演
算を実行するように構成される。
That is, the information processing system of the present invention is an information processing system that accesses instructions and data stored in a main memory device directly or via h buffer memory, and controls the execution of operations according to instructions given by the instructions. , has a plurality of data buffer memories corresponding to the types of data of the operation to be executed, and when executing an instruction, which of the plurality of data buffer memories is used depending on the type of data of the operation specified by the instruction. The device is configured to perform nine specified operations using the determined data held in the data buffer and the data stored in the main storage device.

本発明の情報処理システムは、通常のデータがそれが記
述されている特定の型式、すなわちデータの種類によっ
て定まる型式で参照されることを利用し、データの種類
に対応して複数のバッファメモリを設けることにより、
各々は高速なアクセスが可能な大写量のバッファメモリ
システムを構成することで、不必要にデータの追い出し
を行なうことのない高速なバッファメモリシステムを4
えるように働く。
The information processing system of the present invention takes advantage of the fact that normal data is referenced in a specific format in which it is written, that is, a format determined by the type of data, and uses a plurality of buffer memories corresponding to the type of data. By providing
By configuring a large-capacity buffer memory system that can be accessed at high speed, each of the 4
Work to improve your performance.

次に、本発明の実権例について、図面を参照して詳細に
説明する。
Next, practical examples of the present invention will be explained in detail with reference to the drawings.

第1図は、本発明の一実施例を示すブロック図で、情報
処理装置10は、主記憶装置20と接続され、主記憶ア
クセス機構100 、命令解読機構200、命令バッフ
ァメモリ300.浮動小数点データバッファメモリ40
0、固定小数点データバッファメモリsoo、ioa文
字文字データフチメモ1J600.演算機構700を含
む。
FIG. 1 is a block diagram showing an embodiment of the present invention, in which an information processing device 10 is connected to a main memory device 20, including a main memory access mechanism 100, an instruction decoding mechanism 200, an instruction buffer memory 300, and so on. Floating point data buffer memory 40
0, fixed-point data buffer memory soo, ioa character character data border memo 1J600. It includes a calculation mechanism 700.

演算機構700には浮動小数点データ演算回路7100
、固定小数点データ演算回路7200.10進文字デー
タ演算回路7300を含ち。
The calculation mechanism 700 includes a floating point data calculation circuit 7100.
, a fixed-point data calculation circuit 7200 and a decimal character data calculation circuit 7300.

主記憶アクセス機構100は命令バッファメモリ300
、浮動小数点データバッファメモリ400、固定小数点
データバッファメモリ500、!O進文字データバッフ
ァメモリ600とそれぞれ接続され、これらのデータバ
ッファメモリからの要求に従って主記憶装置20へのア
クセス、すなわち、読み出し、あるいは、書き込み、あ
るいは、制御指令の実行を行なう。
The main memory access mechanism 100 is an instruction buffer memory 300
, floating point data buffer memory 400, fixed point data buffer memory 500, ! They are respectively connected to O-adic character data buffer memories 600, and access the main storage device 20, that is, read or write, or execute control commands, according to requests from these data buffer memories.

命令解読機構200は、命令の先取り、解読および命令
オペ2ンドとしてのデータの読み出しを指示する機構で
1、浮動小数点データバッファメモリ400、固定小数
点データバッファメモリ500、および10進文字デー
タバッファメモリ600のいずれのデータバッファメモ
リを使用するかの決定を行なう。
The instruction decoding mechanism 200 is a mechanism for instructing the prefetching and decoding of an instruction, and the reading of data as an instruction operand, and includes a floating point data buffer memory 400, a fixed point data buffer memory 500, and a decimal character data buffer memory 600. A decision is made as to which data buffer memory to use.

すなわち、命令解読機構200は従来と同じく命令先取
り制御部として知られている技術に於ける動作と共に、
使用するデータバッファメモリの決定を行なう機能を持
つ。従って、命令の読み出しあるいけ先取りが必要にな
ると、命令解読機構200 #′i命令バッファメモリ
 300に命令アドレスを与えて命令の読み出しを指示
し、読み出された命令を必要に応じてバッファリングし
た後、実行開始のタイミングで命令のデコードを行なう
と共に、オペランドとしてのデータのアドレス計算を行
ない、その結果書られるオペランドアドレス?データバ
ッファメモリ400 、500 、600 ニ送ってデ
ータの読み出しを指示する。
That is, the instruction decoding mechanism 200 operates in a technique known as an instruction prefetch control section, as in the past, and
It has the function of determining the data buffer memory to be used. Therefore, when it is necessary to read or prefetch an instruction, the instruction decoder 200 #'i instruction buffer memory 300 is given an instruction address to instruct the instruction to be read, and the read instruction is buffered as necessary. After that, at the timing of the start of execution, the instruction is decoded, and the address of the data as an operand is calculated, and the operand address written as a result? The data buffer memories 400, 500, and 600 are sent to instruct data reading.

この時同時に命令解読機構200は、命令の扱うデータ
の種別を判断し、種別に応じていずれのデータバッファ
メモリ400,500.600 ?使用するかを決定し
、その結果に従って、データバッファメモリ400 、
500 、600および(あるいは)演算機構700に
指示する。
At the same time, the instruction decoding mechanism 200 determines the type of data handled by the instruction, and depending on the type, which data buffer memory 400, 500, 600? The data buffer memory 400,
500 , 600 and/or arithmetic unit 700 .

命令解読機構200は、を光、演算機構700に実行す
べき演算の種類を指示するとともに実行された演算の結
果を演算機構700から報告されて受信する。
The instruction decoder 200 instructs the arithmetic unit 700 about the type of operation to be performed, and receives a report from the arithmetic unit 700 of the results of the executed operations.

命令バッファメモリ300は命令を専用に保持しておく
バッファメモリであり他のデータバッファメモリ400
,500,600と同様、内部の構成は従来技術で知ら
れるバッファメモリと同様であり、必要な情報のアドレ
スを与えられて、内部に保持する対応情報を読み出して
与えるか、あるいは主記憶装置20にアクセスして必要
な情報を読み出し要求元に与えるとともに内部に保持す
る機能を持つ。詳細な構成方法は、従来技−術で知られ
る各種構成のいずれであっても良い。
The instruction buffer memory 300 is a buffer memory that exclusively holds instructions, and other data buffer memories 400
, 500, and 600, the internal configuration is similar to that of a buffer memory known in the prior art, and when an address of necessary information is given, the corresponding information held internally is read out and provided, or the main memory 20 It has the function of accessing and reading the necessary information and providing it to the requester, as well as storing it internally. The detailed configuration method may be any of various configurations known in the prior art.

浮動小数点データバッファメモリ400、固定小数点デ
ータバッファメモリsoo、to進文字データバッファ
メモリ600は保持される情報が各々浮動小数点データ
、固定小数点データ、10進及び文字データ専用である
ことを除いて、命令バッファメモリ300と同様従来技
術で知られるバッファメモリと同様である。
Floating point data buffer memory 400, fixed point data buffer memory soo, and to-adic character data buffer memory 600 are used for instructions, except that the information held is exclusively for floating point data, fixed point data, decimal and character data, respectively. The buffer memory 300 is similar to buffer memories known in the prior art.

但し、命令解読機構200により判定された結果、4I
足の命令では特定のデータバッファメモリ400 、5
00 、600が使用されることとなり使用されないデ
ータバッファメモリ400,500,600は不要な動
作を行なうかあるいけ全く動作しないこととなる。
However, as a result of the determination by the instruction decoding mechanism 200, 4I
In the foot command, a specific data buffer memory 400, 5
00, 600 will be used, and the unused data buffer memories 400, 500, 600 will perform unnecessary operations or do not operate at all.

上述の実施例においては、データバッファメモリ400
 、500 、600 Fi3種類の構成となっている
が、これは本発明の本質に係るものではなく何種類であ
っても良い。特に、論理演算用専用データを大量に扱う
システムでは、論理演算用のデータバッファメモリを別
に設けても良く、また、2進数値データを少量しか使わ
ないシステムでは、浮動小数点データバッファメモリ4
00と固定小数点バッファメモリ 500を単一のデー
タバッファメモリとして2種のデータの混在を許すよう
な構成にしても良い。
In the embodiment described above, the data buffer memory 400
, 500, and 600 Fi, but this does not relate to the essence of the present invention and any number of types may be used. In particular, in a system that handles a large amount of data dedicated to logical operations, a separate data buffer memory for logical operations may be provided, and in a system that uses only a small amount of binary value data, a floating point data buffer memory 4.
00 and the fixed-point buffer memory 500 may be configured as a single data buffer memory to allow two types of data to coexist.

演算機構700は命令解読機構200からの指示を受け
て必要な演算を使用が決定されたデータバッファメモリ
400,500,600から読み出されたあるいはデー
タバッフアメそり400,500゜600経由で主記憶
装置20から読み出されたデータを使用して実行し、結
果を命令解読機構200に報告するとともに必要に応じ
てデータバッファメモリ400,500,600への1
き込みあるいは主記憶装置20への書き込みを指示する
The arithmetic unit 700 receives instructions from the instruction decoding unit 200 and performs necessary operations by reading them out from the data buffer memories 400, 500, and 600 that have been determined to be used, or reading them out from the main memory via the data buffer memories 400, 500, and 600. It is executed using the data read from the device 20, and the result is reported to the instruction decoding mechanism 200.
Instructs to write or write to the main storage device 20.

演算機構700は浮動小数点データ演算回路7100、
固定小数点データ演算回路7200、lO進文字データ
演算回路7300から構成され、各々浮動小数点データ
バッファメモリ400、固定小数点データバッファメモ
リ500.10進文字データバッファメモリ600との
間でデータの読み出し、書き込みの制御を行なう。
The calculation mechanism 700 includes a floating point data calculation circuit 7100,
Consists of a fixed-point data calculation circuit 7200 and a 10-decimal character data calculation circuit 7300, which perform data reading and writing between floating-point data buffer memory 400, fixed-point data buffer memory 500, and decimal character data buffer memory 600, respectively. control.

なお、上述の実施例においては、浮動小数点データ演算
回路7100.固定小数点データ演算回路7200.1
0進文字データ演算回路7300祉各々独立のハードウ
ェアとして説明したが、これらは共通の1つのハードウ
ェアとして実現されても良い。
Note that in the above embodiment, the floating point data calculation circuit 7100. Fixed-point data calculation circuit 7200.1
Although the decimal character data calculation circuit 7300 has been described as independent hardware, they may be realized as one common hardware.

本発明の情報処理システムは、複数のデータバッファメ
モリをデータの種別に対応して設けることにより、大容
量の為速アクセスか可能なバッフアメそリンステムを有
する情報処理システムを構成することにより、アクセス
時間を減少し利用度を向上して性能を向上できるという
効果がある。
The information processing system of the present invention has a plurality of data buffer memories corresponding to the types of data, thereby configuring an information processing system having a buffer memory system that has a large capacity and can be accessed quickly. This has the effect of reducing usage, increasing utilization, and improving performance.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示すブロック図である。 10・・・・・・情報処理装置、20・・・・・・主記
憶装置、100・・・・・・主記憶アクセス機構、20
0・・・・・・命令解読機構、300・・・・・・命令
バッファメモリ、400・・・・・・浮動小数点データ
バッファメモリ、500・・・、・・固定小数点データ
バッファメモリ、600・・・・・・10進妻緋文字デ
ータバッファメモリ、 700・・・・・・演算機構、
7100・・・・・・浮動小数点データ演算回路、72
00・・・・・・固定小数点データ演算回路、7300
・・・・・・10進要び文字データ演算回路、20−1
 、 too−t 、 too−2、too−s 、 
to。 −4、100−5、200−1、200−2,200−
3。 200−4 、200−5 、300−1 、 aoo
−2、+6゜−1,4oo−2,50071、500−
2,600−t 。 600−2 、700−1 、7100−1 、720
0−1 ;7300−1・・・・・・パス。
FIG. 1 is a block diagram showing one embodiment of the present invention. 10... Information processing device, 20... Main storage device, 100... Main memory access mechanism, 20
0...Instruction decoding mechanism, 300...Instruction buffer memory, 400...Floating point data buffer memory, 500...Fixed point data buffer memory, 600... ... Decimal scarlet letter data buffer memory, 700 ... Arithmetic mechanism,
7100...Floating point data calculation circuit, 72
00...Fixed point data calculation circuit, 7300
...... Decimal character data calculation circuit, 20-1
, too-t, too-2, too-s,
to. -4, 100-5, 200-1, 200-2,200-
3. 200-4, 200-5, 300-1, aoo
-2, +6°-1,4oo-2,50071,500-
2,600-t. 600-2, 700-1, 7100-1, 720
0-1; 7300-1...Pass.

Claims (1)

【特許請求の範囲】[Claims] 命令およびデータを記憶する主記憶装置と、前記主記憶
装置に記憶した命令の写しを記憶する命令バッファメモ
リと、前記主記憶装置に記憶したデータの写しをデータ
の種類に対応して記憶する複数のデータバッファメモリ
と、前記命令ノ(ラフアメモリから読み出した命令の実
行に際していずれのデータバッファメモリを使用するか
を決定する決定機構と、#記決定機構で決定されたデー
タバッファメモリおよび前記主記憶装置から読み出した
データを用いて演算を実行する実行機構とt含むことを
特徴とする情報処理システム。
a main storage device that stores instructions and data; an instruction buffer memory that stores a copy of the instructions stored in the main storage device; and a plurality of instruction buffer memories that store copies of the data stored in the main storage device in correspondence with data types. a data buffer memory, a determining mechanism that determines which data buffer memory to use when executing the instruction read from the rougher memory, and a data buffer memory determined by the determining mechanism and the main storage device. An information processing system comprising: an execution mechanism that executes an operation using data read from an information processing system;
JP56190302A 1981-11-27 1981-11-27 Information processing system Pending JPS5891570A (en)

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JP (1) JPS5891570A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0496439A2 (en) * 1991-01-15 1992-07-29 Koninklijke Philips Electronics N.V. Computer system with multi-buffer data cache

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0496439A2 (en) * 1991-01-15 1992-07-29 Koninklijke Philips Electronics N.V. Computer system with multi-buffer data cache
US5822757A (en) * 1991-01-15 1998-10-13 Philips Electronics North America Corporation Computer system with multi-buffer data cache for prefetching data having different temporal and spatial localities

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