JPS5885565A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5885565A JPS5885565A JP56183285A JP18328581A JPS5885565A JP S5885565 A JPS5885565 A JP S5885565A JP 56183285 A JP56183285 A JP 56183285A JP 18328581 A JP18328581 A JP 18328581A JP S5885565 A JPS5885565 A JP S5885565A
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- memory devices
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 2
- 239000010931 gold Substances 0.000 claims 2
- 229910052737 gold Inorganic materials 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 1
- 238000006073 displacement reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H01L29/68—
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明Ｉ′１ｔｉｊ子式可変抵子袋可変抵抗装置するも
のである。
のである。
電子式可変抵抗装置は、通常、半導体スイッチを複数個
並列に接続し、同時に導通せしめる半導体スイッチの個
数全外部より制御することで、半導体スイッチの導通時
の内部抵抗の並列合成抵抗を変化せしめる構成をとって
いる。ここで、同時に導通する半導体スイッチの個数を
制御する信号は、並列接続される半導体スイッチの全個
数ｉＮとするとき、少なくとも２° ’（Ｎ’＋１≦２
ｎ （ｎ ；自然数）で与えられるｎ本のセレクト入力
線に加えられるパラレル２値信号であるか、あるいは、
１本のセレクト入力１３Ｆ加えられるｎ個のシリアル２
値信号である。いずれの場合においてもセレクト入力線
に加えられた制御信号はデコーダ回路全通って半導体ス
イッチの制御電極に加えられる。
並列に接続し、同時に導通せしめる半導体スイッチの個
数全外部より制御することで、半導体スイッチの導通時
の内部抵抗の並列合成抵抗を変化せしめる構成をとって
いる。ここで、同時に導通する半導体スイッチの個数を
制御する信号は、並列接続される半導体スイッチの全個
数ｉＮとするとき、少なくとも２° ’（Ｎ’＋１≦２
ｎ （ｎ ；自然数）で与えられるｎ本のセレクト入力
線に加えられるパラレル２値信号であるか、あるいは、
１本のセレクト入力１３Ｆ加えられるｎ個のシリアル２
値信号である。いずれの場合においてもセレクト入力線
に加えられた制御信号はデコーダ回路全通って半導体ス
イッチの制御電極に加えられる。
また、半導体スイッチの個数が多く々ると、制御信号が
パラレル２値１ぎ号であれば、セレクト入力？ｔ、２．
１の数が増加し、シリアル２値信号であれば一組の制御
信号の長さが増加するためにスイッチの開閉Ｕ？：、要
する時間が長くなる。
パラレル２値１ぎ号であれば、セレクト入力？ｔ、２．
１の数が増加し、シリアル２値信号であれば一組の制御
信号の長さが増加するためにスイッチの開閉Ｕ？：、要
する時間が長くなる。
本発明の目的は、第１に前記従来の電子式可変抵抗装置
の難点を排し、１本のセレクト入力線に印加されるアナ
ログ信号のみで、デコーダ回路全必要とせずに、同時１
ｆｉ導通する半導体スイッチの個数が制御可能な電子式
可変抵抗装置を提供することにあり、第２にアナログ制
御信号の変化に伴なう抵抗値の変化が、非直線的である
電子式可変抵抗装置を提供することにある。
の難点を排し、１本のセレクト入力線に印加されるアナ
ログ信号のみで、デコーダ回路全必要とせずに、同時１
ｆｉ導通する半導体スイッチの個数が制御可能な電子式
可変抵抗装置を提供することにあり、第２にアナログ制
御信号の変化に伴なう抵抗値の変化が、非直線的である
電子式可変抵抗装置を提供することにある。
本発明の電子式可変抵抗装置は闇値可変型不揮発性半導
体記憶装置（Ｖａｒｉａｂｌｅ Ｔｈｒｅｓｈｏｌｄ
Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｍｅｍｏｒｙ・−・・−以下、ＶＴＮＶＳＭ と略
記する）を半導体スイッチとして用いろことを最大の特
徴としている。現在開発されているＶＴＮＶＳＭは２種
類ある。一つはＭＮＯ−８ＦＥＴに代表される二重ゲー
ト絶縁層を有するＭＯ８型ＦＥＴであって、ゲート電極
と基板間に印加す ５− るパルス電圧の極性、大きさあるいはパルス巾を変える
ことにより、上層誘電体内に蓄積される電荷の種類およ
び量を変化させ、閾値電圧を任意の値に設定する。いま
一つは、浮遊ゲート型ｋｉＯ８ＦＢＴ（ＦＡＭＯ８と呼
ばれる）であって、ドレイン端でのアバランチブレーク
ダウンで発生する高エネルギーの電子−正孔対を電荷源
としゲート電極に印加する電圧の極性あるいは大きさを
変えることによって、ゲート絶縁層内にある浮遊ゲート
に蓄積される電荷の種類あるいは量を変化させて、閾値
電圧を任意の値に設定する。
体記憶装置（Ｖａｒｉａｂｌｅ Ｔｈｒｅｓｈｏｌｄ
Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｍｅｍｏｒｙ・−・・−以下、ＶＴＮＶＳＭ と略
記する）を半導体スイッチとして用いろことを最大の特
徴としている。現在開発されているＶＴＮＶＳＭは２種
類ある。一つはＭＮＯ−８ＦＥＴに代表される二重ゲー
ト絶縁層を有するＭＯ８型ＦＥＴであって、ゲート電極
と基板間に印加す ５− るパルス電圧の極性、大きさあるいはパルス巾を変える
ことにより、上層誘電体内に蓄積される電荷の種類およ
び量を変化させ、閾値電圧を任意の値に設定する。いま
一つは、浮遊ゲート型ｋｉＯ８ＦＢＴ（ＦＡＭＯ８と呼
ばれる）であって、ドレイン端でのアバランチブレーク
ダウンで発生する高エネルギーの電子−正孔対を電荷源
としゲート電極に印加する電圧の極性あるいは大きさを
変えることによって、ゲート絶縁層内にある浮遊ゲート
に蓄積される電荷の種類あるいは量を変化させて、閾値
電圧を任意の値に設定する。
第１図は、本発明の第１の実施例を示す図であって、互
に異なる閾値電圧を有する複数個のＶＴ−ＮＶＳＴＷＩ
−１，］、 −２，＝−−−−１−ｎが、並列に接続
され、かつ各ＶＴＮＶＳＭ １−１．１−２．・・・・
・・１−ｎのゲート電極２−１．２−２．・・・・・・
２−ｎは同一のゲート電圧印加用配線３１／ｉ１ｍ結線
されている。
に異なる閾値電圧を有する複数個のＶＴ−ＮＶＳＴＷＩ
−１，］、 −２，＝−−−−１−ｎが、並列に接続
され、かつ各ＶＴＮＶＳＭ １−１．１−２．・・・・
・・１−ｎのゲート電極２−１．２−２．・・・・・・
２−ｎは同一のゲート電圧印加用配線３１／ｉ１ｍ結線
されている。
本絹１の実施例の構成によれば、ゲート電圧印加用配Ｈ
３ｔｃアナログ信号全印加すると、印加ア ６− ナログ浦号より低い閾値電圧に設定されているｍ個（７
）ＶＴＮＶＳＭ １−１．１−２． ・＝・１−ｍは導
通し、印加アナログ信号より商い閾値電圧に設定さｈ
ているＶＴＮＶＳＭ １− （ｍ＋ １ ）、 ・・印
−１−ｎは非導通のままである。即ち、ゲート電圧印加
用配ａ３ｖｃ印加されるアナログ信号の大きさにより、
複ｆＢＢのＶＴＮＶＳＭ １−１．１− ｚ−−−−
１，−ｎの向導通するＶＴＮ’ＶＳＭ １−１ 、 ・
山−１−ｍの数ｍは一意的に決定され、したがって、導
通しているＶＴＮＶＳＭ １−１．・・・・・ｉ −ｍ
の導通時開部抵抗の並列合成抵抗である入力端子４と出
力端子５間の抵抗も入力アナログ信号の大きさにより一
意的に決定される。即ち、本発明の第１の実施例によれ
ば、１本のセレクト入力線３に印加されるアナログ信号
のみで、デコーダ回路全必要とすることなく同時に導通
する半導体スイッチの個数、したがって、入出力端子４
，５間の抵抗を制御し得る簡便な構造の電子式可変抵抗
装置が得られる。
３ｔｃアナログ信号全印加すると、印加ア ６− ナログ浦号より低い閾値電圧に設定されているｍ個（７
）ＶＴＮＶＳＭ １−１．１−２． ・＝・１−ｍは導
通し、印加アナログ信号より商い閾値電圧に設定さｈ
ているＶＴＮＶＳＭ １− （ｍ＋ １ ）、 ・・印
−１−ｎは非導通のままである。即ち、ゲート電圧印加
用配ａ３ｖｃ印加されるアナログ信号の大きさにより、
複ｆＢＢのＶＴＮＶＳＭ １−１．１− ｚ−−−−
１，−ｎの向導通するＶＴＮ’ＶＳＭ １−１ 、 ・
山−１−ｍの数ｍは一意的に決定され、したがって、導
通しているＶＴＮＶＳＭ １−１．・・・・・ｉ −ｍ
の導通時開部抵抗の並列合成抵抗である入力端子４と出
力端子５間の抵抗も入力アナログ信号の大きさにより一
意的に決定される。即ち、本発明の第１の実施例によれ
ば、１本のセレクト入力線３に印加されるアナログ信号
のみで、デコーダ回路全必要とすることなく同時に導通
する半導体スイッチの個数、したがって、入出力端子４
，５間の抵抗を制御し得る簡便な構造の電子式可変抵抗
装置が得られる。
上記本発明の第１の実施例は、個別的なＶＴＮ−ＶＳＭ
を複数個並列に１妾続することによって得らＪする
ことに当然であるが、これをモノリシック構成とするこ
とで空間的な寸法縮少および価格の低減を汀かることが
可能である。
を複数個並列に１妾続することによって得らＪする
ことに当然であるが、これをモノリシック構成とするこ
とで空間的な寸法縮少および価格の低減を汀かることが
可能である。
通常の機械式可変抵抗装置は、摺動子の原点からの変位
量によって抵抗値が定まるように構成されており、抵抗
値−変位量の関係が、線型性を有するＡカーブ、変位量
が大きくなるほど同一の変位量変化に対する抵抗値変化
量か大きくなるＢカーブ、変位量が大きくなるほど同一
の変位量変化に対する抵抗値変化量が小さくなるＣカー
ブ等の特性を有するようになっている。特に、音量制御
に用（０られる可変抵抗装置としては、人間の刺激閾が
対数関係にあることから、Ｂカーブ特性のものが用いら
れることが多い。したがって、本発明による電子式可変
抵抗装置においてもアナログ信号の犬＾さと入出力動子
間抵抗値との関係に非直線性をもたせることが必要とさ
れる場合がある。
量によって抵抗値が定まるように構成されており、抵抗
値−変位量の関係が、線型性を有するＡカーブ、変位量
が大きくなるほど同一の変位量変化に対する抵抗値変化
量か大きくなるＢカーブ、変位量が大きくなるほど同一
の変位量変化に対する抵抗値変化量が小さくなるＣカー
ブ等の特性を有するようになっている。特に、音量制御
に用（０られる可変抵抗装置としては、人間の刺激閾が
対数関係にあることから、Ｂカーブ特性のものが用いら
れることが多い。したがって、本発明による電子式可変
抵抗装置においてもアナログ信号の犬＾さと入出力動子
間抵抗値との関係に非直線性をもたせることが必要とさ
れる場合がある。
本発明のＴ子式可変抵抗装置に非直線性をもたせるため
［は、次のよう々構成をとればよい。
［は、次のよう々構成をとればよい。
一つけ、構造および寸法の相等しい、したがって導通時
間内部抵抗の相等しいＶＴＮＶＳＭを複数ｆｆｉ＆ 用
ｉ Ｌ、％ＶＴＮＶＳＭ のｌｄ値ｉｆｆ、 ’ｉ各Ｖ
’Ｊ’ＮＶＳＭ間の閾値電圧差が、少なくとも一組に異
なるように設定することにより、同一のアナログ入力信
号差に対１−る導通するＶＴＮＶＳＭの１！４１数の変
化が、アナログ入力信号の大きさによって異なるように
した構成である。いま一つは、複数１固のＶＴＮＶＳＭ
間の閾値電圧の差はヰしくしてお衣、各ＶＴＮＶＳＭの
構造あるいは寸法を変える、即ち、導通時開部抵抗を変
えることにより、同一のアナログ入力信号差に対する、
導通するＶＴＮＶＳＭの個数の変化Ｃ１アナログ入力信
号の大きさによらず一定であるが、並列合成抵抗の値の
変化がアナログ入力信号の大きさく１こよって異なるよ
うにした構成である。
間内部抵抗の相等しいＶＴＮＶＳＭを複数ｆｆｉ＆ 用
ｉ Ｌ、％ＶＴＮＶＳＭ のｌｄ値ｉｆｆ、 ’ｉ各Ｖ
’Ｊ’ＮＶＳＭ間の閾値電圧差が、少なくとも一組に異
なるように設定することにより、同一のアナログ入力信
号差に対１−る導通するＶＴＮＶＳＭの１！４１数の変
化が、アナログ入力信号の大きさによって異なるように
した構成である。いま一つは、複数１固のＶＴＮＶＳＭ
間の閾値電圧の差はヰしくしてお衣、各ＶＴＮＶＳＭの
構造あるいは寸法を変える、即ち、導通時開部抵抗を変
えることにより、同一のアナログ入力信号差に対する、
導通するＶＴＮＶＳＭの個数の変化Ｃ１アナログ入力信
号の大きさによらず一定であるが、並列合成抵抗の値の
変化がアナログ入力信号の大きさく１こよって異なるよ
うにした構成である。
導通時開部抵抗の小さいＶ Ｔ ＮＶ Ｓ Ｍを並列接
続して電子式可変抵抗装置全構成した場合には、−個の
ＶＴＮＶＳＭの導通／非導通による並列合成抵抗値の変
化も小さくなるため、可変抵抗装置としての機能４二十
分にもたせるためには、極めて多数のＶＴＮＶＳＭ全必
要とすることになる。１６精度電 ９− 子犬可変抵抗装置を構成するには、このような極めて多
数の、導通時開部抵抗の小さいＶＴＮＶＳＭを並列接続
する方式が望ましいが、それほど精度を必要としない場
合ｖｃは、ＶＴＮＶＳＭの個数の増加はｔ可変抵抗装置
の大きさおよび価格を増大せしめるため、望ましいこと
ではない。
続して電子式可変抵抗装置全構成した場合には、−個の
ＶＴＮＶＳＭの導通／非導通による並列合成抵抗値の変
化も小さくなるため、可変抵抗装置としての機能４二十
分にもたせるためには、極めて多数のＶＴＮＶＳＭ全必
要とすることになる。１６精度電 ９− 子犬可変抵抗装置を構成するには、このような極めて多
数の、導通時開部抵抗の小さいＶＴＮＶＳＭを並列接続
する方式が望ましいが、それほど精度を必要としない場
合ｖｃは、ＶＴＮＶＳＭの個数の増加はｔ可変抵抗装置
の大きさおよび価格を増大せしめるため、望ましいこと
ではない。
第２図は本発明の第２の実施例を示す■であって、直列
接続された１個のＶＴＮＶＳＭ １と１個の抵抗体６と
の組８−１．８−２・・・・・・８−ｎが複数組並列頃
伏さ≦主、各ＶＴＮＶＳＭ １のゲート電極２は同一の
ゲート電圧印加用配線３に結縁されている。
接続された１個のＶＴＮＶＳＭ １と１個の抵抗体６と
の組８−１．８−２・・・・・・８−ｎが複数組並列頃
伏さ≦主、各ＶＴＮＶＳＭ １のゲート電極２は同一の
ゲート電圧印加用配線３に結縁されている。
この第２の実殉例によれば、各ＶＴＮＶＳＭ １の導通
時開部抵抗が非常に小さい場合でも、直列接続された哲
抗体６の抵抗値がこれ［直列に加わっているため等何曲
な導通時開部抵抗を大きくすることが可能となる。この
場合、各ＶＴＮＶＳＭ １は純粋１ｃスイツチとして動
作していると考えてよい。
時開部抵抗が非常に小さい場合でも、直列接続された哲
抗体６の抵抗値がこれ［直列に加わっているため等何曲
な導通時開部抵抗を大きくすることが可能となる。この
場合、各ＶＴＮＶＳＭ １は純粋１ｃスイツチとして動
作していると考えてよい。
この第２の実施例においても、個別部品で形成されたＶ
Ｔ’ＮＶＳＭと抵抗体とから構成することが１０− できるが、第１の実施例におけると同様に、抵抗体も含
めてモノ１ｊシツク考成とすることにより、電子式可変
抵抗装置としての大きさ、および価格の低域をハかるこ
とが可能となる。この場合モノリシック抵抗体６として
は、Ｐ−ｎ接合で分離された拡散抵抗あるいは５１０２
層上の多結晶シリコン抵抗を用いることができる。
Ｔ’ＮＶＳＭと抵抗体とから構成することが１０− できるが、第１の実施例におけると同様に、抵抗体も含
めてモノ１ｊシツク考成とすることにより、電子式可変
抵抗装置としての大きさ、および価格の低域をハかるこ
とが可能となる。この場合モノリシック抵抗体６として
は、Ｐ−ｎ接合で分離された拡散抵抗あるいは５１０２
層上の多結晶シリコン抵抗を用いることができる。
また、第２の実施例においては、直列接続される抵抗体
６の抵抗値の全てを同一とすることのないように構成す
ることによって、アナログ入力信号の大きさと並列合成
抵抗値との関係に非直線性を持たせることが可能となる
。
６の抵抗値の全てを同一とすることのないように構成す
ることによって、アナログ入力信号の大きさと並列合成
抵抗値との関係に非直線性を持たせることが可能となる
。
さらに、直列接続される抵抗体６の抵抗値を抵抗体６毎
ＩＣ変えるにあたっては、第３図に示すように、−個の
抵抗体６を複数個の抵抗素片７の直並列接続で構成する
ことが望−ましい。即ち、構造・寸法の相等しい抵抗素
片７を複数個用意し、所要の抵抗値（（シたがって、最
適の抵抗素片７の数および直並列接続方法をとるようＩ
Ｃ−ｊ−れば、相互に異なる抵抗値を有する抵抗体６を
比（咬的容易にかつ厳密な値で得ることができる。
ＩＣ変えるにあたっては、第３図に示すように、−個の
抵抗体６を複数個の抵抗素片７の直並列接続で構成する
ことが望−ましい。即ち、構造・寸法の相等しい抵抗素
片７を複数個用意し、所要の抵抗値（（シたがって、最
適の抵抗素片７の数および直並列接続方法をとるようＩ
Ｃ−ｊ−れば、相互に異なる抵抗値を有する抵抗体６を
比（咬的容易にかつ厳密な値で得ることができる。
以上説明したように、本発明によれば、一方のセレクト
入力線に印加されるアナログ信号のみで、デコーダ回路
を必要とせずに、同時に導通する半導体スイッチの個数
が制御可能であシ、かつアナログ制御信号の変化に伴な
う抵抗値の変化を非直線的にすることが容易に達成し得
る電子式可変抵抗装置を得ることができる。
入力線に印加されるアナログ信号のみで、デコーダ回路
を必要とせずに、同時に導通する半導体スイッチの個数
が制御可能であシ、かつアナログ制御信号の変化に伴な
う抵抗値の変化を非直線的にすることが容易に達成し得
る電子式可変抵抗装置を得ることができる。
第１図、第２図は本発明の第１．第２の実施例を示す図
であって、１・・・・・閾値可変型不揮発性子４体Ａｄ
憶装置（ＶＴＮＶＳＩＭ）、２−、・＠ＶＴＮＶ８Ｍの
ゲート電極、３・・・・・ゲート電圧印加用配線、４・
・・・・・入力端子、５・・・・・・出力端子、６・・
・・・・抵抗体、を示す。また、第３図は抵抗体６の構
成の一例を示す図であって、７・・・・・・抵抗素片、
を示す。 算 ｆ 圀 、？ Ｓ
であって、１・・・・・閾値可変型不揮発性子４体Ａｄ
憶装置（ＶＴＮＶＳＩＭ）、２−、・＠ＶＴＮＶ８Ｍの
ゲート電極、３・・・・・ゲート電圧印加用配線、４・
・・・・・入力端子、５・・・・・・出力端子、６・・
・・・・抵抗体、を示す。また、第３図は抵抗体６の構
成の一例を示す図であって、７・・・・・・抵抗素片、
を示す。 算 ｆ 圀 、？ Ｓ
Claims (1)
- 【特許請求の範囲】 （１）金属−絶縁物−半導体型電界効果トランジスタを
基本構造に有する閾値可変型不揮発性半導体記憶装置を
複数個並列に接続し、かつ各閾値可変型不揮発性半導体
記憶装置のゲート電極は同一のゲート電圧印加用配線に
結線せしめることにより、ゲート印加電圧よりも閾値電
圧の低い不揮発性半導体記憶装置は導通せしめ、ゲート
印加電圧よりも閾値電圧の高い不揮発性半導体記憶装置
は非導通のままとすることを可能ならしめ、もって、ゲ
ート印加電圧の大きさＩＣより、導通する不揮発性半導
体記憶装置の個数全ｉ１ｔ制御することを特徴とする半
導体装置。 （２）前記複数個の閾値可変型不揮発性半導体記憶装置
は同一の半導体基板に構成されていることを特徴とする
特許請求の範囲第１項記載の半導体装置。 （３）前記枚数Ｉ固の閾値可変型不揮発性半導体記憶装
置（／〕構造および寸法が互いに等しく、かつ各−値可
変型不揮発性半４体記憶装置間の閾値電圧差は一様でな
いこと全特徴とする特許請求の範囲第１項記ｈｖ、の半
導体装置。 （４）前記でり数個の閾値可変型不揮発性半導体記憶装
置の構造およびも閾値可変型不揮発性半導体記憶装（Ｌ
）間の記憶値電圧差が等しく、かつ構造あるいは寸法が
互いに異なることを特徴とする特許請求の廟囲第１項記
載の半導体装置。 （５）−個の閾値可変型不揮発性半導体記憶装置と一間
の抵抗体とが直列に接続され、かつ前記直列接続された
閾値可変型不揮発性半導体記憶装置と抵抗体とから彦る
組が複数組並列接１沃され、さらに名閾値可変型不揮発
性半導体記憶装置のゲート電極は同一のゲート電圧印加
用配線に結線せしめてなることを特徴とする半導体装置
。 （６）前記複数個のｒＪＩ ｆ直可変型不揮発性半導体
装置装置、および前記謀；（１１ωの抵抗体は同一の半
導体基板に溝１ｊ１４されていること全特徴とする特許
請求のｉ４曲第５項記戎の牛導１本装吃。 （７１Ｍｆ前記抵抗体が複数個の抵仇索片の１α並列接
続により構成されていることを特徴とする特許５青木の
範囲第５項もしく（グ第６項記載の半導体装ｉ直。 （８） 戊敢１１′ｊの抵抗体の内掛なくとも一個の
抵抗値が他の猷抗体の抵抗１直と等しくないこと全特徴
とする特許請、）１この・トα囲４３５項、第６項記載
の半導体装＋１゜ （９）１組直可変型半導体記を俵装置が二・、ｆ誘’［
、ｔｉ；体ゲート絶縁１・４全Ｍする金、；４−絶縁物
−半導体型電界効果トランジスタであること全特徴とす
る、特許請求の１色相第５項ないし稟６項記妓の半導体
・反１１ｔ０ （１０） 、ｉす１ぽ可変４半シイ体記憶表１１１が
、ゲート棺縁、ｌｐ、：ｊ内ＶＣ＃過ゲートを有する金
４−拍線物−半導体型電界効果トランジスタでシ】るこ
とを特徴とする特許１．イ求／／）・・シ団ｙｇ ５項
な込し第６項記成の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56183285A JPS5885565A (ja) | 1981-11-16 | 1981-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56183285A JPS5885565A (ja) | 1981-11-16 | 1981-11-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885565A true JPS5885565A (ja) | 1983-05-21 |
Family
ID=16132970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56183285A Pending JPS5885565A (ja) | 1981-11-16 | 1981-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546726U (ja) * | 1991-11-28 | 1993-06-22 | 凸版印刷株式会社 | 内 箱 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4866379A (ja) * | 1971-12-14 | 1973-09-11 | ||
| JPS4841160B1 (ja) * | 1965-08-04 | 1973-12-05 | ||
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- 1981-11-16 JP JP56183285A patent/JPS5885565A/ja active Pending
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