JPS5877352A - 通信回線走査装置のアドレス生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、例えば通信制御装置用の通信回線走査装置、
さらに特定していえば、データが異なる速度で伝送され
る可変数の回線を走査するための走査装置に関する、も
のでるる。

通信制御装置は、それに接続された各種の回線上で遂行
でれる伝送を管理するために、データ遠隔処理システム
に含まれている。一般に、遠隔処理ネットワークの主制
御機能は、遠隔処理ネットワークの端末装置または端末
から出されるデータまたはそこへ送られるデータの処理
に適用でれる規則の登録簿を含む、１つまたはいくつか
の中央演算処理装置（ＣＰＵ）中に集中されている。通
信回線を介したデータの送受信は、中央演算処理装置に
依存する通信制御装置によって管理されている。し臥し
実際の送信制御の実行に加えて、制御装置はまた、登録
簿機能の実行、特に標準伝送プロセスに直接関係する機
能の実行をも引き受けている。このため、中央演算処理
装置は、当該タスクを遂行することを免除されており、
七の他の作業の実行に使用することができる。

通信制御装置は、主として１つまたはいくつかの中央制
御装置（ＣＣＵ）Ｋ集中でれた知能を備えた複雑なアセ
ンブリーからなっている。中央制御装置は、一方では回
線アダプターに接続でれ、他方では中央演算処理装置の
各〒ヤネルじ接続嘔れているため、いわゆるチャネル・
アダプターを介して中央演算処理装置に接続されている
。

回線アダプターは、循環式走査装置および走査装置によ
って制御される各種回線上で受信したデータまたは送信
すべきデータを一時的に保持するランダム・アクセス・
メモリ・アセンブリによって一定数の伝送回線にサービ
スすることができる。

かかる環境の下で、各回線アダプタは、各種の屋式の端
末と情報を交換する可変数の回線に接続することができ
、従ってこれらの回線上のプロトコルおよびデータ伝送
速度は異なっている。データ通信ネットワークの融通性
を最大にするには、走査すべき回線の数がいくらでわれ
、またこれらの回線上のプロトコルおよび伝送速度がい
くらでろれ、各回線アダプタ中で同じ走査装置を使用す
ることが必要でるる。

走査装置は、通信回線を連続的にアドレスして、通信制
御装置にその回線に割当てられた各走査期間にメツセー
ジの１ビツトを受信または送信させることのできる、回
線アドレス生成装置を含んでいる。

各種回線上の伝送速度は、通信制御装置が回線を非常に
高速度でまたは低速度で管理できるので同一でＦｉなく
、また回線を走査すべき周波数は全ての回線匹ついて同
一ではない。従って、回線アドレス生成装置は、走査す
べき回線の構成に機能的に適合できるものでめるべきで
ろる。

〔先行技術〕

ＩＢＭ５．７０５型通信制御装置では、回線走査周波数
の調節はプログラムによつで制御される。

°従って、制御装置に接続される回線の配列は、容易に
修正できることができない。

このことは、同じ速度特性を示す回線群の走査を制御す
るパラメータが、制御記憶装置中に書き込まれるように
なっている、仏画特許第１５８４６８０号に所載のシス
テムでも同じでめる。

従して、不発明の目的は、走査装置によって管理される
回線の構成に自動的に適合できる回線アドレス生成装置
をもたらすことでるる。

〔発明の概要〕

本発明は、メツセージ・ビットが通信回線上を伝諌され
る通信回線走査装置用のアト２し・ス生成装置匹関する
ものでるる。各回線は、ｎ個の回線インタフェース回路
を経て走査装置に接続されている。ただしｎはネットワ
ーク構成に応じて変わる。

各インタフェース回路は、可変数の回線、例えば１本の
回線または本発明の実施態様でｔｉＫ本の回線に接続す
ることができ、アドレス生成装置に、それがプラグされ
ていることを示す存在指示信号およびそれに接続嘔れて
いる回線の数を指示する信号を与えるための手段を含ん
でいる。第１の論理回路は、入力χして存在指示信号を
受は取り、その出力上に走査すべき最後の現存インタフ
ェース回路のアドレス・ビットを生成する。２進モー、
ドでｎ−１ｔでカウントできる第１のカウンタは回線の
走査に割当てられた各期間にクロックによってもたらさ
れる。増分パルスによって増分される。

このカウンタは、連続するインタフェース回線のアドレ
ス・ビットを出力する。比較機構がコラして生成された
アドレス・ビットと走査すべき最後の現存インタフェー
ス回路のアドレス・ビラトラ比較し、これらのビットが
等しいとき、リセット信号を出力する。このリセット信
号が第１カウンタに印加され、最後のインタフェース回
路が走査されたときとのカウンタは０にリセットされる
。

°　　第２の論理回路は、カウンタによって生成された
アドレス・ビットおよび回線の数を指示する信号を受信
して、第１カウン−タによってアドレスされたインタフ
ェース回路に接続されている回路の回線数を指示する出
力信ダを生成する。

第２カウンタはに−１ｉでカウントでき、比較機構から
出力回線アロドレス・ビットに与えられるリセット信号
によって増分てれるが、このアドレス・ビットはインタ
フェース・アドレス・ビットととｊＫアドレス生成装置
の出力に関する回線アドレス情報を構成する。回線イン
タフェース回路が最大数にの回線に接続されていない場
合に、第２カウンタによって与えられたアドレス・ビッ
トをアドレス生成装置の出力に対して修正するために、
禁止手段が設けられている。

〔実施態様の詳細な説明〕

次に第１図を参照しながら、本発明を実親できるシステ
ムの全般的体系について説明する。通信制御装置ＣＣは
、遠隔処理ネットワークの１要素でメジ、その−例が”
　Ｔｅｌｅｉｎｆｏｒｍａｔｉｑｕｅ　　”と題するＧ
、Ｍａｃｈｉ　　およびＪ、Ｅ、Ｇｕｉｌｂｅｒｔの著
書の第１０章に詳細に説明“されている。通信制御ヶ置
謳。、おい１、や央制御や置。。ＵＦｉ、端末Ｔと中央
演算処理装置ＣＰＵ１およびＣＰＵ２の間で伝送される
データを管理する。ＣＣＵは、チャネル・アダプタＣＡ
１、・・・昌・、ＣＡｎを介して中央演算処理装置ＣＰ
ＵＩおよびＣＰＵ２の多重チャネル（ＭＰＸ）母線に接
続でれている。

これＦｉまた、ＣＣＵ母線に接続されている回線アダプ
タＬＡ１、・・・・・・、ＬＡｎを介して端末ＴＫ接続
されている。

かかる環境の下で、本発明は、回線アダプタ用の回線走
査装置をもたらすと（七ニ関するもので、該装置はモジ
ュラ−でるる、すなわち回線数がいくらでろろうと、そ
れに接続でれた回線上で使用されるプロトコルおよび伝
送速度がいくらでろろうと、同じ装置が使用できる。

第２図は、本発明にもとづくアダプタの概略図でるる。

これは、マイクロプロセッサ制御マイクを記憶するため
の自由空間を備えた、制御メモリ（’ＣＭ）２．と連関
式れたマイクロプロセッサ（ＭＰ）１を含んでいる。こ
のメモリ２は、マイクロプロセッサ１！ｌｃよってアド
レス経路３を介してアドレス嘔れる。マイクロプロセッ
サ１はまた、アドレス経路５を介して該マイクロプロセ
ッサによってアドレスされる局部メモリ（ＬＭ）４に連
関でれている。Ｉ１０母線６Ｆｉ、プログラムによって
初期設定される操作（ＰＩＯ）およびアダプタによって
初期設定される操作（ＡＩＯ）を介して遠隔処理システ
ムのＣＣＵ母線と回線アダプタの間で情報を運搬する。

Ｉ１０母線６は、母線６ａを介して局部メモリ４に、母
線６ｂを介して制御メモリ２ＶＣ，また母線６Ｃを介し
てマイクロプロセッサ１匹接続されている。

プロセッサ・メモリ・アセンブリに接続でれてい’Ｍｆ
！ＩＳＬ／−／２／（ＥＸＴ　Ｒ８゜、８０．７４゜ロ
プロセッサ１Ｖｃよってア「°レス経路９を介してアド
レスすることができ、マイクロプロセッサ１が線１１上
の制御備考の制御下で外部レジスタ８中で遂行される読
み書き操作を介して回線走査装置７と通信できるように
する。゛外部レジスタ８は、母線１０を介して読み取り
または書き込みされる。

次に説明するように、走査装置７は、他の諸要素の他に
、各回線に領域が割当てられた記憶装置配列を含んでい
る。

本発明の走査装置７は、走査すべき回線および制御メモ
リ２の選択された位置に与えられる情報ｔたはそこから
来る情報を交換するために、いわゆる「サイクル・スチ
ール」モードでマイクロプロセッサ１の制御メモリ２と
通信する。データは母線１６を介して交換でれ、メモリ
２は径路１７を介してアドレスでれる。外部レジスタ８
の１つの中で報告式れるめる条件のとき、マイクロプロ
セッサ１を中断するための、割り込み経路１８も−設け
らｎている。

アダプタが通信回線に接続さｎておシ、１本の全２重回
線には、変復調装置２１を介して端末と情報を授受する
ために発信インタフェース２０゛ａ及び受信イン、タフ
エース２０ｂの２個のインタフェースがついておシ、半
２重回線ｒｃは受信モセドまたは発信モードのどちらか
に使用さｎる１個のインタフェースだけがついている。

回線イン、タフエース回路（以下ｒＬＩＣ回路」と略す
）２２−０乃至２２−７が走査装置７と各回線の間に配
置さｎているが、図Ｋｔｉ５個のＬＩＣ回路が示して杉
る。

本発明の実施態様では、８個までのＬＩＣ回路を設ける
ことができる。こｎらのＬＩＣ回路は、夫々母線２３−
０乃至２３−７を介して走査装置７に接続さｎている。

各ＬＩＣ回路は、回線駆動・受信回路及びそｎＫ接続ざ
ｎた回線上で受信されるデータ・ビットまたは送信すべ
きデータ・ビットを一時的に記憶するための、゛レジス
タを含゛んでいる。レジスタは、走査装置７の制御下で
アドレス母線１５を介してアドレスで３．ＬＩＣ回路に
接続された回線はアドレス母線２４によってアドレスさ
れる。

従って、この型式のアセンブリにおいて、本発明は走査
装置７が作動しようとしている回線を各回線走査期間に
選択できるようにする回線アドレス生成装置匹関するも
のである。

本発明のアドレス生成装置を使用できる走査装置７を第
６図に概略的に示しである。

こｆ’ＬＦｉ、２つのプロセッサ３００及び６０１から
なっている。第１のプロセッサ３００は、受信さ扛て送
信さ扛る筈のビットを直列化及び非直列化し、使用さ扛
る各種の伝送プロトコルを監視し、接続さｎた変復調装
置の制御インタフェース・ワイヤを処理するために、Ｌ
ＩＣ回路２２に接続さ扛ている。データ母線１６及びア
ドレス母線１７を介して第２図のマイクロプロセッサＩ
Ｋ接続された第２のプロセッサ３０１は、文字を半ワー
ドにアセンブルし、半ワードを文ｉｖｃディスアセンブ
ルし、サイクル・スチール・モードでマイクロプロセッ
サ・メモリとの交換を保証する。こｎは、受信さｎたデ
ータ又はメモリ中に送信すべきデータを配列し、マイク
ロプロセッサ１に、既に遂行さｎた操作の結果として生
じるステータス情報を与え、マイクロプロセッサ１Ｖｃ
対する割り込み要求を取り扱う。

゛これら２つのプロセッサ３００および３０１Ｆｉ、・
　　　制御・アト、レス装置３０３によって制御される
。

プロセッサ３００Ｆｉ、同時に読み書きできる２個のメ
モリＢおよびＣのアセンブリ３０６を含み、また直列化
／非直列化機能を保証し、変復調装置を制御し、使用さ
れる各種のプロトコルを監視する監視論理回路（ＭＯＮ
　　ＬＧＣ）３０８を含んでいる。これは（線３５２上
の）読み書き制御信号の制御下で、制御・アドレス装置
３０３によってアドレスされる位置を読み取らせ、母線
Ｒ，５１０上で読み取られた情報を進行中の操作に応ζ
て宛先に転送させ、修正されたデータまたは操作の型式
に従わないデータを母線Ｗ３１２を介してこの同じ位置
に再書き込みさせる。

プロセッサ５　’０１　ｆｌ、参照番号３１．４を付さ
れ−たメモリＡおよび監視論理回路３１６を含んでいる
。プロセッサ３０１について、メモリＡのアドレスでれ
た位置での読取シおよび書込みは、線３５２上の信号に
よって制御式れ、鹸み取られたデータは、°母線８３１
８を介して、また書き込むべきデータは母線Ｗ２１０を
介して転送でれる。

監視論理回路３１６および３０８は、メモＩＪＡ。

Ｂ、Ｃを線３２２を介して書き込むことができる。

線３２４−Ａ、３２４−Ｂ、３２４−Ｃ，３２４−ＬＩ
Ｃを介してメモリＡＸＢ、ＣおよびＬＩＣ回路上の回線
をアドレスするため、アドレス情報が制御・アドレス装
置５０３によって線３２４上で生成さ扛る。ＬＩＣ回路
に与えられるアドレスは、本発明の装置によって生成で
れるものでるる。

制御・アドレス装置５０３は、マイクロプロセッサ１が
走査装置７と通信できるようにするための手段を構成す
る、マイクロプロセッサ１の外部レジスタ８およびアド
レス選択装置（ＡＤＤＲ８ＥＬ）３２６を含んでいる。

装置３２６Ｆｉ、クロック３２８によって制御され、通
常の走査モードでメモリＡ、Ｂ、Ｃの連続アドレシング
を制御する。この走査は、マイクロプロセッサＩＫよっ
て外部レジスタ８を介して伝送される線３３０上の制御
信号によって中断することができ、このとき外部レジス
タ８０１つに含まれる情報から線３３２を介してメモリ
がアドレスされる。

データは、外部レジスタ８から母線ｓ５４．５３６．３
６７を介してメモリａ、Ｂ、Ｃのアドレス選択装置１２
６ｖｃよってアドレスさｎる位置に転送される。母線３
３８は、データを監視論理回路５０８を介して、外部レ
ジスタ８とＬＩＣ回路中に位置するレジスタの間で転送
できるようにする。後者のレジスタは、アドレス選択装
置３２６によってアドレスされ、了トレシング信号が線
３４０上に生成式れる。線３４２および５４４Ｆｉ、ア
ドレス選択装置３２６に、ＬＩＣ回路の存在およびその
型式すなわち本発明にもとづいて後で説明するやシ方で
走査サイクルをネットワーク構成に適合できるようにす
るために、それらが１本以上の信号回線を接続できるか
どうかを指示する信号をもたらす。

監視論理回路３０８は、制御線３４６、データビット交
換線３４８、およびレジスタ転送線３５０を介してＬＩ
Ｃ回路と通信する。制御１ＩＩ５５２ＩＩ′ｉ、制御を
プｏ　セフ　ｔ　３００　％　３０１および制御・アド
レス装置３０５ＶＣ送ることができるようにする。

実施態様では、走査装置７は、１〜３２本の全２重デー
タ伝送回線を接続できるようにする。

走査は逐次的に実施される。２つの回線走査の間の時間
間隔は、送信または受信される２つのビットの間の時間
間隔よシも短くなければならない。

本発明の装置の最大走査速度は、毎秒５５００００受信
ないし送信ビットでるる（４本のワイヤによる伝送も「
全２重」伝送と呼ばれる）。この走査能力は、接続され
た各回線間に自動的に分配でれる。１本の回線の場合、
これは毎秒２５６ｏ。

Ｏビットで作動できるはずでるる。−４本の回線の場合
、それらは毎秒６４０．００ビツトで作動でき３２本の
回線の場合、毎秒９６００ビツトで作動できることＫな
る。上述のように回線はＬＩＣ回路２２を介して走査装
置７に接続きれている。本発明や実施態様では、各ＬＩ
Ｃ回路を１本または゛　４本の回線に接続することがで
きる。それぞれいわゆるＬＩＣカード上に設けられ、走
査装置７に接続式れた＞　１個ないし８個のＬＩＣ回路
を備えることが可能でるる。接続されるＬＩＣ回路の数
が、回線走査を自動的に修正する。これは、線３４２お
よび３４４の機能でるる。ｒＬＩＣ存在」と表記さｎた
線３４２Ｕ、制御・アドレス装置５０３が設置されてい
るＬＩＣ回路の数を知ることができるようにし、「ＬＩ
Ｃ１回線」と表記された線！Ｉ４４は、設置されたＬＩ
Ｃ回路が１本の回線のみに接続式れていることを示す。

従ってＬＩＣ回路は空間隙なしで０〜７次に設置しなけ
ればならない。第１のＬＩＣ回路の第１回線（回線０）
第２のＬＩＣ回路の第１回線・・・・・・、最後に設置
されたＬＩＣ回路の第１回線、次に第１のＬＩＣ回路の
第２回線（回線１）、第３のＩ、　Ｉ　Ｃ回路の第２回
線・・・・・・最後に設置されたＬＩＣ回路の第２回線
、次に第１のＬＩＣ回路の第３回線【回線２）・・・・
・・、最後に設置されたＬＩＣ回路の第３回線、そして
最後に第１のＬＩＣ回路の第４回線（回線３）・・・・
・・最後に設定されたＬＩＣ回路の第４回線、そしてＬ
ＩＣ回路の第１回線に戻る。ＬＩＣ回路上ｒｃ１本の回
線しかない場合、この１本の回線は、他の回線の４倍の
回数だけ走査でれる。

走査の体系を第４図および第５図に示す。第４図は、全
てのＬＩＣ回路０〜７が４本の回線（回線０〜回線３）
ｒｃ後接続れた場合の走査体系を示し、第５図Ｆ１６個
のＬＩＣ回路があり、そのうちＬＩＣ回路１および５が
唯一の回線に接続されてい今場合の走査体系を示す。す
なわち、ＬＩＣカード１へ５の回線０が４倍の回数だけ
走査されることは明らかでるる。

本発明の実施態様では、この配置を使用している。本発
明の範囲から外れることなしに、回線の数を変更できる
ことを指摘しておく。

第３図は、単一ワイヤをもつ制御・アドレス線を示した
ものでるるか、明らかなように制御線にいくつかのワイ
ヤを備えることができ、例えば走査装置７に接続でれた
各ＬＩＣ回路匹、「Ｌｌｃ存在」ワイヤおよびｒＬＩｃ
１回線」ワイヤが備えられている。

作業は、プロセッサ′５ｏｏと３０１の間で最適配分さ
れる。この目的のため、プロセッサ３００はビット速度
で作動し、プロセッサ３０１は文字速度（８ビツト・バ
イト）ですなわちプロセッサ３００の１／８の速度で作
動する。

外部レジスタ・了センブリ８の４つのレジスタが、メモ
リＡＸＢ、Ｃの各位置へのおよびＬＩＣ回路中への読み
取りまたは書き込みアクセスの管理に割当てられる。

□　　第１のレジスタ８−１（ビット２〜７＋パリテイ
）は、マイクロプロセッサ制御マイクロコード匹よって
チャージてれ回線アドレス（ビット２〜６）およびイン
タフェース型式（発信インタフェースについてＬビット
７＝０、受信インタフェースについてはビット７＝１）
を決定する。

第２のレジスタ８−２（ビット２〜７＋パリテイ）は、
データ中間レジスタでるる。書き込みモードでは、これ
はマイクロコードによってチャージされ、データが転送
される。読み書きモードの場合は、マイクロコードが、
操作の最後にこのレジスタ中で読み取るべきデータを見
つける。

第３のレジスタ８−３（ビット０〜ら＋パリティ）Ｆｉ
、゛マイクロコードによってチャージされ、遂行すべき
操作（読み取りまたは書き込み、アクセスすべきメモリ
領域）を特定し、より具体的に確定された時にこの操作
をトリガして走査装置７の「サイクル・スチール」モー
ドで同期操作を妨げることなくデータを転送できるよう
にする。

レジスタ８−４１１、マイクロプロセッサＩＫよって保
証されたアクセス操作の条件をもたらす。

レジスタ８−５および８−６は、割シ込みレジスタを構
成する。

走査装置７がマイクロプロセッサ１１／ｃ割す込みを送
信すると、それはこれらのレジスタをチャージして、割
シ込みに関する必要な情報を一マイクロコードにもたら
す。

割り込みを要求したインタフェースのアドレスは、外部
レジスタ８−５実Ｋａ３る。割り込みの原因は、外部レ
ジスタ８−６中に見出すことができ°　る。

本発明のアドレス生成装置の操作の説明に移る前ＫＸＬ
Ｉ、Ｃ回路の一般的体系を説明するため、第６図を参照
する。

第６図は、ＬＩＣ回路の１つでめるＬＩＣＯを図示した
ものでメジ、これＫは変復調装置２ｔ−０〜２１−３を
介して４本の伝送回線が接続さ扛ている。これらの回路
はカード上に設けられており、以下では、ｒＬＩＣ回路
」またはｒＬＩＣカードＪのどちらかの語を任意に使用
することにする。

以下では、変復調装置２１−０と走査装置７を接続する
回線ＯＫ関する回路について説明するが、この回路は全
ての変復調装置について同じでるる。

データ・ビットが発信インタフェース２０−ａを介して
変復調装置２ｌ−ＯＫ送られ１、該変復調装置から受信
インタフェース２０−ｂを介して走査装置７によって受
は取られる。２組の劃−ワイヤ４０２および４０４がイ
ンタフェースに連関された制御信号を交換できるように
するが、この信号は様々な標準によって指定でれる。ワ
イヤ２０−ａおよび２０−ｂ、４０２および４０４Ｆｉ
、受信装置／駆動回路子センブＩＪ’−４０６に接続さ
れている。受信装置４０６−２ｔ！、制御信号４０２を
受信し、駆動回路４０６−ＩＩＩｉ信号４０４を変復調
装置２Ｏ−ＩＫ送信する。回路４０６−３は、インタフ
ェース・ワイヤ２０−６用の受信装置およびインタレエ
ース・ワイヤ２０−ａ用の駆動回路を含んでいる。

レジスタ４０８−１および４０８−２は、アドレス線３
４０によってアドレスできるＬＩＣレジスタでるる。レ
ジスタ４０Ｂ−２は、受信装置４０６−２から情報を受
は取るが、とｔ′ＬＦｉ「入力変復調装置」構成に対応
するもので、読み取ることができ、その内容を全てのＬ
ＩＣ回路に共通の母線３５０を介して走査装置７に伝送
することができる。レジスタ４０８−１１１、出力変復
調装置構成情報を駆動回路４０６−１を介してワイヤ４
０４に伝送する。これは走査装置７によって母線５５０
を介して書き込み読み取ることができる。

ビット時間に送信す°べきビットおよび受信したビット
を記憶するため、２つのラッチ４１０−’　１および４
１．０−２が、当該変復調装置のクロックまたは線４１
４上の変復調装置に接続されていない回線用の外部クロ
ックによってセットされる。

送信すべきビットは、線６４８から出てラッチ４１０−
１中に記憶され、受信されたビットは、インタフェース
２０−ｂから出て、ラッチ４１０−２中に記憶される。

これは線３４８を介して走査装置７に伝送式ｎる。

２つのサービス・ラッチ４１２−１および４１２−２カ
５ツｆ４１０−１および４１０−２に連関されている。

ラッチ４１２−１および４１２−２は、るるビットがラ
ッチ４１０中に印加され−とき、ビットが受信または送
信のため匹作動可能でるることを示すため、当該変復調
装置によってセットされ、これらのビットが処理場れた
とき、走査装置７によってリセットされる。これらのラ
ッチは、線３４６上にビット・サービス制御信号をもた
らす。

各ＬＩＣカードには、ワイヤ３４２および３゛４４上に
２種の指示ｒＬＩＣ存在」およびｒＬＩＣ１回線」が設
けられている。これらの回線上で、ＬＩＣカードがネッ
トワーク中匹存在する場合、およびこのカードが１本の
回線だけに接続されている場合に、それらの回線をプラ
ス電圧に接続するスイッチＳＷ１および５Ｗ２ｖｃよっ
て、高レベル信号が生成される。

アドレス解読回路が各ＬＩＣカード上についているが、
これは後で第９図に則して説明するやり方テ、アドレス
選択装置３２６によって生成でれたＬＩＣアドレス、な
らびＫＬＩＣ配線アドレス例えばＬＩＣＯＫついては０
００を受は取る比較機構（ＣＯＭＰ）５９０を含んでい
る。これは比較機構５９０が等しいことを検出したとき
、選択されたＬＩＣ信号（ＬＩＣ５ＥＬ）を出力する。

解読回路（ＤＥＣ，）　５９１はＬＩＣＬＯおよびＬ１
上で第９図の回路によって生成される回線アドレス・ビ
ットを受は取り、回線子ドレス有効信号ＶＡＬ　　ＬＩ
；０１ＶａＬ　　Ｌｌ、１、・・・・・・、ＶＡＬ　　
Ｌｌ、３をもたらす。

２つのゲート、回路５９２および５９３が設けられ−ｃ
おり１．ａ報を線３４８−３４６とう７チ４１０．４１
°２の間およびレジスタ４０８と母線３５０の間で転送
できるようにする。ためいカードの回線０を走査した場
合、その回線に対する有効信号ＶＡＬ　　Ｌｌ、ＯＫ！
’：）て：ｔ−プンｆＣなる。

ゲート回路５９２は、受信されたアドレスのパリティを
計算し、この計算されたパリティが排他的ＯＲ回路５９
５中で、予測でれたパリティ（第９図に示す回路の出力
５７７）と比較され、この排他的ＯＲ回路５９３ｒｃよ
ってその出力５９４でｒＬＩＣエラー」またはｒＬＩＣ
エラーなし」を表示するＬＩＣａＣＫ情報が生成される
。

次に第７図を参照しながら制御・アドレス装置３０３に
ついて説明する。

、　　これは第３図に関して説明したような外部レジス
タ８を含むが、その機能社マイクロプロセッサ１と走査
装置７およびメモリＡないしＣをアドレスすることおよ
びこれらの回線の逐次的走査中またはマイクロプロセ”
ツサ１がメモリＡＸＢまたはＣｉるいはＬＩＣ回路のレ
ジスタにアクセスする非同期操作中に回線アドレスをも
たらすことを引き受けている、アドレス、選択装置３２
６間の通信を保証することでるる。

嘔らに制御・アドレス装置６０３はこの実施態様で基本
期間ＳＯ〜Ｓ６を外部クロックがら生成するためのタイ
ム・カウンタ５００を含んでおシ、これらのタイムは、
プロセッサ３００および３０１によって、そｎらの操作
を刻時するために使用される。

アドレス選択装ｊ１３２６は、タイム・力２ンタ５００
と同期している。これは、それ自体「アドレス・カウン
タ」１および２と呼ばれる２つのタイム・カウンタ５０
ｊおよび５０２を含んでいる。

参照番号５０１を付されたアドレス・カウンタト（ＡＤ
ＤＲＣＴＲ１）Ｉｒｉ、プロセッサ３００およびＬＩＣ
回路用の走査アドレスを生成する。これらのアドレスは
、ＳＯと８６の間の期間中安定なｔｔであり、この期間
は回線インタフェース上でプロセッサ３００の操作に割
当てられてお９、次に第４図および第５図に則して説明
した走査プロセスにも・とづいて、カウンタが増分でれ
て次のインタフェースにスイ゛ンチされる。

回線Ｘ 受信　　　　　　発信 回線Ｙ 受信　　　　　　発信 参照番号５０２を付さｎたアドレス・カウンタ２（ＡＤ
ＤＲＣＴＲ２）は：プロセッサ３０１用の走査アドレス
を生成する。これらのアドレスは、カウンタ５０１によ
ってもたら嘔れるものと厳密に同じに、是だしプロセッ
サ３０１ｖｃよって遂行でれるべき操作の内容に応じて
１／４〜１／８の速度で増分で詐る。すなわち、そこで
プロセッサ３００および５０１が作動する回線のアドレ
スは一般に異なる。

プロセッサ６０１は、基本期間ＳＯ〜Ｓ６から、操作ス
テップＰＯ〜Ｐ６を決定し、走査アドレスＦｉ、シロセ
ッサ３０１がそのジョブを所与のインタフェース上で実
行できるようにするため、これらのステップ中固定でれ
たままである。

ステップＰ３の後は、ＰＯｖｃ戻シ、カウンタは増分さ
れて次のインタフェースにスイッチさｎる。

同じ回線の発信インタフェースまたは次の回線の受信イ
ンタフニー、スが次のインタフェースになり得る。

マイクロプロセッサ１によって制御でれたものとして走
査を開始する前に、カウンタ５０１およ−び５０２はゼ
ロにセットされる。すなわち、ＬＩｃ　；’　ｏの回線
０の受信インタフェースから走査が始まる。走査すべき
逐次的な回線の了ドレスが、カウンタ５，０１　Ｋよっ
て生成嘔れる。

カウンタのうちの１つが、走査すべき最後のアドレスの
値に達すると、次の増分によって第１回線のアドレスに
戻される。

この操作を遂行できるようにする手段については、後で
第９図および第１０図を参照しながら説明する。

了ドレス母線５１０および５１１上でカウンタ５０１お
よび５０２Ｉ／ｃよって牛成さｎるアドレスは、アドレ
ス多重化装置（ＡＤＤＲＭＰＸ）５０５に入るが、この
装置の機能は、カウンタ５００によって線５１２上にも
たら、される基本時間ＳＯ〜Ｓ６を考慮に入れながら、
アドレスをプロセッサ３００および３０１ならびＫＬＩ
Ｃ回路にもたらすことでるる。

一般にプロセッサ３００は、−その゛メモリＢおよびＣ
のためにカウンタ５０１のアドレスを受は取シ、そのメ
モリＡのためにカウンタ５０２のアドレスを受は取る。

しかしめる一定の基本時間にプロセッサ３００および５
０１の間で通信を保証できるようにするため、メモリＡ
はカウンタ５０１のアドレスを受は取って、そｔをプロ
セッサ６００によってアク苓スできるようにし、メモリ
ＢＦｉカウンタ５０２のアドレスを受は取ってそれをプ
ロセッサ３０１ｔ／ｃよってアクセスできるようにする
。

了ドレス多重化装置５０５匹よってメモリＣならびｖｃ
ＬＩＣ回路にもたら１牡るアドレスは、必ずカウンタ５
０１のアドレスでるる。

アドレス多重化装置５０５ｖｃは、メモリＡをアドレス
するための出力５１３、メモリＢをアドレスするための
出力５１４、およびメモリＣならびにＬＩＣ回路をアド
レスするための出力５１５の６つの出力を備えている。

了ドレス選択装置３２６Ｆｉ、外部レジスタ８−１を介
してマイクロプロセッサ１と関係している。

マイクロプロセッサ１がメ毫りまたｔｉＬ　Ｉ　Ｃ回路
にアクセスするため非同期モードで作動する場合マイク
ロプロセッサ１は、操作が遂行でれるはずのインタフェ
ースのアドレスを外部レジスタ８−１中にロー、ドする
。このアドレスは、操作の遂行中、アドレス・カウンタ
５０１および５０２のアドレスの代用となり、アドレス
多重化装置５０５によってプロセッサ３００および３０
１１／（同時に与えられる。走査装置７の同期操作は、
マイクロ７’　ｏ　セッサ１の操作中延期される。非同
期アクセス・り、イムＴＡＡは、マイクロプロセッサ１
がメモリＡ、　　Ｂ、　Ｃ上またはＬＩＣ回路レジスタ
上で読み取シまたは書き込み操作を遂行する場合にのみ
、基本期間カウンタ５００によって生成きれる。

この操作はマイクロプロセッサ１が外部レジスタ８−３
をロードすることによってトリガされる。

タイムＴＡＡは、次に遭遇するタイムＳ６と次のタイム
ＳＯの間に挿入される。従って、それはアドレス・カウ
ンタ５０１および５０２の走査速度を遅らせるが、この
速度は、走査装置７の性能を下げることなく複数のアク
セスが可能なように、充分大きく選ばれている。

アク―ス要求 ↓ ＡＡ メモリＡ、’　　Ｂ、Ｃｔｉ回線アドレスの他に、メそ
り制御装置（ＭＥＴ　　ＣＴＬ）５０３が、７’ｏ−１
＝ツサ３００および３０１によって実行きれるべき同期
操作を定義する基本時間５ｏ−８６、ならびＩｃ　レヘ
ルｊのとき走査ざｎたインタフェースカ発信インタフェ
ースでるることを示す、アドレス・カウンタによって作
成されたＥＭＩ信号の関数として作成する選択制御なら
びに読み書き制御信号（第６図の３５２＞を受は取る。

タイムＴＡＡ中、マイクロプロセッサ−ｖｃよって予め
ロードされた外部レジスタ８の内容ふらこれらの制御信
号が出でれる。

制御・アドレス装置３０３のもう１つの要素は、エラー
収集装置（ＥＲＲＣ０ＬＬ）５０４でめるが、こｆＬ／
Ｉ′ｉ走査装置７によって検出できる全てのエラー情報
を集沖し、その情報をマイクロプロセッサ１ｖｃ、４え
るために設けられている。

第８図は、各インタフェース走査について８回まで反復
できる、プロセッサ３０１の操作に関する時間図を示し
たものでるる。まず、受信インタフェースが走査され、
次に発信インタフェースが走査される。

開始パルスがアドレス選択装置に、プロセッサ３０１が
作動可能なことを通知する。

いわゆ志エンでローブ・パルスＥＮｖが、サイクル・ス
チール・ステラフ後のマイクロプロセッサ１との同期を
確保し、プロセッサ３０１中の操作ステップとマイクロ
プロセッサ１との情報交換（デツプを区別する。

走査装置７および制御・アドレス装置′５０３Ｆｉ、本
発明をその実施態様・に位置づけるための一例として説
明したものにすぎない。

この回線連続アドレス生成装置は、回線のアドレシング
を必要とするめらゆる種類の走査装置に使用できること
を指摘しておく。

第９図は、回線アドレスを生成するアドレス・カウンタ
・５０１ｖＣついて説明したものでめる。こノカウンタ
は、各アダプタについて８個のＬＩＣカードを備え、そ
れらのカードが最大限４本の回線に接続されている、ネ
ットワーク構成に対して適用さ扛る。他の構成も考えら
れることは明らかでるる。その場合、様々なカード・カ
ウンタおよび回線カウンタのステージ数を変えるだけで
充分なはずでるる。

カウンタ５０１Ｆｉ、受信／発信ラッチ５３０、カード
・カウンタ、５３２および回線カウンタ５４３を含んで
いる。受信／発信ラッチ５３０Ｉ／ｉ、受信モードでは
「０」にセットさ扛、発信モードでは「１」にセットで
れる。走査操作を開始すると、操作は必ず受信インタフ
ェースの走査によって始まるので、それはＯＫ上セツト
れる。それは、マシンを全体的にゼロにリセットするこ
とによって、ゼロにリセットされる。その条件は、基本
時間カウンタ５００によって線５１２（第７図）Ｋもた
らされるパルスＳ６の生成時に変更される。従っテ、各
インタフェース上で遂行される走査操作の終りＫＨ，そ
の条件は変更されて受信モードから発信モードに、また
は発信モードから受信モードにスイッチさｎる。

カード・カウンタ５５２１６．５つのビットｃｏ１Ｃ１
、Ｃ２を含んでいる。Ｃ２１１最下位ビットであり、Ｃ
Ｏは最上位ビットでめる。このカウンタ５３２ｉ機能は
、アドレスのうちＬＩＣカードを指摘する部分をもたら
すことである。ＬＩＣカードとしてＬ　Ｉ　ＣＯ〜ＬＩ
Ｃ７が設置されている場合、ごのカウンタ５５２Ｉ１１
１８番目のカードを指摘するため、２進値１１１までカ
ウントし、次の増分で自動的Ｋ（ｌリセットされる。

これは、ラッチ５３０゛の出力およびパルスＳ′６によ
ってセットされるＡＮＤゲート５３４を介して増分され
る。すなわち、これは回線の受信および発信インタフェ
ースが走査されると増分されて次のカードにスイッチさ
れる。

設置されているＬＩＣカードが８個未満の場合には、カ
ード・カウンタ５３２の内容は、ＯＲ回路５５６ならび
に２つの論理回路５３７および５３８を含む論理回路を
介して、自動的に設置嘔れた最後のカードのアドレスに
制限される。

「最終カード設置済み」の情報は、回路５６６の出力の
ビット０、回路５３７の出力のビット１および回路５６
８の出力ビット２の５つのビットでコード化される。こ
れらのビットは、次のようにコード化される。

０　　０　　０　　　　　ＬＩｃｏ（最終カード設置済
カ）０　　０　　１　　　　　　ＬＩＣｌ ｏ　　　１　　　、ＯＬＩＣ，２ ０１、Ｉ　　　　　　ＬＩＣ３ １００ＬＩＣ４ １０１ＬＩＣ５ １１０ＬＩＣ６ １１ｉ　　　　　　ＬＩＣ７ 論理回路５３６．５３７．５３８は、ＬＩＣＩ〜ＬＩＣ
７の線３４２上テｒ　Ｌ　Ｉ　ｃ存在Ｊ（ｉ号ヲ使用し
ている。ＬＩＱのｒＬＩＣ存在」信号は、カードＬＩＣ
Ｏが常に存在していると仮定されているため、論理回路
によって考慮されない。ＬＩＣカードのｒ　ＬＩＣ存在
」信号は、トのカードが機械に接続されているとき、自
動的にアップ・レベルになる。

ＯＲ回路５３６は、信号ｒｔ、ｘｃ＞存在」、「ＬＩＣ
６存在」、ｒ’Ｌ　Ｉ　Ｃ５存在」、「ＣＩｃ４存在」
を受は取る。従って、これは０ビツトをもたらす。論理
回路５６７および５３８は、ＡＮＤ−−ＯＲ−’ｒＮＶ
’ＥＲＴ（ＡＯＩ　）７−にンプリテｉる。ＡＯＩ回路
５５７Ｆｉ、以下の場合に「ビット１」出力信号を−も
たらす。

すなわち、ＡＯＩ回路５５７の箇所に概略的に示したよ
うに、カードＬＩＣ７が存在し、またはカードＬＩＣ６
またはカードＬＩＣ５が不在でがつＬＩＣ４およびＬＩ
Ｃ３が存在し、またはカード５が不在でかつＬ’ＩＣ４
およびＬＩＣ２が存在する場合でるる。

第９図および第、１０図の概略図において、ＸＦ１１ｔ
７’ｃｔｌｊＯ１すなわちｄｏｎ’ｔ　　ｃａｒｅを量
線する。

ＡＯＩ回路５３７は各列の信号が表示した値の時ＫＡＮ
Ｄ操作を保証し、各列の間でＯＲ操作を保証する。

Ａ０１回路５３８は、カー）”ＬＩＣ７’ｉ６！存在し
、またはＬＩＣ６が不在でＬＩＣ５が存在し、またはＬ
ｉＯ２が不在でかつＬｉＯ４およびＬ　Ｉ　Ｃ、りが存
在し、またはＬｉＯ２が不在でＬｉＯ４ならびＫＬＩＣ
２およびＬＩＣｌが存在する場合に、出力信号「１」で
ビット２をもたらす。

カード・、カウンタ５３２の内容は、比較機構５４０に
よって情報［最終カード設置済み」と比較でれる。等し
いことが検出嘔れると、比較機構５４０に′ｉ出力線５
４１上に「最終カード走査済み」信号を生成する。

この場合、および受信／発信ラッチ５３０が発信条件Ｋ
ｉるξき、次のパルスＳ６でカード・カウンタ５５２ｆ
ｆｉ出力５４１によってもたらされるそのリセ゛ント制
御ＲＡＺによって、Ｏｒｃリセットされる。

回線カウンタ５４３は、２つのビットＬＯおよびＬｌを
含んでおり、アドレスのうちカード・カウンタ５３２に
よって選択さ牡るカードの回線を指摘する部分をもたら
す。

回線カウンタ５４３１１．２進値１゛１ま°で系統的に
カウントし、次に自動的に００に戻る。ナなわち、こｎ
は・ＬＩＣカードがカードｒＬＩＣ１回線」でない場合
に、そのカードの４つの回線を走査する。

線３４４（第６図）上の信号によって示されるようにこ
のカードがｒＬＩｃ１回線」の場合には、この回線のア
下レスは、００！！：なるはずでるる。

論理回ｍ５４ｂＦｉ、走査されたカードｖｃ１不の回線
だけが備わっていることを検出し、線５４７上ニ、「カ
ード１回線走査済み」情報を生成する。

論理回路５４６Ｆｉ、カード・アドレス情報Ｃ２、Ｃ１
、ＣＯおよび情報ｒＬＩＣ１回線」を受は取る。こ′ｔ
ＬＦｉ、そのアドレスが了ドレス・ビットＣ２〜ＣＯＫ
よって定義でれる、走査済みカード（１、ＩＣＯ〜ＬＩ
Ｃ７）が１本の回線しか含まない場合に、ルベルでその
出力端末５４７に信号をもたらす。この場合、ＡＯ！回
路５３８および５３７ｆｌＣ用いられたのと同じ参照記
号およびマークが使用されている。

線５４７上の［カード１回線走査済み］情報は、ＡＮＤ
ゲート５４９および５５０によって回線カラン夛５４３
の出力におけるビットＬＯおよびＬｌを消去するのに用
いられる。　　　　　　　　　−ＡＮ−Ｄゲー）５４９
および５５０は、インバータ５５１によって逆転された
出力’！５４７によってセット式ｎ・る。゛こｉらのＡ
Ｉ’ＪＤゲートは、走査済みカードがカード１回線でな
い場合に１出力線５５２および５５５上に回線カウンタ
５４５の内容を伝送する。逆の場合ｒｃｕ、ｗ力線５５
２および５５５は０レベルとなる。

回線カウンタ５４５ｆｌ、ラッチ５５０の出力信号ＥＭ
がルベルで、送信インタフェースの走査が完了し、次の
回線の受信インタフェースの走査に取りかかろう・とじ
ていることを示す場合に１線５４１上の「最終カード走
査済み」情報およびパルス８６によってセットされるＡ
ＮＤゲート５５５を介して増分さ詐る。

この了センブリは、アドレス・カウンタの操作が正しい
かどうかを常にチェックする、パリティ、　予測−路を
含んでいる二 トメ回路は、各増分時に、カード・カラ／り５Ｓ２の出
力線５５７．５５８．５５９ならびに線５５２．５５５
を含む了ドレス母線のパリティがとる値を決定する。

カラン−〇操作匹欠陥がるり、例えば正しくないアドレ
ス・ビットの生成をもたらす場合、アドレス・ビットか
ら計算１詐たパリティは、予測さ扛るパリティと一致せ
ず、欠陥を検出することが可能となる。アドレス・カウ
ンタ５０１の操作が正しいかどうかは、後で説明するや
り方でＬＩＣ回路によってチェックされる。

パリティ予測回路は、以下に示すように設計さ詐る。

ヒー　　　　　Ｉ＋ ω 一ロロロ→ロ　　　　ロロ→口 増　分　　　　　　　　ゼロにリセットＩＱ　　　　　
　　　　ｏｏｏ。

１　　　０　　　　　　００１　　　１↓　　↓　　　
　　　　　　など １　　０　　　　　　　最終カード設置済み増分 １１　　　０００１ １１　　　００１０ ↓　　↓　　　　　　　　　など １　　１　　　　　　　最終カード設置済み初期条件に
戻る 前表に示すように、回線カウンタの所与の値に対して、
パリティの値ｔＩＣＩ＝ＯおよびＣ２＝１の場合を除き
、カード・カウンタの各増分時に変カード・カウンタが
最終ＬＩＣＩＣ設置代対応する一ニ達すると、次の増分
でそｎが吐リセットされ、回線カウンタが増分され、パ
リティが以前の条件に応じた値にセットされる。

ＬＯ＝０の場合、新しいパリティＦｉ。

ＬＯ−１の場合、新しいパリティは１ カード・カウンタがカード「１回線」を指摘すると、Ａ
ＮＤゲート５４９および５５０を介して回線カウンタの
出力をゼロにリセットするＫは、予測パ゛リテイの訂正
が必要になる。この°場合、Ｌ１＝ＬＯの場合、パリテ
ィは変わらすＬ１ζＬＯの場合、パリティは逆転される
パリティ予測回路は、ｔｅｔその人：１７５６１に印加
することドよって１゛にセットでき、信号をその入力Ｒ
ＡＺ５６２に印加することによってゼロにリセットでき
る、パリティ予測ラッチ５６０を含んでいる。その人力
［゛条件変更Ｊ　５６３ｖｃ信号が印加さｎると、線５
６４上にその出力信号の条件が変更嘔・れる。

機械をスタートさせるとき、全てのカウンタはゼロにリ
セットされ、パリティ・ラッチはＩＫ上セツトれる。走
査中ラッチ５６０ＦｉＡＮＤ回路５６５によって１ｒｃ
セツト、される。このＡＮＤ回路がセットさｎるのは、
ＬＯ＝１でめシ、（最終カード設置済み）が検出で３（
線５４１が１ｖｃめる）、そして増分が実施てれる場合
（ＥＭＩおよびＳ６がＩＫるる）でるる。

そｔ′ＬＦｉ、最終カード設置済みが検出され、増分が
実施される場合（ＥＭＩおよびＳ６がＩＫるる）、ＬＯ
＝０のときセットでれるＡＮＤ回路５６６７よって、イ
ンバー、夕を介してＯＫ上セツトれる。

ま°た、ゲート５６８は、回線カウンタの所与の条件に
対してカード上で実施される走査中ラッチ５６００条件
変更をセットする。これは、Ｃ１＝０およびＣ２＝１の
場合にラッチ５６０の条件変更が実施されるのを防止す
るためのものでるる。

ゲート５′６８は、入力信号として、インバータ５６９
によって逆転１ｎた。「最終回線走査済み」、信号’Ｅ
ＭＩおよびＳ６、ｚらびＫＣ２＝１およびＣ１＝０の場
合匹セットされるＡＮＤ回路５７３のインバータ５７０
によって逆転でれた出力を受は取る。インバータ５７１
によってＣ１がＡＮＤ回路５７Ｂｖｃ印加で詐る。

条件Ｌ１笑ＬＯは排他的ＯＲ回路５７５によって検出さ
れ、この場合、出力５６４で検出きｎたハリティは排他
的ＯＲ回路５７６によって逆転される。

パリティ−指示が回路５７６によってその出力５７７上
にもたらさ扛る。

従って、この論理回路は、前＝ｉＫもとづいて走査中に
パリティが予測できるようにする。

第６図に示すように、各ＬＩＣ回路中で比較機構５９０
は一方ではＬＩＣ’Ｃ０１Ｃ１、Ｃ２のアドレスを、ｔ
た他方ではその配線アドレスを受は取る。解読回路５９
１は回線アドレスＬＯ，Ｌ１を受は取る。

有効信号は、次の条件でルベルとなる。

：　　　　１　　　　　　０　　　　　！　　　ＶＡＬ
Ｌｌ、２　　　。

寡 ｔ’ｌ−’Ｉ １ カウンタ５０，２Ｆｉ、カウンタチ′０°１と同じ要素
を含んでいる。従ってこれは第１０図で同じ参照番号を
もつ、同じ要素を備えたものとして示してるる。増分回
路は修正してるる。

受信／発信ラッチ５３０は、初期条件でＪｆｉＯでるる
が、開始パルス８ＴがタイムＳ６でハイレベルのとき、
ＡＮＤｉ路５８０を介して・増分でれる。

ＡＮＤゲ７）５３４は、開始パルス、Ｓ６およびＥＭＩ
Ｋよってセットされる。追加条件、すなわち５Ｔ＝１が
ＡＮＤゲート５６５．５６６およ“ニニＩ：：ｌ：：″
″：’ＯｙＩ　５０２　Ｋ　ＺＯ”’Ｃ４にられ、プロ
セッサ３０１中にメモリＡをアドレス　　−するために
使用されるアドレスは、カウンタ５０２の増分が開始パ
ルス５Ｔｖｃよって制御でれるため、カウンタ５０１に
よってもたらされるア゛ドレスよシも遅い速度で増分さ
れる。

【図面の簡単な説明】

第１図は、本発明を包含する通信制御装置の概略７°ロ
ック図、第２１は、第１図に示した回線アダプタＡの１
つを示すブロック図、第３図は、第２図に示した走査声
量７を示すブロック図、第４　。 図および第５図は、異なる・２つのネットワーク構成の
回線走査様式を示す図、第６図は、回線インタフェース
回路ＬＩＣの概略ブロック図、第７図は、第３図の制御
・アドレス装置１ｏ！１のブロック図、第８図は、プロ
セッサ３０１の操作を示す図、第９図は、第７図の回線
アドレスパカウンタ５０１を示すブロック図、第１０図
は、第７図の了、ドレス・カウンタ５０２を示すブロッ
ク図でるる。 出願人、インターナショカル・ビジネス・マシＨＸズ・
コーポレーション代理人　弁理士　　頓　　　宮　　、
孝　　−（外１名）

Claims (1)

1. 【特許請求の範囲】 メツセージ・ビットを伝送するためＫｎ個（ｎは正の整
   数）の回線インタフェース回路を介して複数の通信回線
   へ接続された通信回線走査装置のアドレス生成装置でろ
   って、 前記回線インタフェース回路が前記走査装置へ接続され
   ているとき該回線インタフェース回路計よって供給され
   る存在指示信号を受取シ且つ走査すべき最後の回線イン
   タフェース回路のアドレスビットを出力するための第１
   論理回路と、各回線の走査に割当てられた各期間ごとに
   増分パルスを供給するクロック手段と、 ｎ−１０”値まで２進モードでカウントすることができ
   るように前記増分パルスの各々によって増分され且つ逐
   次的な前記回線インタフェース回路のアドレス・ビット
   を出力するように構成された第１カウンタと、 その第１人力に畳重られる前記第１論理回路の出力とそ
   の第２人力に受取られる前記第１カウンタの出力が等し
   いとき、前記第１カウンタのり七−ット信号を出力する
   ように構成された比較回路とを備えて成る、通信回線走
   査装置のアドレス生成装置。