JPS5854443A - ハツシユ変換装置 - Google Patents
ハツシユ変換装置Info
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- JPS5854443A JPS5854443A JP56153280A JP15328081A JPS5854443A JP S5854443 A JPS5854443 A JP S5854443A JP 56153280 A JP56153280 A JP 56153280A JP 15328081 A JP15328081 A JP 15328081A JP S5854443 A JPS5854443 A JP S5854443A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
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- General Physics & Mathematics (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入カキ−にハツシュ変換を施してテーブルあ
るい／Ｉ′ｉファイルの探巣管行なうデータ処理システ
ムにおけるハツシュ変換装置に関し、特に可変長の入カ
キ−を一定長キー管固定長キーに変換する前処理におい
て、クノニム（重複アドレス）が発生しない変換方式を
用いたハツシュ変換装置に関する。
るい／Ｉ′ｉファイルの探巣管行なうデータ処理システ
ムにおけるハツシュ変換装置に関し、特に可変長の入カ
キ−を一定長キー管固定長キーに変換する前処理におい
て、クノニム（重複アドレス）が発生しない変換方式を
用いたハツシュ変換装置に関する。
はじめに、本発明の装置が適用きれるハツシュ法を用い
たテーブルあるいはファイルの探索方式について説明す
る。
たテーブルあるいはファイルの探索方式について説明す
る。
ハツシュ探索法は、入カキ−そのものに加工を施して表
の欄アドレスを生成するものである。４１に、広い空間
に疎に分布するキーを用いて、小さい空間に智に結め合
わされた表の項目を効率的に直接探索する方法として有
効なものである。入力される異なり九全てのキーがそれ
ぞれ表中のなるべく別個の欄に導かれるように、キーの
分布を表の大きさ・に圧−変換することが必要であり、
そのため適当なハツシュ変換を用いてキーを関数変換す
る処理が行なわれる。ハツシュ変換は複数の入力に対し
、ある値竣（表のアドレスの範囲）でできるだけ値が分
散するように意図して用いるＩＩ数であシ、乗積法や分
割累算法など、キーの性質に合わせてシノニム、すなわ
ち重複アドレスの発生が少ないものが選ばれる。シノニ
ムが生じた場合の処１！＆しては、次の空きアドレス１
当てる方法、ポインタを用いて特定のアドレスを指定す
る方法などがある。しかし処理が複雑になる６°で、７
ノ二人の発生は極力抑制される必要がある。更に、入カ
キ−が可変長の場合には、これを同定長に変換する前処
ｍを行なってからハツシュ変換を施す必要がある場合が
少なくない、従来は、可変長キーと内定炎中−とのそれ
ぞれの最上位桁を位置合わせし、下位の空白桁はｌ □
ｌとすることによって可変長キーを固定長キーに正規
化する変換をしてい友、下にその具体例を示す。
の欄アドレスを生成するものである。４１に、広い空間
に疎に分布するキーを用いて、小さい空間に智に結め合
わされた表の項目を効率的に直接探索する方法として有
効なものである。入力される異なり九全てのキーがそれ
ぞれ表中のなるべく別個の欄に導かれるように、キーの
分布を表の大きさ・に圧−変換することが必要であり、
そのため適当なハツシュ変換を用いてキーを関数変換す
る処理が行なわれる。ハツシュ変換は複数の入力に対し
、ある値竣（表のアドレスの範囲）でできるだけ値が分
散するように意図して用いるＩＩ数であシ、乗積法や分
割累算法など、キーの性質に合わせてシノニム、すなわ
ち重複アドレスの発生が少ないものが選ばれる。シノニ
ムが生じた場合の処１！＆しては、次の空きアドレス１
当てる方法、ポインタを用いて特定のアドレスを指定す
る方法などがある。しかし処理が複雑になる６°で、７
ノ二人の発生は極力抑制される必要がある。更に、入カ
キ−が可変長の場合には、これを同定長に変換する前処
ｍを行なってからハツシュ変換を施す必要がある場合が
少なくない、従来は、可変長キーと内定炎中−とのそれ
ぞれの最上位桁を位置合わせし、下位の空白桁はｌ □
ｌとすることによって可変長キーを固定長キーに正規
化する変換をしてい友、下にその具体例を示す。
１００１ → １００１００００
１０００００ → １Ｇ０００００Ｇ１０１０１１０
１→ １０１０１１０１しかし、この方法によれば、友
とえば、［０，００゜０００、・・・・・・］ の可可
変長キのグループ、１，１０．１・Ｏｏ・・・・・・〕
の可変長キーのグループ、などの下位に１０１を付加す
ることによって同一コードとなるキーのグループは、正
規化変換によって多くのシノニム（前処理終了段階のシ
ノニム）を生じる。したがって、これらにハツシュ変換
ｆ′１ｊｌｊｉせば、当然にシノニム（ハツシュ変換後
の７ノニム）となるところに問題があった。
１→ １０１０１１０１しかし、この方法によれば、友
とえば、［０，００゜０００、・・・・・・］ の可可
変長キのグループ、１，１０．１・Ｏｏ・・・・・・〕
の可変長キーのグループ、などの下位に１０１を付加す
ることによって同一コードとなるキーのグループは、正
規化変換によって多くのシノニム（前処理終了段階のシ
ノニム）を生じる。したがって、これらにハツシュ変換
ｆ′１ｊｌｊｉせば、当然にシノニム（ハツシュ変換後
の７ノニム）となるところに問題があった。
第１図は、１６（ビット）から５＆までの可変長キーに
ついて、従来方式による正規化変換後のシノニム生成頻
度を示す図である。たとえは、変換後のキー値（ｏｏｏ
ｏｏ ）は、１ｈキー（［０］）から５ｈキー（［００
０００］ ）の全てに共通のシノニムであり、同様に（
０００１０）は、４にキー（［０００１］ ）と５ｈキ
ー（（ｏｏｏｌｏ ） ）とに共通のシノニムであシ、
［００１０Ｇ ）は、３ｈキー（［００１］）、’４
＆キー（（００１Ｇ ） ）、５ｂキー（（００１００
〕）の３つに共通のシノニムである。
ついて、従来方式による正規化変換後のシノニム生成頻
度を示す図である。たとえは、変換後のキー値（ｏｏｏ
ｏｏ ）は、１ｈキー（［０］）から５ｈキー（［００
０００］ ）の全てに共通のシノニムであり、同様に（
０００１０）は、４にキー（［０００１］ ）と５ｈキ
ー（（ｏｏｏｌｏ ） ）とに共通のシノニムであシ、
［００１０Ｇ ）は、３ｈキー（［００１］）、’４
＆キー（（００１Ｇ ） ）、５ｂキー（（００１００
〕）の３つに共通のシノニムである。
このように、従来方式により正規比変！ｌｌ！Ｌｆ行な
った場合には、比較的多くの頻度でシノニムが発生する
ところに問題があった。
った場合には、比較的多くの頻度でシノニムが発生する
ところに問題があった。
本発明のハツシュ変換装蓋は、正規化変換処理に後述す
るような工夫を行なって、異なる長さのキー間では重複
した正規化出力を生じないようにして、上述した問題点
を解決したものである。
るような工夫を行なって、異なる長さのキー間では重複
した正規化出力を生じないようにして、上述した問題点
を解決したものである。
本発明は、そのえめの構成として、入カキ−が可変長で
あるハツシュ変換管用いるデータ処理システムにおいて
、可変長の入カキ−の長さｆＩ６ビツト、正規化された
固定長のキーの長さ管Ｍビット、友だしＭ＞−とすると
き、前記可変長の入カキ−の長さ鴨を検出する手段と、
前記可変−長入力キーの最下位桁を固定長キーの最下位
桁に位置合わせし、上位空白桁に零を補填してＭビット
の固定長命−に変換する正規化手段と、前記正規化され
九固定長キーに２を加算する手段と、前記加算手段から
の加算出力にハツシュ変換を施す手段と、ｔそなえてい
ることを特徴とするハッ７工変換装置ｆ提供するもので
ある。
あるハツシュ変換管用いるデータ処理システムにおいて
、可変長の入カキ−の長さｆＩ６ビツト、正規化された
固定長のキーの長さ管Ｍビット、友だしＭ＞−とすると
き、前記可変長の入カキ−の長さ鴨を検出する手段と、
前記可変−長入力キーの最下位桁を固定長キーの最下位
桁に位置合わせし、上位空白桁に零を補填してＭビット
の固定長命−に変換する正規化手段と、前記正規化され
九固定長キーに２を加算する手段と、前記加算手段から
の加算出力にハツシュ変換を施す手段と、ｔそなえてい
ることを特徴とするハッ７工変換装置ｆ提供するもので
ある。
い鱒かえれば、本発明のハラＶ二置換装置におけるキー
長の正規化変換は％聾ビットの可変長大カキ−の最下位
桁が変換後の固定長キーの賊下位桁となるキうに、入カ
キ−を右方へ詰め、上位空白桁を＠０′とすること、そ
の後で可変長キー最上位桁位置の１つ上位の桁を１１Ｉ
とすること、すなわち２ｆ加算すること、そして、その
結果正規化変換された固定長キーの長さは可変長キーの
最大長さよりも少くとも１ビット長いものとなること、
の３点が基本原理となっている。
長の正規化変換は％聾ビットの可変長大カキ−の最下位
桁が変換後の固定長キーの賊下位桁となるキうに、入カ
キ−を右方へ詰め、上位空白桁を＠０′とすること、そ
の後で可変長キー最上位桁位置の１つ上位の桁を１１Ｉ
とすること、すなわち２ｆ加算すること、そして、その
結果正規化変換された固定長キーの長さは可変長キーの
最大長さよりも少くとも１ビット長いものとなること、
の３点が基本原理となっている。
次に、比較のため、前述した例について本発明で変換し
た場合管下に示す。
た場合管下に示す。
１００１ −＋ ００００１１００１１０００００
→００１１００００Ｇ１０１０１１０１ →１１
０１０１１０１上記のような正規化変換の操作管、 第１図に示した１ｂから５ｈまでの可変長キーに過用し
たときＫＦｉ、Ｗ、２図に示すような、異なる長さのキ
ー（前処理変換前）間に重１［金主じない同定長キー（
前処理変換後）の符号分布が得られる。更にこれを任意
の露ピットの可変長キーに一般化することは容易である
。
→００１１００００Ｇ１０１０１１０１ →１１
０１０１１０１上記のような正規化変換の操作管、 第１図に示した１ｂから５ｈまでの可変長キーに過用し
たときＫＦｉ、Ｗ、２図に示すような、異なる長さのキ
ー（前処理変換前）間に重１［金主じない同定長キー（
前処理変換後）の符号分布が得られる。更にこれを任意
の露ピットの可変長キーに一般化することは容易である
。
各可変長キーの長さ別のグループは、固Ｗ長キ−の長さ
ｆＭピットとして、それぞれ、「上位にＭ −ｓ −１
個のＩ ６１と最下位に１個の”１１とで構成したＭ−
ｓビットの符号」を上位に付加する仁とによって、他の
異なるビット長のキーとは区別される。各キーは、Ｍビ
ットの固定長キーの空間において一様に分布し、シノニ
ムを生じない。
ｆＭピットとして、それぞれ、「上位にＭ −ｓ −１
個のＩ ６１と最下位に１個の”１１とで構成したＭ−
ｓビットの符号」を上位に付加する仁とによって、他の
異なるビット長のキーとは区別される。各キーは、Ｍビ
ットの固定長キーの空間において一様に分布し、シノニ
ムを生じない。
次に１本発明のハツシュ変換１＃＃Ｉ−のａｌｌ成を実
施例にしたがって説明する。
施例にしたがって説明する。
第３図は、本発明のハツシュ変換＠曾の基本構成を示す
図で、入力された可変長のキーは、ｌでキー長を検出さ
れ、検出されたキー長にしたがって２のフントロールの
もとに３で前述した正蜆化変換処理管受け、４でハツシ
ュ関＃によって変換される。
図で、入力された可変長のキーは、ｌでキー長を検出さ
れ、検出されたキー長にしたがって２のフントロールの
もとに３で前述した正蜆化変換処理管受け、４でハツシ
ュ関＃によって変換される。
第４図は、ハツシュ関数変換の１例として分割累算法を
用い九場合におけるキーのハツシュ変換処理の説明図で
ある。図中、５は第３図のキー長正規化変換３の処理を
受けたｒバイトの固定長キ（’１＋’ｌ＠・・・、４．
〕で′ｈシ、これｆ、１バイト長のメモリ、アドレス値
に変換するため、これら各バイトは加鎮器忙よつて植次
累３ｔこれる。％ｕ比出力中１バイトより上位への桁上
げ６は使用されず、１バイト部分７のみがハツシュ関数
値として出力される。ここで、キーをバイト単位に分割
してそれらを累算し、結果値の下位桁を抽出した処理が
、最初の説明で述べたハツシュ変換において、（検数の
入力に対し）ある値斌でできるだけ値を分散せしめるた
めの過程に当り、これらの手続きがノ〜ッシュ関数変換
である。
用い九場合におけるキーのハツシュ変換処理の説明図で
ある。図中、５は第３図のキー長正規化変換３の処理を
受けたｒバイトの固定長キ（’１＋’ｌ＠・・・、４．
〕で′ｈシ、これｆ、１バイト長のメモリ、アドレス値
に変換するため、これら各バイトは加鎮器忙よつて植次
累３ｔこれる。％ｕ比出力中１バイトより上位への桁上
げ６は使用されず、１バイト部分７のみがハツシュ関数
値として出力される。ここで、キーをバイト単位に分割
してそれらを累算し、結果値の下位桁を抽出した処理が
、最初の説明で述べたハツシュ変換において、（検数の
入力に対し）ある値斌でできるだけ値を分散せしめるた
めの過程に当り、これらの手続きがノ〜ッシュ関数変換
である。
第５図は、第４図に示したハツシュ関数を用込る本発明
の実施例装置のブロック囚である。
の実施例装置のブロック囚である。
図において、Ｒｌｕ ２４ピツトのアドレス書レジスタ
％ −１１ｓ＊ＭｓａＲａ ｕ ８ビツトのレジスタ、
８は主記憶装置、９Ｆｉキー長に応じて１バイトの符号
の中で特定の１つの桁だけがａｌｌで残シは１０１であ
るような定数を発生する回路、１０は加算器、１１はハ
タシュ関数値によシアクセスされるところの探紫される
べきハツシュ・テーブル、をそれぞれ表わしている。
％ −１１ｓ＊ＭｓａＲａ ｕ ８ビツトのレジスタ、
８は主記憶装置、９Ｆｉキー長に応じて１バイトの符号
の中で特定の１つの桁だけがａｌｌで残シは１０１であ
るような定数を発生する回路、１０は加算器、１１はハ
タシュ関数値によシアクセスされるところの探紫される
べきハツシュ・テーブル、をそれぞれ表わしている。
けじめに１アドレス・レジスタＲＩ Ｋは、主記憶装置
ｊＩｔ８上のキー情報の格納位瞳アドレスが保持されて
いるものとし、また主記憶装置上のキー情報は、１バイ
トのキー長と、デバイトのキーとからなっているものと
する。まず、キー長を示す１ノ（イトが主記憶装＃８か
もレジスタＲ２Ｋ読み出さ収そこから定数発生回路９に
送られて、該キーが固定長へ正規化変換される九めに必
要な上位へ付加されるべき特定の定数符号を、回路９か
らレジスタＲ３Ｋ出力させる。
ｊＩｔ８上のキー情報の格納位瞳アドレスが保持されて
いるものとし、また主記憶装置上のキー情報は、１バイ
トのキー長と、デバイトのキーとからなっているものと
する。まず、キー長を示す１ノ（イトが主記憶装＃８か
もレジスタＲ２Ｋ読み出さ収そこから定数発生回路９に
送られて、該キーが固定長へ正規化変換される九めに必
要な上位へ付加されるべき特定の定数符号を、回路９か
らレジスタＲ３Ｋ出力させる。
次に、キーの第１バイト部分が主記憶装置８からレジス
タＲ２に読み出される。加算器１０Ｆｉ、レジスタＲ３
の定数とレジスタＲ２のキーの＃！１）（イトとを加算
し、結果をレジスタＲ３に格納する。
タＲ２に読み出される。加算器１０Ｆｉ、レジスタＲ３
の定数とレジスタＲ２のキーの＃！１）（イトとを加算
し、結果をレジスタＲ３に格納する。
次に１キーの第２バイト部分が主記憶装ｆｔ８かもレジ
スタＲ２に再び読み出される。加算器１０Ｆｉ、前と同
様にレジスタＲ３の値にレジスタＲ２の値を加算して、
結果をレジスタ１３ Ｋ格納する。以下このような累算
動作がキーの第デ／くイト部分まで続ｆｆ６れ、最終ｍ
ＪＩの１バイトがレジスタＲａＫｍ力される。
スタＲ２に再び読み出される。加算器１０Ｆｉ、前と同
様にレジスタＲ３の値にレジスタＲ２の値を加算して、
結果をレジスタ１３ Ｋ格納する。以下このような累算
動作がキーの第デ／くイト部分まで続ｆｆ６れ、最終ｍ
ＪＩの１バイトがレジスタＲａＫｍ力される。
レジスタＲ４の値がハツシュ関数値であり、これｆ用い
てハツシュ・テーブル１１のアクセスが行なわれる。
てハツシュ・テーブル１１のアクセスが行なわれる。
以上、本発ｄＡｆ実施例にしたがって説明したが、本発
明の可変長キーから固定長キーへの変換原理は、任意の
ビット長キーにＭＩｉ用することが可能であり、そして
１ｉｔｌ述したハツシュ関数以外の多くのハツシュ関数
忙対しても有効に機能させることができ、効単的なデー
タ処理システムを！１％現する仁とができる。
明の可変長キーから固定長キーへの変換原理は、任意の
ビット長キーにＭＩｉ用することが可能であり、そして
１ｉｔｌ述したハツシュ関数以外の多くのハツシュ関数
忙対しても有効に機能させることができ、効単的なデー
タ処理システムを！１％現する仁とができる。
＃！１自社従来方式によシ可変長入カキ−を固定長キー
に変換すると色の変換原理説明図、第２図は第１１Ｎと
同様な本発明による変換原ｍｓ＃４図、鶴３図はハツシ
ュ変換装置の基本構成を示す図、１１に４−Ｆｉハッシ
エ変換の１例の鰭明図、第５図は本発明の実施例Ｏ′ｙ
ロック図である。 図中、 Ｒ１はアドレス・レジスタ、Ｒ２乃至Ｒ４ｔｊ
レジスタ、８は主記憶Ｉｆ＆置、９は定数発生回路、１
０は加算器、ｉｌは操業されるべき八ツ７ユ・テーブル
を示す。 特許出願人 富士通株式会社 代層人弁理士 森 １） 寛
に変換すると色の変換原理説明図、第２図は第１１Ｎと
同様な本発明による変換原ｍｓ＃４図、鶴３図はハツシ
ュ変換装置の基本構成を示す図、１１に４−Ｆｉハッシ
エ変換の１例の鰭明図、第５図は本発明の実施例Ｏ′ｙ
ロック図である。 図中、 Ｒ１はアドレス・レジスタ、Ｒ２乃至Ｒ４ｔｊ
レジスタ、８は主記憶Ｉｆ＆置、９は定数発生回路、１
０は加算器、ｉｌは操業されるべき八ツ７ユ・テーブル
を示す。 特許出願人 富士通株式会社 代層人弁理士 森 １） 寛
Claims (1)
- 【特許請求の範囲】 入カキ−が可変長であるハツシュ変換を用いるデータ処
理システムにおいて、 可変長の入カキ−の長さを偽ビット、正規化された固定
長のキーの長さをＭビット、ただしＭ〉鴨とするとき、
前記可変長の入カキ−の長さ協を検出する手段と、前記
可変長大カキ−の最下位桁を固定長キーの最下位桁に位
置合わせし、上位空白桁に零を補填してＭビットの固定
長キーに変換する正規化手段と、前記正規化された固定
長キーに２を加算する手段と、前記加算手段からの加算
出力にハツシュ変換を施す手段と、をそなえていること
全４Ｉ做とするハツシュ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153280A JPS5854443A (ja) | 1981-09-28 | 1981-09-28 | ハツシユ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153280A JPS5854443A (ja) | 1981-09-28 | 1981-09-28 | ハツシユ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854443A true JPS5854443A (ja) | 1983-03-31 |
Family
ID=15559012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153280A Pending JPS5854443A (ja) | 1981-09-28 | 1981-09-28 | ハツシユ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854443A (ja) |
-
1981
- 1981-09-28 JP JP56153280A patent/JPS5854443A/ja active Pending
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