JPS5854429A - Remote channel system in data processing system - Google Patents
Remote channel system in data processing systemInfo
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- JPS5854429A JPS5854429A JP15251881A JP15251881A JPS5854429A JP S5854429 A JPS5854429 A JP S5854429A JP 15251881 A JP15251881 A JP 15251881A JP 15251881 A JP15251881 A JP 15251881A JP S5854429 A JPS5854429 A JP S5854429A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
Description
【発明の詳細な説明】
本発明は、データ処理システムにおけるリモート・チャ
ネル方式０％にデータ処理システムにおけるチャネルが
、主記憶装置とホスト処理装置とに併設されるｊｌｌの
ユニットと、＃第１のユニットに対して物理的に離れた
位置に設置される第２のユニットとに分離されて構成さ
れ、纂１のユニットと１１２のユニットとの間にビット
・シリャルな伝送路をもうけるようにし、リモート位置
に例えは磁気ディスクなどの高速入出力装置を設置てき
るようにしたデータ処理システムにおけるリモート・チ
ャネル方式に関するものである０従来からデータ処理シ
ステムにおける入出力デバイスの接続態様として、１ｓ
１図および第２図図示の如き構成が採用されている。即
ち第１図図示の場合、ホスト処理装置ＩＫ対応してチャ
ネル２かもうけられ、入出力装置−３−０，３−１・・
・・・・を接続する０この構成の場合には高速の入出力
装置を接続できる利点をもつが、チャネル２と入出力装
置３との間の接続ケーブルの信号線数が多く、遠距離に
延ばせないという問題点を含んでいる０普たこの構成の
難点を克服するものとして、第１図図示の構成において
、チャネル２と入出力装＃３との間に並直列変換と直並
列変換を行う過信アダプタとビット・シリャル信号線と
をもうける構成が考慮された０第２図図示の場合、第１
図図示の構成においてチャネル２と入出力装に３との関
に通信アダプタ４−０と４−１とをもうけると共に通信
回線５をもうけるようにされるＯこの構成け、接続ケー
ブルの信号１数の増大を押えると共に並列伝送時の信号
相互間のスキューを保障する効果をもっている。また更
には、上記アダプタに若干の数のバッファを設けること
によって、転送レートを増大できる利点をもっている。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a remote channel system in a data processing system in which a channel in a data processing system is connected to a Jll unit installed in both a main storage device and a host processing unit, and a #1 A second unit is installed at a location physically distant from the unit, and a bit serial transmission path is created between the first unit and the 112th unit. This example relates to a remote channel method in a data processing system in which high-speed input/output devices such as magnetic disks can be installed.
A configuration as shown in FIGS. 1 and 2 is adopted. That is, in the case shown in FIG. 1, channel 2 is also provided corresponding to the host processing device IK, and input/output devices -3-0, 3-1, .
This configuration has the advantage of being able to connect high-speed input/output devices, but the number of signal lines in the connection cable between channel 2 and input/output device 3 is large, making it difficult to connect over long distances. In order to overcome the difficulty of the zero-vertical configuration, which includes the problem that it cannot be extended, in the configuration shown in FIG. In the case shown in Figure 2, which takes into consideration the configuration of providing an overconfidence adapter and a bit/serial signal line, the first
In the configuration shown in the figure, communication adapters 4-0 and 4-1 are provided between channel 2 and input/output device 3, and a communication line 5 is also provided. This has the effect of suppressing the increase in the number of signals and ensuring skew between signals during parallel transmission. Furthermore, by providing a certain number of buffers in the adapter, there is an advantage that the transfer rate can be increased.
しかし、この構成においては、チャネル２と入出力装置
１３との間の既存のインタフェース信号がビット・シリ
ャルに伝送される形となシ、磁気ディスクを制御する場
合のコマンド・チェイン時例えばシーク動作に続くリー
ド動作において時間的に関に合わなくなるなどの問題を
含んでいる。However, in this configuration, the existing interface signal between the channel 2 and the input/output device 13 is transmitted bit serially, and is not used in a command chain when controlling a magnetic disk, for example, during a seek operation. This includes problems such as the timing becoming inconsistent in subsequent read operations.
本発明は上記の点を解決することを目的としておシ０本
発明のデータ処理システムにおけるリモート・チャネル
方式は、主記憶装置とホスト処理装置とに接続されて入
出力装置に対する処理を仲介するチャネルを有するデー
タ処理システムにおいて、上記チャネルが、よ起生記憶
装置およびホスト処［１＃＆置に併設されて入出力命令
を受取り上記主記憶装置をアクセスする第１のユニット
と。The present invention aims to solve the above-mentioned problems.The remote channel method in the data processing system of the present invention is based on a channel that is connected to a main storage device and a host processing device and mediates processing for input/output devices. In a data processing system, the channel includes a primary storage device and a first unit co-located with a host processor for receiving input/output commands and accessing the main storage device.
皺第１のユニットから物理的に離れた位置に設置されて
入出力装置を接続まえは内蔵する第２のユニットとｋよ
って構成されると共に、上記第ｌのユニット□から少な
くとも入出力命令と上記主配憶装置からの読出しデータ
とチャネル制御語とを上記第２のユニットに対してビッ
ト・シリャルに伝送する第１の伝送路を上々え、かつ上
記第２０鼻＝ットから少なくとも上記主配憶装置をア；
セスするアドレス情□報と上記主記憶装置に対する書込
みデータと上記読出しデータおよび／または書込みデー
タに対応するバイト数情報とチャネル状態情報とを上記
第１のユニットに対してビット・シリャルに伝送する＃
Ｉ２の伝送路をそなえ、上記第１のユニットが上記主記
憶装置および上記ホスト躯理装置との間での情報送受を
実行し、上記躯２のユニツ゛トが上記チャネル制御語を
受信して上記入出力装置に対する制御を実行するように
したことを４１像としている０以下図面を参照しグク説
明する。A second unit is installed at a position physically distant from the first unit and has an input/output device built in before it is connected. a first transmission line for transmitting read data from the main storage device and a channel control word to the second unit bit-serially, and from the 20th node to at least the main storage unit; A storage device;
transmit address information to be accessed, write data to the main memory, byte number information corresponding to the read data and/or write data, and channel state information to the first unit in a bit serial manner;
The first unit transmits and receives information between the main storage device and the host physical device, and the second unit receives the channel control word and inputs the channel control word. Execution of control over the output device will be explained in detail with reference to the drawings shown in Fig. 41.
第３図は本発明の一実施例構成を示し、亀４図は第３図
図示の第１のユニットと謔２のユニットとの一実施例構
成を示す０
第３図において、符号１．２．３ は第１図に対応し、
６は纂１のユニット、７は嬉２のユニット。3 shows the configuration of an embodiment of the present invention, and Figure 4 shows the configuration of an embodiment of the first unit and unit 2 shown in FIG. .3 corresponds to Figure 1,
6 is the unit of Tsune 1, and 7 is the unit of Yuki 2.
８はビット・シリャル伝送路を表わしている。本発明の
場合、第１釦と１ｓ３図とを対比すると判る如く、チャ
ネル２をいわば第１のユニット６と第２のユニット７と
に分割してビット・シリャル伝送路８によって接続する
ような構成をとっている。8 represents a bit/serial transmission path. In the case of the present invention, as can be seen by comparing the first button and FIG. is taking.
以下第４図図示の構成を参照しつつ説明する。The following description will be made with reference to the configuration shown in FIG.
第４図に示す符号１．６．７．８は第３図に対応し、９
は主配憶装置、１０は主配憶アドレス・コピー・レジス
タ、１１はバイト・カウント・コピー・レジスタ、１２
は書込みデータ・バッファ。The symbols 1.6.7.8 shown in FIG. 4 correspond to those in FIG. 3, and 9
is the main storage unit, 10 is the main storage address copy register, 11 is the byte count copy register, 12
is the write data buffer.
１３は読出しデータ・パンツ７．１４は入出力命令レジ
スタ、１５．１６は夫々直列・並列変換回路、１７．１
８は夫々並列・直列変換回路、１９はデータ・バッファ
、２Ｇは主記憶アドレス°レジスタ、２１はバイト・カ
ウント・レジスタ。13 is read data, 7.14 is an input/output command register, 15.16 is a serial/parallel conversion circuit, and 17.1
8 is a parallel/serial conversion circuit, 19 is a data buffer, 2G is a main memory address register, and 21 is a byte count register.
２２はチャネル制御語処理部、２３はチャネル状態情報
発生部、２４はデータ・バッファ、２５はオア回路、２
６ＦｉＣＰＵへの状態コード、割込みを行う制御レジス
タを表わしている。22 is a channel control word processing section, 23 is a channel state information generation section, 24 is a data buffer, 25 is an OR circuit, 2
It represents the status code to the 6Fi CPU and the control register that performs interrupts.
ホスト処理装置１からの入出力命令はレジスタ１４にセ
ットされる。この命令は、変換回路１７゜１６をへてチ
ャネル制御語処理部２２に導びかれ。Input/output commands from the host processing device 1 are set in the register 14. This command is guided to the channel control word processing section 22 via the conversion circuit 17.16.
チャネル制御語の存在アドレス情報がレジスタ２０にセ
ットされて変換回路１８．１５をへてレジスタ１０に転
送される０これによって主記憶装置９がアクセスされ、
チャネル制御語が主記憶装置から読出されて、バッファ
１３．変換回路１７゜１６をへてチャネル制御語処理部
２２に転送される０
この結果ＩＨ２のエニンＦ７は所定の入出力装置に対し
てリードあるいはライトなどのコマンドを発行し、チャ
ネル状態情報発生部２３から入出力装置起動に対応する
状態情報を第１の・ユニット６０制御レジスタ２６経由
でホスト処理装置ＩＫ返す。上記コマンドがリード・コ
マンドであれば。The presence address information of the channel control word is set in the register 20 and transferred to the register 10 via the conversion circuit 18.15. This accesses the main memory 9.
A channel control word is read from main memory and stored in buffer 13. As a result, Ennin F7 of IH2 issues a command such as read or write to a predetermined input/output device, and the channel state information generating section 23 The state information corresponding to the activation of the input/output device is returned from the host processing device IK via the first unit 60 control register 26. If the above command is a read command.
入出力装置からのデータをデータ・バッファ１９で受電
って、レジスタ２０の内容に−とづいて嬉１のユニット
６経由でバッファ１２から主記憶装・置９にストアする
。またライト・コマンドであれハ、レジスタ２ｏの内容
にもとづいて第１のユニット６経山−ヤ主゛配憶装置９
から読出し、バッファ１３、変換回路１７，１６．バッ
ファ２４．オア回路２５をへて入出力装置ｌに送出する
。この間バイト・カウント・レジスタ２１とバイト・カ
ウンタ・コピー・レジスタ１１の内容は減算されてゆ〈
０上記リードあるｂはライト・コマンドの処理が終了す
ると、第２のユニット７はチャネル状態情報発生部２３
において発生し、必要に応じて第１の：Ｌニット６０制
御レジスタ２６経由でホスト処理装置ＩＫ割込みをかけ
る。Data from the input/output device is received by the data buffer 19 and stored from the buffer 12 into the main storage device 9 via the unit 6 of the controller 1 based on the contents of the register 20. Also, whether it is a write command, the first unit 6 or the main storage device 9
Read from buffer 13, conversion circuits 17, 16 . Buffer 24. The signal is sent through the OR circuit 25 to the input/output device l. During this time, the contents of the byte count register 21 and the byte counter copy register 11 are subtracted.
0 When the processing of the write command is completed for the above read b, the second unit 7 generates the channel state information generator 23.
, and issues a host processor IK interrupt via the first :L-nit 60 control register 26 as necessary.
またコマンド実行中に、コマンド・チェイニング、デー
タ・チェイニング、またはコマンド・リトライなどの条
件が発生すると、第２のユニット７は次のチャネル制御
語をアクセスするに必要なアドレスをレジスタ２０にセ
ットし、第１のユニット６Ｍ、由で当該法のチャネル制
御語と７エツチしてくる。このために０人出方装置が磁
気ナイスクなどの如き高速の入出力装置であっても、入
出力装置に近い位置にある第２のユニットがチェイニン
グ時に次のチャネル制御語を７エツチしているので、オ
ーバラン状態となることがない。Also, if a condition such as command chaining, data chaining, or command retry occurs during command execution, the second unit 7 sets the address necessary to access the next channel control word in the register 20. Then, the first unit 6M performs 7 etch with the channel control word of the method. For this reason, even if the 0-person output device is a high-speed input/output device such as a magnetic NISQ, the second unit located near the input/output device will etch the next channel control word 7 times during chaining. Therefore, an overrun condition does not occur.
なお、ビット・シリャル伝送路８として光７ア４ ／（
・ケーブルを用いて、高速でかつ娯プのない転送を行な
うことができるが、比較的短い距離の場合には同軸ケー
ブルを用いることもできる０更に第４図においては、デ
ータ伝送路とアドレス伝送路とが兼用されているが９両
者を別々の伝送路を用いてもよい。In addition, as the bit/serial transmission line 8, the optical 7A4/(
・Cables can be used for high-speed and hassle-free transfer, but coaxial cables can also be used for relatively short distances.In addition, Figure 4 shows the data transmission path and address transmission. However, separate transmission lines may be used for both.
以上説明しえ如く１本発Ｆ！＃によれば、高速の入出力
装置をリモート位ｔＫ設置することができ。As explained above, one shot F! According to #, high-speed input/output devices can be installed remotely.
複数台のホスト処理装置によるファイル共通利用が可能
となる。またビット・シリャル伝送路を用いるので、ケ
ーブルの信号線数を意識することなく、距離を自由に延
長することが可能となる＠なお、第１のユニット６がホ
スト処理装置ｌ中主記憶装置９０近くに設置されている
ので１例えば主記憶装置９に対するアクセス時間につい
ては従来の構成の場合と変わりはない。Files can be commonly used by multiple host processing devices. In addition, since a bit/serial transmission line is used, it is possible to freely extend the distance without worrying about the number of signal lines in the cable. Since they are installed nearby, for example, the access time to the main storage device 9 is the same as in the conventional configuration.
籐１図、第２図は夫々従来の構成を説明する説明図、＃
！３図は本発明の一実施例構成、第４図は第３図図示の
第１のユニットと第２のユニットとの一実施例構成を示
す。
図中、ｌはホスト処理装置、２はチャネル、３は入出力
装置、６は第１のユニット、７は第２のユニット、８は
ビット・シリャル伝送路、９は主記憶装置、２２はチャ
ネル制御！１語処理部を表わす。
特許出願人 富士通株式会社
代理人弁理士 森 １） 寛Rattan Figure 1 and Figure 2 are explanatory diagrams explaining the conventional configuration, #
! 3 shows the structure of an embodiment of the present invention, and FIG. 4 shows the structure of an embodiment of the first unit and second unit shown in FIG. In the figure, l is a host processing unit, 2 is a channel, 3 is an input/output device, 6 is a first unit, 7 is a second unit, 8 is a bit/serial transmission path, 9 is a main storage device, and 22 is a channel control! Represents a single word processing unit. Patent applicant Hiroshi Mori, agent patent attorney of Fujitsu Ltd.
Claims (1)
に対する処理を仲介するチャネルを有するデータ処理シ
ステムにおいて、上記チャネルが。 上記主記憶装置およびホスト処理装置に併設されて入出
力命令を受取如上起生配憶装置をアクセスする第１のユ
ニットと、＃第１のユニットから物理的に離れた位置に
設置されて入出力装置を接続または内蔵する第２のユニ
ットとＫよって構成されると共に、上記第１のユニット
から少々〈と−入出力命令と上記主記憶装置からの読出
しデータとチャネル制御語とを上記第２のユニットに対
してビット・シリャルに伝送する第１の伝送路をそなえ
、かつ上記＃１２のユニットから少なくと４上記主記憶
装置をアクセスするアドレス情報と上記主記憶装置に対
する書込みデータと上記絞出しデータおよび／または書
込みデータに対応するバイト数情報とチャネル状態情報
とを上記第１のユニットに対してビット・シリャルに伝
送する菖２の伝送路をそなえ、上記第１のユニットが上
記主記憶装置および上記ホスト処理装置との閏での情報
送受を実行し、上記第２のユニットが上記チャネル制御
語を受信して上記入出力装置に対する制御を、実行する
ようにしたことを特徴とするデータ処理システムにおけ
るリモート・チャネル方式０Claims: A data processing system having a channel connected to a main storage device and a host processing device to mediate processing for an input/output device. A first unit that is installed alongside the main storage device and host processing device to receive input/output commands and accesses the storage device; A second unit that connects or incorporates a device, and a second unit K, and a second unit that receives input/output commands, read data from the main memory, and channel control words from the first unit. A first transmission line is provided for bit-serial transmission to the unit, and address information for accessing at least four of the main storage devices from the #12 unit, write data to the main storage device, and squeezed data. and/or a two-way transmission line for transmitting byte number information and channel state information corresponding to the write data to the first unit bit-by-bit, wherein the first unit is connected to the main storage device and A data processing system, characterized in that the second unit executes information transmission and reception via leapfrog with the host processing device, and the second unit receives the channel control word and executes control over the input/output device. remote channel method 0 in
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15251881A JPS5854429A (en) | 1981-09-25 | 1981-09-25 | Remote channel system in data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15251881A JPS5854429A (en) | 1981-09-25 | 1981-09-25 | Remote channel system in data processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854429A true JPS5854429A (en) | 1983-03-31 |
| JPS617661B2 JPS617661B2 (en) | 1986-03-07 |
Family
ID=15542189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15251881A Granted JPS5854429A (en) | 1981-09-25 | 1981-09-25 | Remote channel system in data processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854429A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223953A (en) * | 1985-03-29 | 1986-10-04 | Hitachi Ltd | Multiplexing control device |
| JPS6211951A (en) * | 1985-07-10 | 1987-01-20 | Hitachi Ltd | Channel device |
-
1981
- 1981-09-25 JP JP15251881A patent/JPS5854429A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223953A (en) * | 1985-03-29 | 1986-10-04 | Hitachi Ltd | Multiplexing control device |
| JPS6211951A (en) * | 1985-07-10 | 1987-01-20 | Hitachi Ltd | Channel device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617661B2 (en) | 1986-03-07 |
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