JPS5848512A - Amplifying circuit - Google Patents

Amplifying circuit

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JPS5848512A
JPS5848512A JP56147426A JP14742681A JPS5848512A JP S5848512 A JPS5848512 A JP S5848512A JP 56147426 A JP56147426 A JP 56147426A JP 14742681 A JP14742681 A JP 14742681A JP S5848512 A JPS5848512 A JP S5848512A
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Abstract

PURPOSE:To make the integration of a circuit easy, by using an element of not high but low dielectric strength through the separation of the operating voltage source of the 1st and 2nd amplifying stages. CONSTITUTION:The 1st and 2nd current mirror circuits consist of transistors (TRs) Q8, Q9 and Q10, Q11. An output current of an output TRQ5 of the 1st amplifying stage 1 is converted into an output of the TRQ5. Further, this output current is converted into that of the TRQ11 and becomes an input driving current of the 2nd amplifying stage 2. Thus, operating voltage sources + or -V2, + or -V1 of the amplifying stages 1, 2 can be separated from each other. The amplifying stage 1 can be operated with the voltage + or -V2 lower than the operating voltage + or -V1 of the amplifying stage 2. Thus, the dielectric strength of each element can be small and the circuit integration can be made easy. Concretely, the prestage can be circuit-integrated by taking broken lines a-a' as a boundary.

Description

【発明の詳細な説明】 本発明は増幅回路に関し、特に複数の増幅段を、有する
増幅回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an amplifier circuit, and more particularly to an amplifier circuit having a plurality of amplification stages.

複数の増幅段よりなる一般的な増幅回路が第1.図に示
されており、人力信号は差動接続されたトランジスタQ
I I Q2− を定電流源11及び能動負荷カレント
ミラートランジスタQ、 、 Q、よシ□なる電流増幅
−である差動アンプにより電流変換される。尚、R,F
i人力抵抗、R2及びR3はカレントミラートランジス
タQ、、Q、の各エミッタ抵抗である。
A general amplifier circuit consisting of a plurality of amplifier stages is the first one. As shown in the figure, the human input signal is connected to the differentially connected transistor Q
I I Q2- is current-converted by a constant current source 11 and active load current mirror transistors Q, , Q, and a differential amplifier which is a current amplification device. In addition, R, F
The human resistances R2 and R3 are the emitter resistances of the current mirror transistors Q, , Q, respectively.

この電流出力は電圧増幅段である増幅用トランジスタQ
11により電圧変換されかつ増幅されてそのコレクタか
ら出力されるみこのiカが、次段の一増幅段のコンプリ
メンタリな1対のトランジスタq。
This current output is the amplification transistor Q, which is the voltage amplification stage.
The voltage i is converted into voltage by 11, amplified, and outputted from its collector by a complementary pair of transistors q of one amplification stage in the next stage.

qのベース駆動電圧となる。尚、1oはトランジスタQ
、、Qフの4−スバイアス発、生温であって例えば生温
10の動作電流供給の声2めに定電流源工、が設けられ
ておシ、またElはトランジスタQ、のエミッタ電圧を
定めるものである。
This becomes the base drive voltage of q. In addition, 1o is a transistor Q
,, A constant current source is provided secondly to generate the 4-s bias of the transistor Q, and to supply an operating current at a warm temperature of 10, for example, and El is the emitter voltage of the transistor Q. It is determined.

トランジスタQ、、Q7の両エミッタは抵抗R,、R。Both emitters of transistors Q, , Q7 are resistors R, , R.

を夫々介して回路出力OUTとなっており、図示せぬ共
通負荷を低インピーダンスにょ9プツシユプル駆動する
。そして、位相補償をなすべくトランジスタQ、ノペー
スとコレクタとの間に容量素子Cが設けられており、ま
た抵抗R6,R,よりなる負帰還回路が回路出力と差動
アンプのトランジスターQ2の制御人力との間にμけら
れ、回路特性の向上をなすと共に回路出力点の直流レベ
ルを零電位に維持する機能をも有している。
It becomes the circuit output OUT through each of them, and drives a common load (not shown) in a low impedance nine push-pull manner. A capacitive element C is provided between the transistor Q and the collector for phase compensation, and a negative feedback circuit consisting of resistors R6 and R is used to control the circuit output and the transistor Q2 of the differential amplifier. It has the function of improving the circuit characteristics and maintaining the DC level at the circuit output point at zero potential.

か\る第1図の回路構成において、入力段の差動アンプ
(Q、、Q2)と電圧増幅段(Q、)とを第1の増幅段
1と指称し、出力電力増幅段(Q6.Q?)を第2の増
幅段と指称することとする。
In the circuit configuration shown in FIG. 1, the input stage differential amplifier (Q, , Q2) and voltage amplification stage (Q, ) are referred to as a first amplification stage 1, and the output power amplification stage (Q6, . . . ) is referred to as a first amplification stage 1. Q?) will be referred to as the second amplification stage.

上記構成では、電源電圧上■1の利用率を上げるために
、抵抗艷、R3における電圧降下、定電流源I2におけ
る電圧ロス及び基準バイアス電圧E1を小腎設定するの
が普通である。この場合−第1の増幅段lの出力能動素
子であるトランジスタQ、のコレクタ電位は、電源電圧
+■1よりElだけ低い電位から、電源電圧−■1より
電流源I2の電圧ロス分だけ高い電位まで振れることに
なるために、トランジスタQ、の耐圧は約2×v1必要
となる。従ってトランジスタQ1〜Q5及び電流源It
t含む第1の増幅段1を集積回路化するには高耐圧−技
術を必要とするが、高耐圧化には限界があるために通常
のいわゆるディスクリート部品を用いて構成した場合に
比し著しく性能が劣ることになる。
In the above configuration, in order to increase the utilization rate of the power supply voltage (1), it is common to set the voltage drop in the resistor R3, the voltage loss in the constant current source I2, and the reference bias voltage E1 to be small. In this case, the collector potential of the transistor Q, which is the output active element of the first amplifier stage l, changes from a potential lower than the power supply voltage +■1 by El, to higher than the power supply voltage -■1 by the voltage loss of the current source I2. Since the voltage can swing up to the potential, the withstand voltage of the transistor Q is required to be approximately 2×v1. Therefore, transistors Q1 to Q5 and current source It
High breakdown voltage technology is required to integrate the first amplification stage 1 including T, but since there is a limit to increasing the breakdown voltage, it is significantly more expensive than when constructed using normal so-called discrete components. Performance will be degraded.

本発明の目的は、高耐圧を必要とせず低耐圧素子を用い
て回路の集積化を′容易にした増幅回路を提供すること
であ為。
SUMMARY OF THE INVENTION An object of the present invention is to provide an amplifier circuit that does not require a high breakdown voltage and uses low breakdown voltage elements to facilitate circuit integration.

本発明の増′幅回路は、第1及び第2の増幅段を有し、
これら両者間にカレントミラーよりなる電流転送手段を
設けて第1の増幅段の出力電流を第2の増幅段の入力端
子として転送するようにし、第1及び第2の増幅段の動
作電圧源を互いに分離し得るようにしたことを特徴とす
る。
The amplifier circuit of the present invention has first and second amplification stages,
A current transfer means consisting of a current mirror is provided between these two to transfer the output current of the first amplification stage to the input terminal of the second amplification stage, and the operating voltage source of the first and second amplification stages is They are characterized by being able to be separated from each other.

以下゛に、図面に基づき本発明を説明する。The present invention will be explained below based on the drawings.

第2図は本発明の実施例の回路図であJ、第1図と同等
部分は同一符号により示されている。すなわち、第1及
び第2の増幅段1及び20人出力間にカレントミラー回
路よりなる電流転送手段3を設け、両増幅段1及び2の
動作電圧源を互いに分離したものである。更に詳述すれ
ばば、第1の増幅段1の出力増幅素子であるPNP )
ランジスタQ、のコレクタ出力電流を、NPN )ラン
ジスタQs IQ、よりなる第1のカレントミラー回路
によりトランジスタQ、のコレクタ出力電流に変換し、
またこのトランジスタQ、のコレクタ出力電流を、PN
P トランジスタQIQ t Qllよりなる第2のカ
レントミラー回路によってトランジスタQ11のコレク
タ出力電流に変換するようにしている。尚、抵抗R8〜
R1iは各カレントミラートランジスタQ8〜Ql+の
各エミッタ抵抗であり、ミラー比(電流転送比)を1と
する場合に/1iRs = RQ 、Rto = 、R
I、に選定される。そして、第2のカレントミラー回路
の出力トランジスタQsiのコレクタ出力を第2の増幅
段の人力駆動電流とするものであり、このコレクタ出力
点が出力増幅素子Q6のペースとパイブス回路10との
接続点に接続されてなるものである。
FIG. 2 is a circuit diagram of an embodiment of the present invention. Parts equivalent to those in FIG. 1 are designated by the same reference numerals. That is, current transfer means 3 consisting of a current mirror circuit is provided between the first and second amplification stages 1 and 20 outputs, and the operating voltage sources of both amplification stages 1 and 2 are separated from each other. To be more specific, the output amplification element of the first amplification stage 1 (PNP)
Converting the collector output current of transistor Q into the collector output current of transistor Q by a first current mirror circuit consisting of NPN) transistor Qs IQ,
Also, the collector output current of this transistor Q is PN
A second current mirror circuit including the P transistor QIQ t Qll converts the current into the collector output current of the transistor Q11. In addition, resistance R8~
R1i is each emitter resistance of each current mirror transistor Q8 to Ql+, and when the mirror ratio (current transfer ratio) is 1, /1iRs = RQ, Rto = , R
I, was selected. The collector output of the output transistor Qsi of the second current mirror circuit is used as the manual drive current for the second amplification stage, and this collector output point is the connection point between the pace of the output amplification element Q6 and the pipe circuit 10. It is connected to.

こうすることにより、第1及び第2の増幅段の動作電圧
源が互いに分離可能となシ、前段の第11の増幅段は出
力段である第2の増幅段の動作電圧±V、よりも低い電
圧上■2にて動作せしめることができる。そのために、
各素子の耐圧も小さいものでよく集積回路化が極めて容
易となる。具体的には、図の破線α−lを境にして前段
部をIC4ヒし、後段部を耐圧の大なるディスクリート
部品にて構成することができる。
By doing this, the operating voltage sources of the first and second amplification stages can be separated from each other, and the operating voltage of the 11th amplification stage in the preceding stage is higher than the operating voltage ±V of the second amplification stage, which is the output stage. It can be operated at low voltage (2). for that,
The withstand voltage of each element is also small, and integration into an integrated circuit becomes extremely easy. Specifically, the front stage part can be made up of IC4 with respect to the broken line α-l in the figure, and the rear stage part can be constructed of discrete components with high withstand voltage.

第2図の例では、第1の゛カレントミラー回路の入力端
トランジスタQ、は低耐圧素子でIC化され得るが、出
力側トランジスタQ、は高耐圧素子とする必要があって
ディスクリート部品となる0従って、トランジスタQ、
とQ、のvBE(ペース・エミ、ツタ間電圧)の差や、
抵抗R8とR9の値の差や、更にはこれら素子の温度特
性の差等により、ミラー比が設計値に合致せず、増幅回
路の開ループ利得や周波数特性が変化することになる。
In the example shown in Fig. 2, the input end transistor Q of the first current mirror circuit is a low voltage element and can be implemented as an IC, but the output side transistor Q needs to be a high voltage element and is a discrete component. 0 Therefore, the transistor Q,
and Q, the difference in vBE (pace-emitter voltage),
Due to the difference in the values of the resistors R8 and R9 and the difference in the temperature characteristics of these elements, the mirror ratio will not match the designed value, and the open loop gain and frequency characteristics of the amplifier circuit will change.

この欠点を防ぐために、第3図に示す本発明の他の実施
例の回路が得られる。第3図において第1図及び第2図
と同等部分には同一符号が付されており、トランジスタ
Q、、Q、よりなる第1のカレントミラー回路の出力と
トランジスタQ1゜s Qttよりなる第2のカレント
ミラー回路の人力との間にペース接地型のNPN )ラ
ンジスタQ+2にカスコード接続して挿入したものであ
る。こうすることにより、トランジスタQ、とQ10と
がいわゆるカスコード動作をなし、トランジスタQ、の
コレクタ電位が略一定値(零ボルト)にクランプされて
第2図の場合に比し、トランジスタQ、は低耐圧素子と
することができる0よって、トランジスタQ0もトラン
ジスタQ、と共に同一チ・ツブ上にてIC化することが
可能となるから、特性の均一化が図れ第1のカレントミ
ラー回路のミラー比は設計通りとすることができ、回路
の安定化を招来する。
To avoid this drawback, a circuit according to another embodiment of the invention is obtained, as shown in FIG. In FIG. 3, the same parts as in FIGS. 1 and 2 are given the same reference numerals, and the output of the first current mirror circuit consisting of transistors Q, Q, and the second current mirror circuit consisting of transistors Q1゜s Qtt are shown. A pace-grounded NPN transistor Q+2 is connected in cascode and inserted between the current mirror circuit and the current mirror circuit. By doing this, transistors Q and Q10 perform a so-called cascode operation, and the collector potential of transistor Q is clamped to a substantially constant value (zero volts), making transistor Q lower than in the case shown in FIG. Since transistor Q0 can be used as a voltage-resistant element, transistor Q0 can be integrated into an IC on the same chip as transistor Q, so characteristics can be made uniform, and the mirror ratio of the first current mirror circuit is It is possible to follow the design, resulting in stabilization of the circuit.

尚、第2,3図の回路において、第1図の回路の周波数
特性と同一特性を得るためには、位相補償コンデンサC
8の値を第1図の回路の場合に比しより犬に選定しなけ
ればならないが、第2,3図の回路のトランジスタQ、
lのペースとトランジスタQ6のペースとの間にコンデ
ンサC1を接続することにより第1図の回路と同値の容
量で同一周波数特性が得られる。また、トランジスタQ
、のペースと回路出力OUTとの間にコンデンサCIを
設けてもよいものである。
In addition, in the circuits shown in Figs. 2 and 3, in order to obtain the same frequency characteristics as the circuit shown in Fig. 1, the phase compensation capacitor C
8 must be chosen more favorably than in the circuit of FIG.
By connecting a capacitor C1 between the pace of transistor Q6 and the pace of transistor Q6, the same frequency characteristics can be obtained with the same capacitance as in the circuit of FIG. Also, transistor Q
A capacitor CI may be provided between the pace of , and the circuit output OUT.

第4図は本発明の他の実施例の回路図であり、第1図乃
至第3図と同等部分は同一符号により示されている。上
記各側と異なる部分についてのみ述べれば、第1の増幅
段lの人力差動アンプ段が、FET (電界効果トラン
ジスタ)Q、、Q2よりなる構成であり、各トランジス
タQ、、Q2と夫々トランジスタQCs  * Q10
がカスコードアンプ上、カスコードアンプ型式とされて
いる。尚、抵抗R1,と電流源11. I、によってト
ランジスタQ13 sQ4’のペース電位を一定として
両トランジスタをペース接地型式にて作動せしめている
。革動アンプの負荷は抵抗R1,3,R,、による抵抗
負荷であり、両負荷間に抵抗R17と′コンデンサC2
とが直列接続して設けである。
FIG. 4 is a circuit diagram of another embodiment of the present invention, in which parts equivalent to those in FIGS. 1 to 3 are designated by the same reference numerals. To describe only the parts that are different from the above-mentioned sides, the manual differential amplifier stage of the first amplification stage l is composed of FETs (field effect transistors) Q, , Q2, and each transistor Q, , Q2 and a transistor QCs * Q10
is considered to be a cascode amplifier type. Note that the resistor R1 and the current source 11. I, the pace potential of the transistors Q13 and sQ4' is kept constant and both transistors are operated in a grounded mode. The load of the Kakudo amplifier is a resistive load made up of resistors R1, 3, R, , and between both loads there is a resistor R17 and a capacitor C2.
and are connected in series.

コレクタ負荷R1,8,R,より導出された出力が第゛
2の差動アンプに入力されている。このアンプは差動ト
ランジスタQ+5 + Q16 +電流源I4及び負荷
抵抗R,5,R,、よりな9、抵抗R16の両端よff
)ランジスタQ、のペース人力が取り出されている。
The outputs derived from the collector loads R1, 8, and R are input to the second differential amplifier. This amplifier consists of a differential transistor Q+5 + Q16 + a current source I4 and a load resistor R, 5, R, 9, both ends of a resistor R16.
) Ranjistor Q, pace human power is taken out.

トランジスタQ、とトランジスタQtaとによりカスコ
ードアンプが構成され、特性の向上を図っている。尚、
R2はトランジスタQtaのペースノ(イアスミ庄原で
ある。そして、トランジスタQ、のペースとトランジス
タQCsのコレクタとの間に位相補償用コンデンサC1
が挿入されている。このトランジスタQ+8のコレクタ
出力が、鼾うンジスタQ、、Q。
A cascode amplifier is configured by transistor Q and transistor Qta, and is intended to improve characteristics. still,
R2 is the pace node of the transistor Qta (Iasumi Shobara), and a phase compensation capacitor C1 is connected between the pace of the transistor Q and the collector of the transistor QCs.
is inserted. The collector output of this transistor Q+8 is the snoring transistor Q,,Q.

よりなる第1のカレントミラー回路の入力端子となって
次段増幅部2へ電流転送が行われる。それ以後は、第3
図の回路例と同等構成であってその説明は省略する。
It serves as an input terminal of a first current mirror circuit consisting of the following, and current is transferred to the next stage amplification section 2. After that, the third
It has the same configuration as the circuit example in the figure, and its explanation will be omitted.

本例にあっても、第゛1の電圧増幅段1と第1のカレン
トミラー回路とが同一チ)ツブ上にてIC化可能となる
利点がある。
This example also has the advantage that the first voltage amplification stage 1 and the first current mirror circuit can be integrated into an IC on the same chip.

紙上の如く、本発明によれば前段増幅部は低電源にて動
作させることが可能であるから低耐圧素子にて構成でき
、よってIC化が極めて容易となる。
As described in the paper, according to the present invention, the pre-stage amplifier section can be operated with a low power supply, so it can be constructed from low-voltage elements, and it is therefore extremely easy to integrate it into an IC.

増幅回路全体の最大出力は、後段に接続される回路及び
その電源電圧で決定されるから、前段部は、低出力増幅
から中小出力増幅器に至るまで広い範囲の増幅器に利用
でき汎用性を有することになる。
The maximum output of the entire amplifier circuit is determined by the circuit connected to the subsequent stage and its power supply voltage, so the front stage has versatility and can be used in a wide range of amplifiers, from low output amplifiers to medium and small output amplifiers. become.

尚、上記におけるバイボー2素子の1部はFET素子等
の他の能動素子に置換可能である。
Note that a part of the Bibo 2 elements described above can be replaced with other active elements such as FET elements.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の増幅回路の1例を示す図、第2図、第3
図及び第4図は本発明の実施例を夫々示す回路図である
。 主要部分の符号の説明 l・・・第1の増幅段   2・・・第2の増幅段3・
・・電流転送回路 Q、・・・電圧増幅用トランジスタ Q、 、 Q、・・・電力増幅用トランジスタQa +
 Q9 t Qto + Q+’+・・・カレントミラ
ー用トランジスタ出願人 パイオニア株式会社 代理人  弁理士 藤村元彦 幕/[21 本3図
Figure 1 shows an example of a conventional amplifier circuit, Figures 2 and 3.
4 and 4 are circuit diagrams showing embodiments of the present invention, respectively. Explanation of symbols of main parts l...First amplification stage 2...Second amplification stage 3.
... Current transfer circuit Q, ... Voltage amplification transistor Q, , Q, ... Power amplification transistor Qa +
Q9 t Qto + Q+'+... Current mirror transistor applicant Pioneer Co., Ltd. agent Patent attorney Motohiko Fujimura / [21 Figure 3

Claims (6)

【特許請求の範囲】[Claims] (1)第1の増幅手段と、この増幅出力を更に増幅する
第2の増幅手段とを有する増幅回路であって、前記第1
の増幅手段の出力電流を前記第2の増幅手段の入力へ転
送する電流転送手段を有し、前記第1及び第2の増幅手
段の動作電圧源を分離してなることを特徴とする増幅回
路。
(1) An amplifier circuit comprising a first amplifying means and a second amplifying means for further amplifying the amplified output, the amplifying circuit comprising:
An amplifier circuit comprising current transfer means for transferring the output current of the amplification means to the input of the second amplification means, the operating voltage sources of the first and second amplification means being separated. .
(2)゛前記電流転送手段は、前記第1の増幅手段の出
力電流を入力とし前記第1の増幅手段の出力能動素子と
逆導電型の能動素子よりなる第1のカレントミラー回路
と、この第1のカレントミラー回路の出力電流を入力と
し前記出力能動素子と同導電型の能動素子よりなる第2
のカレントミラー回路とを有し、この第2のカレントミ
ラー回路の出力電流を前記第2の増幅手段の人力として
なることを特徴とする特許請求の範囲第1項記載の増幅
回路。
(2) The current transfer means includes a first current mirror circuit which receives the output current of the first amplification means and includes an active element of a conductivity type opposite to the output active element of the first amplification means; A second current mirror circuit which receives the output current of the first current mirror circuit and is made of an active element of the same conductivity type as the output active element.
2. The amplifier circuit according to claim 1, further comprising a current mirror circuit, wherein the output current of the second current mirror circuit is used as the manual power of the second amplifying means.
(3)前記第1のカレントミラー回路の出力と前記第2
のカレントミラー回路の人力との間には、前記第1のカ
レントミラー回路の出力トランジスタとカスコード接続
されたベース接地型式のカスコードトランジスタが設け
られていることを特徴とする特許請求の範囲第2項記載
の増幅回路。
(3) The output of the first current mirror circuit and the second current mirror circuit
Claim 2, characterized in that a common base type cascode transistor connected in cascode to the output transistor of the first current mirror circuit is provided between the current mirror circuit and the human power. The amplifier circuit described.
(4)前記第1の増幅手段の動作電圧源は前記第2の増
幅手段のそれよりも低電圧であることを特徴とする特許
請求の範囲第1項、第2項又は第3項記載の増幅回路。
(4) The operating voltage source of the first amplifying means has a lower voltage than that of the second amplifying means. Amplification circuit.
(5)前記第1の増幅手段は集積回路化されていること
を特徴とする特許請求の範囲第4項記載の増幅回路。
(5) The amplifier circuit according to claim 4, wherein the first amplifying means is an integrated circuit.
(6)前記第1の増幅手段及び前記第1のカレントミラ
ー回路は集積回路化されていることを特徴とする特許請
求の範囲第3項記載の増幅回路。
(6) The amplifier circuit according to claim 3, wherein the first amplifying means and the first current mirror circuit are integrated circuits.
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