JPS5841594B2 - メジャ−マイナ−ル−プ型バブルメモリ - Google Patents

Description

【発明の詳細な説明】 本発明は、多数のマイナーループからの読出しを異なる
態様で行なうことができるようにしたメジャーマイナー
ループ型バブルメモリに関する。

メジャーマイナーループ型のバブルメモリは第１図に示
すようなメジャーループ１０、多数のマイナーループ１
１、バブル発生器１２、バブル検出器１３等からなる。

メジャーループ１０と各マイナーループ１１との間には
トランスファゲート、またはレプリケートゲート、ある
いはこれらの両方の機能を持つレプリケート／トランス
ファゲート１４が設けられる。

ところで従来のこのゲート１４はすべて同じ構造であっ
て共通の導体パターン１５に電流を流すことにより一斉
に動作させている。

従ってマイナーループ１１にあるバブルをメジャールー
プ１０へ移し、バブル検出器１３へ送って検出する、つ
まり記憶情報の読出しを行なう場合は各マイナーループ
に対して一斉に読出しが行なわれ、あるマイナーループ
だけは読出しが行なわれないということはない。

ところでバブルメモリでは記憶容量を増大させようとす
れば当然マイナーループの長さ即ちこれを構成するハー
フディスクパターンなどのパターンの個数を大にし、及
び又はマイナーループの個数を大にする必要がある。

一方、パターン数が大になるとそれだけ欠陥パターンが
発生する確率も大になり、そして１つでも欠陥パターン
があるとそのマイナーループは使田できず、延いてはメ
モリ全体が不良品となる。

これは歩留りに著しい悪影響を与える。

そこでマイナーループ１１は必要個数より多い目に作っ
ておき、欠陥パターンがあるマイナーループは外して残
りの無欠陥マイナーループを使用する様にすることが考
えられ、これによれば歩留低下を大幅に改善することが
できる。

上記の欠陥マイナーループは外して使田するということ
は具体的には該マイナーループへは情報は書き込まず、
検出に際しては該マイナーループ部の出力は常にＯつま
り情報なしとして検出対象としないことであるが、か＼
る制御を行なうには欠陥マイナーループのアドレスを記
憶しておき、情報は該アドレスを飛ばしてその前後のア
ドレスへ書込み読取りする必要がある。

この欠陥ループのアドレスの記憶はバブルメモリチップ
が情報処理装置に取付けられて固定されている場合は当
該装置の制御回路部にそのようにセットしておけばよい
から比較的簡単であるが、バブルメモリチップが任意の
情報処理装置に取外し、取付けして使用される場合は問
題で、適当な記録手段が欲しくなる。

この問題に対してはマイナーループの使用が好適である
。

即ちマイナーループ例えば１１ａ。１１ｂを欠陥マイナ
ーループのアドレス記録用とし、このループに該アドレ
スを書込んでおき、バブルメモリチップを装着したとき
当該機器の制御回路が始動して該ループｌｌａ、１１ｂ
を読み出し、その読み出した欠陥ループのアドレスをレ
ジスタへ書込んでおいて以後の制御に使用する。

このようにすれば欠陥ループの除去操作が自動的になさ
れる。

この場合ゲート１４を他のマイナーループ１１のゲート
と同じにしておくと、読出しは一斉に行なわれるので、
欠陥ループのアドレス読出しに際しては他の健全マイナ
ーループからの読出しデータを廃棄し、他の健全マイナ
ーループからのデータ読出しに際してはその都度マイナ
ーループ１１ａ、１１ｂからの欠陥ループアドレス情報
を廃棄する又はマスクする必要があり、無駄が多い。

もしゲート１４を別個に動作させることができるなら、
上記処理は不要になる訳で甚だ便利である。

またメジャーマイナーループ構成のメモリでは第１図に
も示したように、マイナーループ１１はメジャーループ
の２ビツトに１つの割合で取付けられている。

こ＼でビットとは既知のように、ループがハーフディス
ク型伝播パターンの列からなる場合はそのハーフディス
クパターン１つを言い。

第１図ではこれを黒丸・で表わしている。

このように２ビツトに１つになるのは図面からも明らか
なようにマイナーループはメジャーループに平行な線の
位置で見ると左右２つの伝播パターンから成って所定の
面積を必要とするから、詰めても２ビツトに１つになる
事に依る。

このようなメジャーマイナーループ構成のメモリで読出
しを行なうと当然のことながら読出し情報は１ビツトお
きに現われることになる。

若しこれを詰めて各ビットが情報ビットになる様にすれ
ば、情報ビットの密度が２倍になり、高速データ処理が
可能になる。

この各ビットを情報ビットとすることは、例えば左半分
のマイナーループを先ず読出し、読出されてメジャール
ープを伝播するバブルが右半分のマイナーループ群に到
着したとき、その１つおきの空きビットに右半分マイナ
ーループのバブルが詰められる様なタイミングで右半分
のマイナーループを読出すことにより可能になる。

この際もゲート１４は個々に、少なくとも２グループに
分れて動作可能であることが望まれる。

ゲート１４は勿論導体パターン１５を個々別々にすれば
、別々の動作が可能であるが、これでは徒らに導体パタ
ーンの数を増し、ゲート部の配線が輻輳してしまう。

本発明はか＼る点に鑑みてなされたもので、共通導体パ
ターンを使用しながら個々に動作可能なゲートを提供し
ようとするものである。

本発明のメジャーマイナーループ型バブルメモリは共通
導体パターンに流す電流で制御されるトランスファゲー
ト、レプリケートゲート、またはトランスファレプリケ
ートゲートをメジャーループと複数のマイナーループと
の間に配設してなるバブルメモリにおいて、該ゲートが
、該ゲートを構成する磁性パターンと導体パターンの交
叉位置が異なる複数種のゲートからなることを特徴とす
るが、次に第２図および第３図に示す実施例を参照しな
がらこれを詳細に説明する。

第２図は第１の型のレプリケート／トランスファゲート
（以下Ｒ／Ｔゲートという）およびその周辺素子を、ま
た第３図はそれとは９０°異なる時点で動作するＲ／Ｔ
ゲートおよびその周辺素子を示す。

これらの図で１１Ａ、１１Ｂは第１．第２のマイナール
ープ、１４Ａ、１４Ｂは第１種。

第２種のＲ／Ｔゲート、２１はＲ／Ｔゲートとメジャー
ループ１０をつなぐ伝播路である。

メジャーマイナーループは主としてハーフディスク磁性
パターン２０からなり、局部的に変形パターンが用いら
れる。

即ちマイナーループのＵターン部のハーフディスク２０
ａ、２０ｂは、前者は広幅部２２を持つＣ型、後者は広
幅直角部２３を持つＣ型をなし、この広幅部にはＷ’［
Ｊ字状の導体パターン２４．２５が一部上下に重ねられ
て配置される。

２６．２７，２８は■状、へ字状、半ハーフディスク状
の変形パターンで、継ぎ目等に補助的に使用される。

動作を説明すると、バイアス磁界ＨＢが図示極性で加え
られ駆動磁界ＨＤが第２図、第３図のｂに示すように１
．２，３．４と反時計方向に回転すると、バブルはマイ
ナーループ１１Ａ、１１Ｂを矢印方向にかつ■、■、■
、■、０ッ・・・・・・で示す経路で伝播する。

そして第２図の場合■で示す如くＵ字状導体パターン２
４のＵターン部内側、マイナーループのＵターン部の磁
性パターン２０ａの頂点にバブルが来たとき、導体パタ
ーン２４に電流Ｉｓｔを流し、該Ｕターン部内側にコラ
プス（崩壊）磁界を作ると、この部分の磁極形状により
点線で示す如く伸張していたバブルＢは該コラプス磁界
により中央を切断されて左右の２つに分れる。

次いで駆動磁界が４の方向を向くとき左、右のバブルは
Ｉパターン２６とＣパターン２０ａの各■位置に移り、
以後はＧ、■、■・・・・・・の経路で一方はマイナー
ループ１１Ａを、他方は伝播路２１を経てメジャールー
プ１０へ伝播されて行く。

このバブル分割つまりレプリケート動作を確実に行なう
には電流Ｉｓｔの波形を７０ｍＡ程度の細幅のパルスと
それに読＜ ２０ ｍＡ程度のかつ比較的幅の広いパル
スの複合波とし、前者で分割、後者でその分割状態保持
を行なうとよい。

このＲ／Ｔゲート１４Ａを上述のレプリケート動作では
なく、トランスファ動作させるには駆動磁界ＨＤが２と
３の間を向く辺りの時点で電流を流し、かつそれを所定
時間継続させ、バブルがパターン２０ａの■位置へ来れ
ずに■′辺りにとどまるようにする。

このとき導体パターン２４の作る磁界は該パターンに沿
って均一分布するのでバブルＢ’で示す如く伸張し、位
相４で■パターン２６が■位置に磁極を作るときバブル
Ｂ′は該■位置へ移る。

以後バブルは駆動磁界ＨＤの回転につれて■、■、■・
・・・・・と伝播回路２１を伝播して行く。

こうしてマイナーループ１１Ａからバブルがメジャール
ープへ取出され破壊読出しが行なわれる。

第３図のＲ／Ｔゲートの動作も第２図のそれとはゾ同様
であるが、Ｕ字状導体パターン２５はＣパターン２０ｂ
の、駆動磁界ＨＤ力坊向４を向くときバブルが来る位置
■において交わっているから、バブルのレプリケータま
たはトランスファ動作は駆動磁界ＨＤの位相４において
電流Ｉｓｔを流して行なう点が異なる。

導体パターン２５に電流Ｉｓｔを流すタイミングを駆動
磁界ＨＤの位相３にしてもその時点ではまだバブルが位
置■またはその近傍のレプリケート／トランスファ動作
点まで来ていないから無効であり、バブルは格別影響を
受けない。

そこで第１図のマイナーループ１１群に対してはＲ／Ｔ
ゲート１４Ａを、また同図のマイナーループ１１ａ、ｌ
ｌｂに対してはＲ／Ｔゲート１４Ｂを使用しく勿論この
逆でもよい）、電流Ｉｓｔを流すタイミングを位相３ま
たは４（勿論これは位相マージンの範囲内で変動しても
よい）で流せば、一方１１を読出し他方１１ａ、１１ｂ
は読出さず、またはその逆にすることができ、こうして
前述の問題を解決することができる。

変形として、第３図のＵ字型導体パターンを図面右方か
らＣパターン２０ｂと交鎖させてもよく（この場合はＣ
パターン２０ｂの広幅直交部２３を右側にもってくる）
、この場合の動作タイミングは位相２となる。

勿論これらの中間角で動作させるようにすることもでき
る。

また実施例ではＣ型または変形ハーフディスク型の磁性
パターンとＵ字状導体パターンからなるＲ／Ｔゲートを
用いたが、これに限るものではなく、適宜の形状、構造
のトランスファゲート、レプリケートゲート、またはＲ
／Ｔゲートを用い、これを変形して通電タイミングで一
方は動作し他方は不動作となるようにすることができる
。

以上詳細に説明したように本発明では多数のマイナール
ープを右端一部と残部、左右各半分、奇数番群と偶数番
その他適宜の態様で別々に読出すことができ、前述の用
途の他に種々の利用が考えられる可能性があり、極めて
翁効である。

勿論ゲート用導体パターンを増設する必要はないからゲ
ート部の配線を輻輳させ、集積度を低下させるようなこ
とはない。

【図面の簡単な説明】

第１図はメジャーマイナーループ型バブルメモリの構造
を示す説明図、第２図および第３図各ａ。 ｂは本発明の実施例を示す概略平面図および駆動磁界ベ
クトル軌跡図である。 図面で１５．２４．２５は共通導体パターン、１４．１
４Ａ、１４Ｂはゲート、２０ａ、２０ｂは磁性パターン
である。

Claims (1)

【特許請求の範囲】
1. １ 共通導体パターンに流す電流で制御されるトランス
   ファゲート、レプリケートゲート、またはトランスファ
   レプリケートゲートをメジャーループと複数のマイナー
   ループとの間に配設してなるバブルメモリにおいて、該
   ゲートが、該ゲートを構成する磁性パターンと導体パタ
   ーンの交叉位置が異なる複数種のゲートからなることを
   特徴とするメジャーマイナーループ型バブルメモリ。