JPS5840846B2 - AGC amplifier circuit - Google Patents
AGC amplifier circuitInfo
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- JPS5840846B2 JPS5840846B2 JP11109176A JP11109176A JPS5840846B2 JP S5840846 B2 JPS5840846 B2 JP S5840846B2 JP 11109176 A JP11109176 A JP 11109176A JP 11109176 A JP11109176 A JP 11109176A JP S5840846 B2 JPS5840846 B2 JP S5840846B2
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Description
【発明の詳細な説明】
本発明は、入力信号レベルが変動したときに、出力信号
のレベル変動を抑制するAGC増幅回路に係り、特(こ
出力変化率と入力変化率の比で表わされる圧縮率と、温
度特性の改善手段に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an AGC amplifier circuit that suppresses level fluctuations in an output signal when the input signal level fluctuates, and particularly relates to an AGC amplifier circuit that suppresses fluctuations in the level of an output signal when the input signal level fluctuates. The present invention relates to methods for improving temperature characteristics.
ここでいう圧縮率とは入力変化率をdB(対数)で表わ
したものと出力変化率をdB(対数)で表わしたものと
の比をいう。The compression ratio here refers to the ratio of the input change rate expressed in dB (logarithm) to the output change rate expressed in dB (logarithm).
各種の伝送装置に使用されるAGC増幅回路には、種々
の回路があるが、その中で特Oこダイオードの微少電流
領域にふ・ける順方向抵抗特性を利用したAGC増幅回
路は、その回路構成が比較的簡単なために広く使用され
ている。There are various types of AGC amplifier circuits used in various transmission devices, but among them, the AGC amplifier circuit that utilizes the forward resistance characteristic of a special O diode in the micro current region is one of the circuits. It is widely used because of its relatively simple configuration.
第1図は、上記のダイオードの微少電流領域に釦ける順
方向抵抗特性を利用した従来のAGC増幅回路を示す図
である。FIG. 1 is a diagram showing a conventional AGC amplifier circuit that utilizes the forward resistance characteristic of the above diode in the micro current region.
入力端子T、Gこ与えられた入力電圧EINは直列抵抗
R1を介して増幅器1に人力する。Input voltage EIN applied to input terminals T and G is input to amplifier 1 via series resistor R1.
この増幅器1に入力した入力電圧EINは増幅されて、
出力端子T2から出力電圧EOUTとして出力される。The input voltage EIN input to this amplifier 1 is amplified and
The output voltage EOUT is output from the output terminal T2.
この出力電圧EoUT4よ、整流回路2でその正側電圧
のみが取出されたのちローパスフィルタ3を通過し、第
1の演算増幅器4の非反転入力端子に入力する。From this output voltage EoUT4, only its positive side voltage is taken out by the rectifier circuit 2, passes through the low-pass filter 3, and is inputted to the non-inverting input terminal of the first operational amplifier 4.
この第1の演算増幅器4の反転入力端子と出力端子との
間には、抵抗R2が接続され、さらに反転入力端子と大
地間には、抵抗R3が接続されている。A resistor R2 is connected between the inverting input terminal and the output terminal of the first operational amplifier 4, and a resistor R3 is connected between the inverting input terminal and the ground.
このため第1の演算増幅器4は、非反転増幅器として動
作する。Therefore, the first operational amplifier 4 operates as a non-inverting amplifier.
したがって、この第1の演算増幅器4の非反転入力端子
に入力した前記ローパスフィルタ3を通過した電圧は、
抵抗R2およびR3で決定される増幅率に応じて増幅さ
れたのち出力端子から、正の電圧+E1として出力され
る。Therefore, the voltage that is input to the non-inverting input terminal of the first operational amplifier 4 and has passed through the low-pass filter 3 is:
After being amplified according to the amplification factor determined by resistors R2 and R3, it is output from the output terminal as a positive voltage +E1.
この正の電圧+E1は第1のゲイン調整用ダイオードC
D1のアノード極に印加されると共に抵抗R4を介して
第2の演算増幅器5の反転入力端子に入力する。This positive voltage +E1 is applied to the first gain adjustment diode C
It is applied to the anode pole of D1 and is also input to the inverting input terminal of the second operational amplifier 5 via the resistor R4.
この第2の演算増幅器5の反転入力端子間には、抵抗R
4と等しい値をもつ抵抗R5が接続されていると共に、
その非反転入力端子が接地されている。A resistor R is connected between the inverting input terminal of the second operational amplifier 5.
A resistor R5 with a value equal to 4 is connected, and
Its non-inverting input terminal is grounded.
このため第2の演算増幅器5は、増幅度1の反転増幅器
として動作する。Therefore, the second operational amplifier 5 operates as an inverting amplifier with an amplification factor of 1.
したがって、この第2の演算増幅器5の反転入力端子(
こ入力した前記正の電圧十E1は、第2の演算増幅器5
の出力端子から負の電圧−Elとして出力される。Therefore, the inverting input terminal (
The input positive voltage 1E1 is applied to the second operational amplifier 5.
It is output from the output terminal as a negative voltage -El.
この負の電圧−Elは、第2のゲイン調整用ダイオード
CD2のカソード極に印加される。This negative voltage -El is applied to the cathode of the second gain adjustment diode CD2.
上記第2のゲイン調整用ダイオードCD2のアノード極
釦よび前記第1のゲイン調整用ダイオードCD1のカソ
ード極は、前記直列抵抗R1と増幅器1との接続点に接
続されている。The anode pole button of the second gain adjustment diode CD2 and the cathode pole of the first gain adjustment diode CD1 are connected to the connection point between the series resistor R1 and the amplifier 1.
したがって上記第1および第2のゲイン調整用ダイオー
ドCD1訃よびCD2&こは、それぞれ第1および第2
の演算増幅器4,5によって順方向のバイアス電圧El
、−Elが印加される。Therefore, the first and second gain adjustment diodes CD1 and CD2 are connected to the first and second gain adjusting diodes CD1 and CD2, respectively.
The operational amplifiers 4 and 5 generate a forward bias voltage El
, -El are applied.
すなわち第1、第2のゲイン調整用ダイオードCD1.
CD20こは順方向バイアス電流が通流すること(こな
る。That is, the first and second gain adjustment diodes CD1.
A forward bias current flows through the CD20.
そしてその抵抗値の大きさは、順方向バイアス電流値の
大きさに反比例する。The magnitude of the resistance value is inversely proportional to the magnitude of the forward bias current value.
したがって直列抵抗R14こ加わる入力電圧EINのレ
ベルが、第3図aに示すように当初一定のレベルAaで
あれば、増幅器1は所定の増幅率で入力電圧EINを増
幅し、出力電圧E OUTを出力する。Therefore, if the level of the input voltage EIN applied to the series resistor R14 is initially a constant level Aa as shown in FIG. Output.
したがって第1、第2の演算増幅器4,5からそれぞれ
出力される電圧十E 1 。Therefore, the voltage 1E 1 is output from the first and second operational amplifiers 4 and 5, respectively.
−Elも一定値となり、第1、第2のゲイン調整用ダイ
オードCD1.CD2には、順方向バイアス電流が流れ
る。-El also becomes a constant value, and the first and second gain adjustment diodes CD1. A forward bias current flows through CD2.
その結果第1、第2のゲイン調整用ダイオードCD1.
CD2は並列の合成抵抗として作用する。As a result, the first and second gain adjustment diodes CD1.
CD2 acts as a parallel combined resistance.
すなわち入力電圧EINは、直列抵抗R1と抵抗として
作用する第1、第2のゲイン調整用ダイオードCD、、
CD2とで分割され、増幅器11こ入力され、その結果
出力電圧EOUTとして増幅器1から出力される。That is, the input voltage EIN is generated by the series resistor R1 and the first and second gain adjustment diodes CD, which act as resistors.
CD2 and input to the amplifier 11, and as a result, the output voltage EOUT is output from the amplifier 1.
このときの出力電圧EOUTのレベルを第3図すのAb
とする。The level of the output voltage EOUT at this time is shown in Figure 3.Ab
shall be.
い1仮に入力電圧EINのレベルが第3図aに示す如く
時刻T。1. Suppose that the level of input voltage EIN is at time T as shown in FIG. 3a.
においてBaだけ増加したとすると、それに伴って出力
電圧EOUTのレベルも増加する。If Ba increases in , the level of the output voltage EOUT also increases accordingly.
したがって第1、第2の演算増幅器4,5から出力され
る電圧のレベルも増加する。Therefore, the level of the voltage output from the first and second operational amplifiers 4 and 5 also increases.
ゆえに第1、第2のゲイン調整用ダイオードCD1.C
D2に与えられる順方向バイアス電流も増加する。Therefore, the first and second gain adjustment diodes CD1. C
The forward bias current applied to D2 also increases.
第1、第2のゲイン調整用ダイオードCD1.CD20
こ与えられる順方向バイアス電流が増加するのに伴って
、その抵抗値が減少する。First and second gain adjustment diodes CD1. CD20
As the applied forward bias current increases, its resistance value decreases.
すなわち、抵抗として作用する第1、第2のゲイン調整
用ダイオードCD1゜CD2の抵抗値は、入力電圧EI
Nのレベルカ増加した場合、出力電圧のE OUTのレ
ベルの減少を抑制すべく減少する。That is, the resistance value of the first and second gain adjustment diodes CD1°CD2 acting as resistances is equal to the input voltage EI.
When the level of N increases, the output voltage is decreased to suppress the decrease in the level of E OUT.
同様に入力電圧EINが減少した場合(こは、上記第1
、第2のゲイン調整用ダイオードCD0.CD2の抵抗
値は、出力電圧EOUTのレベルの減少を抑制する方向
に増加する。Similarly, if the input voltage EIN decreases (in this case, the first
, second gain adjustment diode CD0. The resistance value of CD2 increases in a direction that suppresses a decrease in the level of output voltage EOUT.
したがって入力電圧EINのレベルが変動しても、出力
電圧EOUTのレベル変動は抑制されること(こなる。Therefore, even if the level of the input voltage EIN fluctuates, the level fluctuation of the output voltage EOUT is suppressed.
このときの出力電圧E OUTの変動レベルを第3図す
のBbとすると、圧縮率、すなわち出力変化率Ab±B
bと入力変化率A a + B a とをdB (対
Ab Aa数)で表わし
たものとの割合は20g9μ/A a + B a
log で表わされる。If the fluctuation level of the output voltage E OUT at this time is Bb in Figure 3, then the compression ratio, that is, the output change rate Ab±B
The ratio between b and the input change rate A a + B a expressed in dB (to Ab Aa number) is expressed as 20g9μ/A a + B a log.
上記従来の回路にa
おける圧縮率の値は約1/10程度でありこの値は、あ
壕り良い値であるとはいえない。The value of the compression ratio at a in the above-mentioned conventional circuit is about 1/10, and this value cannot be said to be a good value.
また上記回路にかいて使用される第1、第2のゲイン調
整用ダイオードCD1.CD2$−よび整流回路2に内
蔵されるダイオードは温度依存特性を有しているため、
温度変化により出力電圧EOUTのレベルが変位すると
いう欠点があった。Also, the first and second gain adjustment diodes CD1. used in the above circuit. Since the diodes built into CD2$- and rectifier circuit 2 have temperature-dependent characteristics,
There is a drawback that the level of the output voltage EOUT changes due to temperature changes.
これは例えば、温度50℃変化すると出力電圧EOUT
のレベルは、2dB程度変化する。For example, if the temperature changes by 50°C, the output voltage EOUT
The level changes by about 2 dB.
本発明は、上記のような事情を考慮してなされたもので
、その目的は従来の回路Oこわずかな部品を追加するこ
と(こより大きな圧縮率を有しさらにダイオードの温度
依存特性による出力電圧レベルの変動の少ないAGC増
幅回路を提供することにある。The present invention was made in consideration of the above-mentioned circumstances, and its purpose is to add a few components to the conventional circuit (which has a larger compression ratio, and further reduces the output voltage due to the temperature-dependent characteristics of the diode). An object of the present invention is to provide an AGC amplification circuit with little level fluctuation.
以下図面を参照して本発明に係るAGC増幅回路の一実
施例を説明する。An embodiment of the AGC amplifier circuit according to the present invention will be described below with reference to the drawings.
第2図は本発明の一実施例を示す図である。FIG. 2 is a diagram showing an embodiment of the present invention.
な督第1図の回路と同一部分には、第1図の符号と同一
の符号を付してその部分の説明は省略する。Note that parts that are the same as those in the circuit of FIG. 1 are given the same reference numerals as those in FIG. 1, and explanations of those parts will be omitted.
第2図(こ示す回路に釦いて、第1図に示す回路とその
構成を異にする第1の点は、第1の演算増幅器4の出力
端子と、第2の演算増幅器5の反転入力端子に接続され
た抵抗R4との間に、第3の演算増幅器6が設けられて
いることである。FIG. 2 (The first difference in the configuration from the circuit shown in FIG. 1 is that the output terminal of the first operational amplifier 4 and the inverting input of the second operational amplifier 5 A third operational amplifier 6 is provided between the resistor R4 connected to the terminal.
この第3の演算増幅器60反転入力端子と、前記第1の
演算増幅器4の出力端子間には、抵抗R6が接続される
。A resistor R6 is connected between the inverting input terminal of the third operational amplifier 60 and the output terminal of the first operational amplifier 4.
そしてまた第3の演算増幅器6の反転入力端子と出力端
子間には抵抗R7と、1個または2個(第2図の回路例
では2個)のダイオードCD3.CD、がそのカソード
極を第3の演算増幅器6の出力端子方向に向けて直列0
こ接続される。Also, between the inverting input terminal and the output terminal of the third operational amplifier 6, there is a resistor R7, and one or two (two in the circuit example of FIG. 2) diodes CD3. CD, is connected in series with its cathode toward the output terminal of the third operational amplifier 6.
This is connected.
さらに上記ダイオードCD3゜CD、と並列に、ダイオ
ードCD、がそのアノード極を第3の演算増幅器6の出
力端子に接続する如く接続される。Furthermore, a diode CD is connected in parallel with the diode CD3 DEG CD so that its anode pole is connected to the output terminal of the third operational amplifier 6.
そして前記第3の演算増幅器6の非反転入力端子は、抵
抗R8を介して接地されると共に抵抗R0を介して正の
バイアス電圧EBを印加する端子T3Gこ接続されてい
る。The non-inverting input terminal of the third operational amplifier 6 is grounded via a resistor R8 and connected to a terminal T3G to which a positive bias voltage EB is applied via a resistor R0.
したがってこの第3の演算増幅器6は差動増幅器として
動作する。Therefore, this third operational amplifier 6 operates as a differential amplifier.
また第2図に示す回路に釦いて、第1図に示す回路と異
なる他の点は、第1、第2のゲイン調整用ダイオードC
D1.CD2のアノード極釦よびカソード極の向きが反
対となることである。The circuit shown in FIG. 2 is different from the circuit shown in FIG. 1 in that the first and second gain adjustment diodes C
D1. The direction of the anode pole button and the cathode pole of CD2 is opposite.
すなわち第1のゲイン調整用ダイオードCD1のカンー
ド極は、第3の演算増幅器6の出力端子に接続され、第
2のゲイン調整用ダイオードCD2のアノードは、第2
の演算増幅器5の出力端子に接続される。That is, the cando pole of the first gain adjustment diode CD1 is connected to the output terminal of the third operational amplifier 6, and the anode of the second gain adjustment diode CD2 is connected to the second operational amplifier 6.
is connected to the output terminal of the operational amplifier 5.
上記のように構成された回路は、次のように動作する。The circuit configured as described above operates as follows.
今、仮りに、第3の演算増幅器の非反転入力端子に、抵
抗R9を介して正のバイアスを印加しなければ、この第
3の演算増幅器6は単なる反転増幅器として動作する。Now, if a positive bias is not applied to the non-inverting input terminal of the third operational amplifier via the resistor R9, the third operational amplifier 6 operates as a mere inverting amplifier.
このとき抵抗R6と抵抗R7の比で示される増幅率1と
すれば、この第3の演算増幅器6は、その反転入力端子
に入力された正の電圧+E1を反転し−E1なる電圧を
出力する。At this time, if the amplification factor is 1, which is represented by the ratio of the resistor R6 and the resistor R7, the third operational amplifier 6 inverts the positive voltage +E1 input to its inverting input terminal and outputs a voltage of -E1. .
すなわち第3の演算増幅器6の非反転入力端子(こ、抵
抗R9を介して正のバイアス電圧+EBを印加しない場
合には、第2図に示す本発明の一実施例を示す回路は第
1図1こ示す従来の回路と同様の効果をもつ。In other words, the non-inverting input terminal of the third operational amplifier 6 (when the positive bias voltage +EB is not applied via the resistor R9, the circuit showing one embodiment of the present invention shown in FIG. 2 is the same as that shown in FIG. 1). This circuit has the same effect as the conventional circuit shown in FIG.
次に第3の演算増幅器6の非反転端子に、抵抗R0を介
して正のバイアス十EBを印加すると、第3の演算増幅
器6の出力電圧レベルの絶対値は、バイアスを印加する
前に比して低下する。Next, when a positive bias EB is applied to the non-inverting terminal of the third operational amplifier 6 via the resistor R0, the absolute value of the output voltage level of the third operational amplifier 6 is compared to that before applying the bias. and decrease.
そして上記出力電圧レベルの絶対値が低下することイこ
より、第1、第2のゲイン調整用ダイオードCD1゜C
D2の順方向バイアス電流が、第3の演算増幅器6の非
反転入力端子に抵抗R0を介して正のバイアスEBを印
加しない場合に比して減少し、それに共なって抵抗値が
増加する。Since the absolute value of the output voltage level decreases, the first and second gain adjustment diodes CD1°C
The forward bias current of D2 decreases compared to the case where positive bias EB is not applied to the non-inverting input terminal of the third operational amplifier 6 via the resistor R0, and the resistance value increases accordingly.
従って増幅器1からの出力電圧EOUTのレベルは、第
3図Cに示す如く正のバイアス十EBを印加しない前の
レベルAbに、正のバイアス十EBを印加したときの増
加分ACを畳上した形となる。Therefore, the level of the output voltage EOUT from the amplifier 1 is, as shown in Fig. 3C, the level Ab before applying the positive bias EB, plus the increase AC when the positive bias EB is applied. It takes shape.
なかこの場合の出力電圧の変動レベルBbは同じレベル
である。The fluctuation level Bb of the output voltage in this case is the same level.
したがってこの場合の圧縮率Sは、従来に比して約Ab
土Ac倍改善される。Therefore, the compression ratio S in this case is approximately Ab
Soil Ac is improved twice.
具体的には、圧縮率b は1/10〜1/Lootで可変可能である。Specifically, the compression ratio b is variable between 1/10 and 1/Loot.
また温度変化によって第1、第2のゲイン調整用ダイオ
ードCD1.CD2に釦ける電圧降下が変動した場合、
それに共なって第3の演算増幅器に設けられたダイオー
ドCD3.CD4による電圧降下も変動する。Also, due to temperature changes, the first and second gain adjustment diodes CD1. If the voltage drop when pressing CD2 changes,
Along with this, a diode CD3. The voltage drop due to CD4 also varies.
上記第1、第2のゲイン調整用ダイオードCD1.CD
2のカソード極は、直接あるいは間接にダイオードCD
4のカソード極(こ接続されているので、上記温度変化
による電圧降下は、お互いに打ち消し合う。The first and second gain adjustment diodes CD1. CD
The cathode pole of 2 is directly or indirectly connected to a diode CD.
4 cathode poles (Since these are connected, the voltage drop due to the above temperature change cancels each other out.
また整流回路2に内蔵されるダイオードについても、同
様QこダイオードCD3と打ち消し合う。Similarly, the diodes built into the rectifier circuit 2 cancel out the Q diode CD3.
したがって温度変化による出力レベル変動を著しく低下
させうる。Therefore, output level fluctuations due to temperature changes can be significantly reduced.
例えば50℃の温度変化に対し出力レベル変動を0.2
dB以下にすることができる。For example, the output level fluctuation is 0.2 for a temperature change of 50°C.
dB or less.
ダイオードCD5は第3の演算増幅器6の反転入力電圧
が非反転入力電圧よりも低くなったとき帰還回路の抵抗
が大きくなるのをふせぐためのものである。The diode CD5 is provided to prevent the resistance of the feedback circuit from increasing when the inverting input voltage of the third operational amplifier 6 becomes lower than the non-inverting input voltage.
また整流回路2の回路方式によってはダイオードCD3
ははぶくことができる。Also, depending on the circuit system of rectifier circuit 2, diode CD3
I can laugh.
また本実施例では第3の演算増幅器6の非反転端子に正
のバイアスを印加したが、反転端子に負のバイアスを印
加しても、同様な動作をさせる事ができる。Further, in this embodiment, a positive bias is applied to the non-inverting terminal of the third operational amplifier 6, but the same operation can be achieved even if a negative bias is applied to the inverting terminal.
以上説明したように、本発明によれば、ダイオードの微
少電流領域Oこおける順方向抵抗特性を利用したAGC
回路に唱いて、ダイオードに直流バイアスを加える手段
として演算増幅器を用い、この演算増幅器の非反転入力
端子または反転端子に外部から直流バイアスを加えると
共に上記演算増幅器の帰還回路Oこ前記ダイオードと同
特性のダイオードを極性を反対にして挿入したものであ
るから、圧縮率の大きな、しかもダイオードの温度依存
特性による出力レベルの変動の少ないAGC増幅回路を
提供できる。As explained above, according to the present invention, AGC using the forward resistance characteristic in the micro current region O of the diode
An operational amplifier is used as a means for applying DC bias to the diode in the circuit, and a DC bias is externally applied to the non-inverting input terminal or inverting terminal of this operational amplifier, and the feedback circuit of the operational amplifier has the same characteristics as the diode. Since the diodes are inserted with opposite polarities, it is possible to provide an AGC amplifier circuit which has a high compression ratio and has little variation in output level due to the temperature dependent characteristics of the diode.
第1図は、従来のAGC増幅回路を示す図、第2図は本
発明の一実施例を示す図、第3図a、bは、従来のAG
C増幅回路を説明するための電圧レベルを示す図、第3
図a−cは、本発明の一実施例を説明するための電圧レ
ベルを示す図である。
1・・・・・・増幅器、2・・・・・・整流回路、3・
・・・・・ローパスフィルタ、4・・・・・・第1の演
算増幅器、6・・・・・・第2の演算増幅器、6・・・
・・・第3の演算増幅器、CDI・・・・・・第1のゲ
イン調整用ダイオード、CD2・・・・・・第2のゲイ
ン調整用ダイオード、R1〜R0・・・・・・抵抗、E
IN・・・・・・入力電圧、EOUT・・・・・・出力
電圧、+E1゜E、 、 +EB・・・・・・電圧、C
D3〜CD5・・・・・・ダイオード。FIG. 1 shows a conventional AGC amplifier circuit, FIG. 2 shows an embodiment of the present invention, and FIGS. 3a and 3b show a conventional AGC amplifier circuit.
Figure 3 showing voltage levels for explaining the C amplifier circuit.
Figures a-c are diagrams showing voltage levels for explaining one embodiment of the present invention. 1... Amplifier, 2... Rectifier circuit, 3.
...Low pass filter, 4...First operational amplifier, 6...Second operational amplifier, 6...
...Third operational amplifier, CDI...First gain adjustment diode, CD2...Second gain adjustment diode, R1 to R0...Resistance, E
IN...Input voltage, EOUT...Output voltage, +E1゜E, , +EB...Voltage, C
D3 to CD5...Diode.
Claims (1)
性を利用したAGC増幅回路Oこおいで、上記ダイオー
ドに直流バイアスを加える手段として演算増幅器を用い
、この演算増幅器の非反転または反転入力端子に外部か
ら直流バイアスを加えると共に、上記演算増幅器の帰還
回路に前記ダイオードと同一特性のダイオードを極性を
反対にして挿入したことを特徴とするAGC増幅回路。1. In the AGC amplifier circuit O which utilizes the forward resistance characteristic of the diode in the micro current region O, an operational amplifier is used as a means to apply a DC bias to the diode, and the non-inverting or inverting input terminal of this operational amplifier is connected from the outside. An AGC amplifier circuit characterized in that a DC bias is applied and a diode having the same characteristics as the diode is inserted in the feedback circuit of the operational amplifier with opposite polarity.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11109176A JPS5840846B2 (en) | 1976-09-16 | 1976-09-16 | AGC amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11109176A JPS5840846B2 (en) | 1976-09-16 | 1976-09-16 | AGC amplifier circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5336158A JPS5336158A (en) | 1978-04-04 |
JPS5840846B2 true JPS5840846B2 (en) | 1983-09-08 |
Family
ID=14552143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11109176A Expired JPS5840846B2 (en) | 1976-09-16 | 1976-09-16 | AGC amplifier circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5840846B2 (en) |
-
1976
- 1976-09-16 JP JP11109176A patent/JPS5840846B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5336158A (en) | 1978-04-04 |
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