JPS5833640B2 - Memory control method - Google Patents

Memory control method

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Publication number
JPS5833640B2
JPS5833640B2 JP53064144A JP6414478A JPS5833640B2 JP S5833640 B2 JPS5833640 B2 JP S5833640B2 JP 53064144 A JP53064144 A JP 53064144A JP 6414478 A JP6414478 A JP 6414478A JP S5833640 B2 JPS5833640 B2 JP S5833640B2
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JP
Japan
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data
memory
correction
error
check
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JP53064144A
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JPS54154937A (en
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繁 橋本
智史 柴田
完三 野田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 本発明は、メモリを初期化するためのメモリ制御方式、
例えば、エラー訂正コード発生回路およびエラー検出訂
正回路を含むメモリ・システムを有スるデータ処理シス
テムに釦いて、システムのパワー・オン時のイニシャル
・リセットに続き、エラー検出−訂正回路を無効化して
、メモリ装置の内容を読出し、そのデータ・ビットに対
するエラー訂正コードを生威し、イニシャライズ(初期
化)することを特徴とするメモリ制御方式に関するもの
である。
DETAILED DESCRIPTION OF THE INVENTION The present invention provides a memory control method for initializing a memory;
For example, if a data processing system that has a memory system that includes error correction code generation circuitry and error detection and correction circuitry is turned on, the error detection and correction circuitry is disabled following an initial reset at system power-on. The present invention relates to a memory control method characterized by reading the contents of a memory device, applying an error correction code to the data bits, and initializing the data bits.

通常、メモリに格納されているデータ・ピットKldパ
リティーチェック・ビットやエラー訂正コード々どが付
加されて、システムの信頼性を向上させている。
Normally, data pits, Kld parity check bits, error correction codes, etc. stored in memory are added to improve the reliability of the system.

ところで、コア・メモリiどの不揮発性メモリと、バッ
テリ・サポートの無いダイナミック半導体メモリiどの
揮発性メモリとが混在するシステムにおいて、システム
のパワー−オン時には不揮発性メモリのデータ・ビット
ムよびエラー訂正コードは正しく、揮発性メモリのデー
タビット釦よびエラー訂正コードは殆んど正しくiい。
By the way, in a system in which non-volatile memory such as core memory and volatile memory such as dynamic semiconductor memory without battery support coexist, when the system is powered on, the data bits and error correction codes of the non-volatile memory are In fact, the volatile memory data bit buttons and error correction codes are mostly correct.

したがって、パワーオン・リセットに引続き、不揮発性
メモリ上のプログラムが起動されて、揮発性メモリの領
域をアクセスした場合、揮発性メモリから読出されたデ
ータは殆んど全てエラー・チェックにひつか\つてし渣
う。
Therefore, if a program on non-volatile memory is started following a power-on reset and accesses an area of volatile memory, almost all the data read from volatile memory will be subjected to error checking. It's refreshing.

この揮発性メモリのデータはともかく、エラー訂正コー
ドピットが正しいものにZっていれば、読出しデータは
エラー−チェックにひつかXることはiい。
Regardless of the data in this volatile memory, if the error correction code pits are correct, the read data will not pass error checking.

本発明の対象とするメモリ装置は複数バイトで1ワード
を構威し、アドレスのアクセスはワード単位又はベイト
単位で行われる。
In the memory device to which the present invention is applied, one word consists of a plurality of bytes, and address access is performed in word units or bait units.

このとき生成される検査ビットはワード単位で生成する
構成である。
The check bits generated at this time are generated in units of words.

従って、アクセス単位がワード・アドレスであれば、書
込命令に際して書き込むべきデータにそのま1検査ビツ
トを生成付加して所定のワードアドレスの記憶領域へ格
納される。
Therefore, if the access unit is a word address, one check bit is generated and added to the data to be written in response to a write command, and the data is stored in a storage area at a predetermined word address.

一方、アクセス単位がバイト・アドレスの際には、書込
命令に対眼指定バイト・アドレスを含むワード・アドレ
スで読取りを行い、指定バイト・アドレスの内容を書込
むべきデータで更新し、指定バイトを含むワードに対す
る検査ビットを生成付加したデータをワード、アドレス
で格納する構成である。
On the other hand, when the access unit is a byte address, the write command reads the word address that includes the specified byte address, updates the contents of the specified byte address with the data to be written, and writes the specified byte. This configuration stores data in which check bits are generated and added for words containing words as words and addresses.

アクセスが、バイト・アドレスであると、上記の如く読
取りが先行するのでアドレス内の検査ビットが正しくな
いとエラー・チェックにひつか\つてし1う。
If the access is to a byte address, the read will precede as described above, so if the check bit in the address is incorrect, error checking will occur.

本発明は、上記の考察にもとづくものであって、データ
処理装置の運転開始に際して、メモリ内のデータ・ビッ
トと検査ビットの間に矛盾が存在しiいようにするメモ
リ制御方式を提供することを目的としている。
The present invention is based on the above considerations, and provides a memory control method that prevents a contradiction between data bits and check bits in the memory when a data processing device starts operating. It is an object.

そしてそのため、本発明のメモIJ I+1方式は、デ
ータに該データのエラー検出又はエラー訂正を行う検査
ビットを付加して記憶場所に格納するメモリ装置と、書
込みデータに対する検査ビットを生成する検査ビット生
成手段と、上記検査ビットを参照して上記メモリから読
出されたデータのエラーを検査・訂正を行うエラー検査
・訂正手段とを備えるデータ処理装置にむいて、上記エ
ラー検査・訂正手段を無効化するエラー検査・訂正無効
化手段と、筆記メモリ装置を初期化するメモリ初期化手
段とを設け、該メモリ初期化手段哄 ((イ)データ処理装置の運転開始に際して、上記エラ
ー検査−訂正無効化手段を制御して上記エラー検査・訂
正手段を無効化し、 (0エラー検査−訂正手段が無効化された状態下で、予
め指定されたアドレスから予め指定された他のアドレス
に至る1での記憶域に格納されているデータを逐次読出
し、当該データに検査ビット生成手段により生成された
検査ビットを付加して元の記憶場所へ書込み、 ←)上記記憶域に格納されている全データに対して上畝
0の処理が完了した後、上記エラー検査・訂正無効化手
段を制御して上記エラー検査−訂正手段を有効化する ための制御を行うことを特徴とするものである。
Therefore, the Memo IJ I+1 method of the present invention includes a memory device that adds check bits to data for error detection or error correction and stores the data in a storage location, and a check bit generator that generates check bits for write data. and error checking/correcting means for checking/correcting errors in data read from the memory by referring to the check bits, the error checking/correcting means is disabled. An error check/correction invalidation means and a memory initialization means for initializing the writing memory device are provided, and the memory initialization means (a) performs the error check/correction invalidation means at the time of starting operation of the data processing device. (0) In a state where the error checking and correction means is disabled, the storage area at 1 from a pre-specified address to another pre-specified address is controlled. ←) The data stored in the storage area is sequentially read out, the check bits generated by the check bit generation means are added to the data, and the data is written to the original storage location. After the processing of ridge 0 is completed, the error check/correction invalidation means is controlled to enable the error check/correction means.

以下、本発明を図面を参照しつつ説明する。Hereinafter, the present invention will be explained with reference to the drawings.

第1図は本発明の1実施例の概要を説明する図、第2図
はメモリ初期化を行うための手順を示すフローチャート
、第3図はエラー訂正コード発生機構ち・よびエラー検
出訂正機構を示す図である。
FIG. 1 is a diagram for explaining the outline of one embodiment of the present invention, FIG. 2 is a flowchart showing the procedure for initializing the memory, and FIG. 3 is a diagram showing the error correction code generation mechanism and error detection and correction mechanism. FIG.

第1図において、1は中央処理装置、2はアダプタ、3
はフロツピニ・ディスク装置、4はメモリ制御部、5は
メモリ装置、6は読出し専用メモリ、7はエラー訂正コ
ード発生回路、8はエラー検出・訂正回路、9はエラー
検出・訂正回路制御用レジスタ、RoとR1はレジスタ
をそれぞれ示している。
In FIG. 1, 1 is a central processing unit, 2 is an adapter, and 3 is a central processing unit.
is a floppy disk device, 4 is a memory control unit, 5 is a memory device, 6 is a read-only memory, 7 is an error correction code generation circuit, 8 is an error detection/correction circuit, 9 is a register for controlling the error detection/correction circuit, Ro and R1 indicate registers, respectively.

フロッピー・ディスク装置のフロッピー・ディスクには
、プログラムが格納され、このプログラムはローダによ
ってメモリ装置5に転送される。
A program is stored on the floppy disk of the floppy disk device, and this program is transferred to the memory device 5 by the loader.

メモリ制御部4には、エラー訂正コード発生器7釦よび
エラー検出・訂正回路8が設けられている。
The memory control section 4 is provided with an error correction code generator 7 button and an error detection/correction circuit 8.

メモリ装置5は不揮発性メモリと揮発性メモリを含んで
いるものであり、その第0番地ないし第999番地はレ
ジスタ領域である。
The memory device 5 includes nonvolatile memory and volatile memory, and addresses 0 to 999 are register areas.

メモリ装置5の第1000番地iいし第FFFF番地に
は、プログラムやデータが格納される。
Programs and data are stored in the 1000th address i to FFFFth address of the memory device 5.

メモリ装置5の各番地には、2バイトのデータと6ビツ
トのエラー訂正コードとが格納される。
Each address of the memory device 5 stores 2 bytes of data and a 6-bit error correction code.

しかし、メモリ5へのアクセスは、バイト単位で行うこ
とも出来る。
However, the memory 5 can also be accessed in byte units.

1バイトのデータのみを書替えるには、次のようにして
行われる。
To rewrite only one byte of data, proceed as follows.

例えば、アドレスADiにデータA1データDBbよび
エラー訂正コードE1が格納されていると仮定し、デー
タDBをデータDCに書替える場合には、データDA、
データDBおよびエラー訂正コードE□をメモリ装置5
から読出してメモリ制御部4内の図示しないレジスタに
格納し、データDBをDCに書替え、データDAおよび
Dc全全体対するエラー訂正コート″E2を生成して、
データD 1データD。
For example, assuming that data A1, data DBb, and error correction code E1 are stored at address ADi, and when rewriting data DB to data DC, data DA,
The data DB and error correction code E□ are stored in the memory device 5.
, and stores it in a register (not shown) in the memory control unit 4, rewrites the data DB to DC, generates an error correction code "E2" for all data DA and DC,
Data D 1 Data D.

およびエラー訂正コードE2をアドレスADiで指定さ
れた元の記憶場所へ格納する。
and error correction code E2 are stored in the original storage location specified by address ADi.

i釦、メモリ装置からデータDA、DB督よびエラー訂
正コードElを読出すとき、エラー検出・訂正回路8が
動作する。
When the i button reads the data DA, DB and the error correction code El from the memory device, the error detection/correction circuit 8 operates.

読出し専用メモリ6には、メモリ初期化を行うプログラ
ム・ルーチンち゛よびイニシャル・プログラム・ロード
・ルーチン(tPLルーチン)が格納されている。
The read-only memory 6 stores a program routine for initializing the memory and an initial program load routine (tPL routine).

これらのプログラム・ルーチンは、データ処理装置の運
転を開始する際に実行される。
These program routines are executed when the data processing device starts operating.

エラー訂正コード発生器7は、書込みが行われるとき、
書込みデータに対するエラー訂正コードを生成するもの
である。
The error correction code generator 7, when writing is performed,
It generates an error correction code for write data.

i釦、2バイトデータを書込む場合には、これら2バイ
トデータに対するエラー訂正コードは直ちに作成される
が、1バイトのデータの書込みの場合には、前述のよう
な動作が行われる。
When writing 2-byte data to the i button, an error correction code for these 2-byte data is immediately created, but when writing 1-byte data, the operation described above is performed.

エラー検出・訂正回路8は、読出しが行われるとき、エ
ラー・チェックを行い、1ビツト・エラーが発生した場
合には、エラー訂正を行うものである。
The error detection/correction circuit 8 performs error checking when reading is performed, and performs error correction if a 1-bit error occurs.

エラー検出・訂正回路制御用レジスタ9は、エラー検出
・訂正回路8の有効/無効を制御するものである。
The error detection/correction circuit control register 9 controls whether the error detection/correction circuit 8 is enabled or disabled.

レジスタ9はこの例では20番地であり、その第7ピッ
ト位置に論理「O」がセットされると、エラー検出、訂
正回路8は無効化されて動作せず、メモリ装置5から読
出されたデータは、正常iものと見做される。
Register 9 is address 20 in this example, and when logic "O" is set in its seventh pit position, error detection and correction circuit 8 is disabled and does not operate, and the data read from memory device 5 is disabled. is considered to be normal i.

第7ビット位置に論理「1」がセットされると、エラー
検出・訂正回路8は有効化され、正常動作を行う。
When logic "1" is set in the seventh bit position, the error detection/correction circuit 8 is enabled and operates normally.

第2図は、読出し専用メモリ6に格納されているメモリ
初期化プログラムのフローチャートを示すものである。
FIG. 2 shows a flowchart of the memory initialization program stored in the read-only memory 6.

このプログラム・ルーチンは、例えばコンソール上の運
転開始キーが押下された時、実行されるものである。
This program routine is executed, for example, when a start key on the console is pressed.

このメモリ初期化プログラム・ルーチンの実行が開始さ
れると、メモル装置5上の第20番地部ちエラー検出・
訂正回路制御用レジスタ9の第7ビット位置に論理「0
」がセットされ、エラー検出・訂正回路8が無効化され
る。
When the execution of this memory initialization program routine starts, an error is detected at address 20 on the memory device 5.
A logic “0” is placed in the seventh bit position of the correction circuit control register 9.
'' is set, and the error detection/correction circuit 8 is disabled.

この無効化が行われた後、レジスタR6に第1000番
地がセットされる。
After this invalidation is performed, the 1000th address is set in register R6.

さきにも述べたように、この例では第O番地iいし第9
99番地がレジスタ領域であり、第1000番地ないし
第FFFF番地がプログラムむよびデータの格納領域で
ある。
As mentioned earlier, in this example, addresses O through 9
Address 99 is a register area, and addresses 1000 to FFFF are storage areas for programs and data.

レジスタR6に第1000番地がセットされた後、第1
000番地のデータ・ビットがエラー・チェックを受け
るととiく読出され、レジスタR1ヘセットされる。
After the 1000th address is set in register R6, the first
As soon as the data bit at address 000 undergoes an error check, it is read out and set in register R1.

次に、レジスタR1内のデータ・ビットをレジスタR6
の指定する番地(最初は第1ooo番地)へ戻す。
The data bits in register R1 are then transferred to register R6.
(initially, address 1 ooo).

このとき、入力データに対するエラー訂正コードがエラ
ー訂正コード発生器7によって生成され、入力データに
エラー訂正コードを付加して元の番地に書込1れる。
At this time, an error correction code for the input data is generated by the error correction code generator 7, and the error correction code is added to the input data and written at the original address.

上記の処理が行われた後、レジスタR6の内容(この時
は1000)を+1し、再びレジスタR6にセットする
After the above processing is performed, the contents of register R6 (1000 at this time) are incremented by 1 and set in register R6 again.

レジスタR6の更新が行われた後、レジスタR8の内容
が(FFFF+1 )か否かがチェックされる。
After register R6 is updated, it is checked whether the contents of register R8 are (FFFF+1).

NOであれば、同様々処理動作が繰返さ:3YES−’
mば、第20番地部ちエラー検出・訂正回路制御用レジ
スタ9の第7ビット位置に論理「月をセットし、エラー
検出・訂正回路8を有効化した後に、イニシャル・プロ
グラム、ロード・ルーチンが実行され、フロッピー・デ
ィスク装置3のフロッピー、ディスク内のプログラムや
データがメモリ5内の所定アドレスに格納される。
If NO, the same processing operation is repeated: 3YES-'
m, after setting the logical month in the 7th bit position of the error detection/correction circuit control register 9 at the 20th address and enabling the error detection/correction circuit 8, the initial program and load routine are executed. The program and data in the floppy disk of the floppy disk device 3 are stored at a predetermined address in the memory 5.

メモリ初期化動作にむいては、リード/ライト動作は2
バイト単位(1ワ一ド単位)で行われる。
For memory initialization operations, read/write operations are 2
This is done in byte units (1 word units).

第3図はエラー検出・訂正関連部分を示すものであって
、8aはエラー検出回路、8bはエラー訂正機構、10
fiいし13はAND回路、14はNOT回路、Sはシ
ンドローム情報、Aは多ビット・エラー信号、Bは1ビ
ツト・エラー信号をそれぞれ示している。
FIG. 3 shows parts related to error detection and correction, in which 8a is an error detection circuit, 8b is an error correction mechanism, and 10
fi to 13 is an AND circuit, 14 is a NOT circuit, S is syndrome information, A is a multi-bit error signal, and B is a 1-bit error signal.

書込みの場合には、先ずアドレス情報が供給され、つい
で入力データが供給される。
In the case of a write, address information is first provided, followed by input data.

入力データが2バイトの場合には、この2バイトのデー
タに対するニジー訂正コードが直ちに作成され、データ
ービットとエラー訂正コードとがアドレス情報で指定さ
れた番地へ書込1れる。
If the input data is 2 bytes, an error correction code for the 2 bytes of data is immediately created, and the data bits and error correction code are written to the address specified by the address information.

1バイト・データの書込みの場合には、アドレス情報で
指定された番地から全データ・ビットおよびエラー訂正
コードを読出し、これらをエラー訂正コード発生器γ内
のレジスタにセットする。
In the case of writing 1-byte data, all data bits and error correction code are read from the address specified by the address information and set in a register in the error correction code generator γ.

そして、データ、ビットの一部を入力データに置換え、
置換えられた2バイトのデータに対してエラー訂正コー
ドを生威し、これらのデータ、ビット督よびエラー訂正
コードを再び元の場所へ格納する。
Then, replace some of the data, bits with input data,
An error correction code is generated for the replaced 2-byte data, and these data, bit information, and error correction code are stored again in the original location.

エラー検出・訂正回路制御用レジスタ9の第7ビット位
置に論理「1」がセットされている場合、読出しは次の
ようにして行われる。
When logic "1" is set in the seventh bit position of the error detection/correction circuit control register 9, reading is performed as follows.

上記のビット位置に論理「1」がセットされると、AN
D回路10.11が開く、アドレス情報が供給され、読
出し信号(図示せず)が印加されると、データち・よび
エラー訂正コードが読出され、エラー検出回路8aに供
給される。
When a logic “1” is set in the above bit position, the AN
When the D circuit 10.11 is opened, address information is supplied, and a read signal (not shown) is applied, the data and error correction code are read out and supplied to the error detection circuit 8a.

エラー検出回路8aはエラー検出を行い、1ビツト・エ
ラー又は多ビット・エラーを生じた場合には、中央処理
装置に対してエラー通知を行う。
The error detection circuit 8a performs error detection and notifies the central processing unit of the error when a 1-bit error or multiple-bit error occurs.

1ビツト・エラー信号Bが生成された場合には、AND
回路12が開き、AND回路14が閉じ、データは訂正
機構8bに入力される。
If 1-bit error signal B is generated, AND
Circuit 12 is opened, AND circuit 14 is closed, and the data is input to correction mechanism 8b.

訂正機構8bは、シンドローム情報Sに基づいてエラー
を訂正し、訂正データを出力する。
The correction mechanism 8b corrects errors based on the syndrome information S and outputs corrected data.

1ビツト・エラー信号Bが出力されiい場合には、AN
D回路13が開き、メモリ装置5から読出されたデータ
はその捷\出力される。
If 1-bit error signal B is not output, AN
The D circuit 13 is opened and the data read from the memory device 5 is output.

メモリ5から読出されたデータもしくは訂正データは、
いったんラッチ回路(図示せず)にセットされ、しかる
後、中央処理装置又はチャネルに転送される。
The data or correction data read from the memory 5 is
It is once set in a latch circuit (not shown) and then transferred to the central processing unit or channel.

中央処理装置又はチャネルは1バイト単位又は2バイト
単位でデータを読取ることができるが、メモリ制御部は
いずれの場合もアドレス指定の最下位ビットを無視(ワ
ードアドレス指定)して2バイトのデータを転送すれば
よい。
The central processing unit or channel can read data in 1-byte or 2-byte units, but in either case, the memory controller ignores the least significant bit of the addressing (word addressing) and reads the 2-byte data. Just transfer it.

また中央処理装置又はチャネルが1バイトのデータを必
要としてかり、アドレス情報の最下位ビットによって高
位側のデータを指定している場合には高位側のデータの
みを、低位側のデータを指定している場合には低位側の
データのみを取り込めばよい。
Also, if the central processing unit or channel requires 1 byte of data, and the lowest bit of address information specifies the high-order data, specify only the high-order data and the low-order data. If so, you only need to import the data on the lower level.

i卦、メモリ装置5のアクセスは、最下位ビットを無視
して行われる。
i) Access to the memory device 5 is performed while ignoring the least significant bit.

エラー検出・訂正回路制御用レジスタ9の第7ビット位
置に論理「O」がセットされた場合には、AND回路1
0.11が閉じる。
When logic "O" is set in the seventh bit position of the error detection/correction circuit control register 9, the AND circuit 1
0.11 closes.

それ故、中央処理装置に対しては常にエラー・チェック
OKの通知がiされ、これと同時にAND回路12が閉
じてAND回路13が開き、メモリ装置5から読出され
たデータは、その1\アクセス要求元へ転送される。
Therefore, the central processing unit is always notified that the error check is OK, and at the same time, the AND circuit 12 is closed and the AND circuit 13 is opened, and the data read from the memory device 5 is forwarded to the requester.

以上の説明から明らかなように、本発明によれば、不揮
発性メモリと揮発性メモリとの境界位置にか\わりiく
、不揮発性メモリの領域のデータはその1\であり、揮
発性メモリには全て正しいチェック、ビットが生成付加
される。
As is clear from the above description, according to the present invention, regardless of the boundary position between nonvolatile memory and volatile memory, the data in the area of nonvolatile memory is 1\, and the data in the area of volatile memory is All correct checks and bits are generated and added.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の1実施例の概要を説明する図、第2図
はメモリ初期化制御を行うための手順を示すフローチャ
ート、第3図はエラー訂正コード発生機構むよびエラー
検出・訂正機構を示す図である。 1・・・中央処理装置、2・・・アダプタ、3・・・フ
ロッピー・ディスク装置、4・・・メモリ制御部、5・
・・メモリ装置、6・・・読出し専用メモリ、7・・・
エラー訂正コード発生回路、8・・・エラー検出・訂正
回路、9・・・エラー検出・訂正回路制御レジスタ、R
o とR1・・・レジスタ、8a・・・エラー検出回路
、8b・・・エラー訂正機構、10ないし13・・・A
ND回路、14・・・NOT回路。
FIG. 1 is a diagram illustrating an overview of an embodiment of the present invention, FIG. 2 is a flowchart showing a procedure for controlling memory initialization, and FIG. 3 is an error correction code generation mechanism and an error detection/correction mechanism. FIG. DESCRIPTION OF SYMBOLS 1... Central processing unit, 2... Adapter, 3... Floppy disk device, 4... Memory control unit, 5...
...Memory device, 6...Read-only memory, 7...
Error correction code generation circuit, 8...Error detection/correction circuit, 9...Error detection/correction circuit control register, R
o and R1...Register, 8a...Error detection circuit, 8b...Error correction mechanism, 10 to 13...A
ND circuit, 14...NOT circuit.

Claims (1)

【特許請求の範囲】 1 データに該データのエラー検出又はエラー訂正を行
う検査ビットを付加して記憶場所に格納するメモリ装置
と、書込みデータに対する検査ビットを生成する検査ビ
ット生成手段と、上記検査ビットを参照して上記メモリ
から読出されたデータのエラーを検査・訂正を行うエラ
ー検査・訂正手段とを備えるデータ処理装置にむいて、
上記エラー検査・訂正手段を無効化するエラー検査・訂
正無効化手段と、上記メモリ装置を初期化するメモリ初
期化手段とを設け、該メモリ初期化手段は、((イ)デ
ータ処理装置の運転開始に際して、上記エラー検査・訂
正無効化手段を制御して上記エラー検査・訂正手段を無
効化し、 (0エラー検査が無効化された状態下で、予め指定され
たアドレスから予め指定された他のアドレスに至る1で
の記憶域に格納されているデータを逐次読出臥当該デー
タに検査ビット生成・手段により生成された検査ビット
を付加して元の記憶場所へ書込み、 ←う 上記記憶域に格納されている全データに対して上
記(ロ)の処理が完了した後、上記エラー検査。 訂正無効化手段を制御して上記エラー検査・訂正手段を
有効化する ための制御を行うことを特徴とするメモリ制御方式。
[Scope of Claims] 1. A memory device that adds check bits to data for detecting or correcting errors in the data and stores the added data in a storage location; a check bit generating means that generates check bits for write data; A data processing device comprising an error check/correction means for checking/correcting errors in data read from the memory by referring to bits,
An error check/correction invalidation means for invalidating the error check/correction means and a memory initialization means for initializing the memory device are provided, and the memory initialization means (a) operates the data processing device At the time of starting, the error check/correction invalidation means is controlled to invalidate the error check/correction means (with the zero error check being invalidated), the error check/correction invalidation means is controlled and the error check/correction means is invalidated. Sequentially read the data stored in the storage area 1 up to the address, add the check bit generated by the check bit generation means to the data, write it to the original storage location, and store it in the above storage area. After the processing in (b) above is completed for all the data being processed, the error check is performed.Control is performed to enable the error check/correction means by controlling the correction invalidation means. memory control method.
JP53064144A 1978-05-29 1978-05-29 Memory control method Expired JPS5833640B2 (en)

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* Cited by examiner, † Cited by third party
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