JPS5830215A - Limiting circuit - Google Patents
Limiting circuitInfo
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- JPS5830215A JPS5830215A JP56128393A JP12839381A JPS5830215A JP S5830215 A JPS5830215 A JP S5830215A JP 56128393 A JP56128393 A JP 56128393A JP 12839381 A JP12839381 A JP 12839381A JP S5830215 A JPS5830215 A JP S5830215A
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/02—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general by means of diodes
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、外付は部品を用いることなしにモノリシック
牛導体集積回路内に形成されたリミッタ回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a limiter circuit formed within a monolithic conductor integrated circuit without the use of external components.
金属酸化膜半導体（以下、Ｍｏｓという、）構造で構成
されたアナ田グ・ディジタル混載集積回路内には、スイ
ッチトキャパシタ積分器、コンパレータ、定数倍器岬、
演算増幅器を用いた演算回路が多数用いられている。演
算増幅器を用いた演算回路のうちリミッタ回路は、ダイ
オード及び基準電圧源を必要とするため、モノリシック
化が困難な回路ブ党ツクの１つである。このため、従来
、リミッタ回路を含む顧路システムを集積化する場合、
リミッタ回路は外付けの演算増幅器、ダイオード、抵抗
等を用いて、集積回路外に構成されていた。第１図（α
）に、従来の外付は部品により構成されたリミッタ回路
の１例を示す。同図において各記号の意味する内容は次
の通りである。The analog digital hybrid integrated circuit configured with a metal oxide semiconductor (hereinafter referred to as MoS) structure includes a switched capacitor integrator, a comparator, a constant multiplier cape,
Many arithmetic circuits using operational amplifiers are used. Among arithmetic circuits using operational amplifiers, a limiter circuit requires a diode and a reference voltage source, and is therefore one of the circuit blocks that is difficult to make monolithic. For this reason, conventionally, when integrating a circuit system including a limiter circuit,
The limiter circuit was constructed outside the integrated circuit using external operational amplifiers, diodes, resistors, etc. Figure 1 (α
) shows an example of a conventional limiter circuit composed of external components. The meanings of each symbol in the figure are as follows.
１０１・・・・・・演算増幅器（＋は正相入力端子、−
は逆相入力端子）
１０２．１０３・・・・・・ダイオード１０４．１０５
・−・・・・ツェナーダイオード１０４．１０７，１０
８，１０９・・・・・・抵 抗１１０、・・・・・・入
力端子
１１１・・・・・・・・・出力端子
１１２・・・・・・・・・接地点
第１ＩＩ（ｈ ）に、同ＷＪ（ｂ）のリミッタ回路の特
性を示す。Ｖｉ、Ｔｏはそれぞれ入力電圧、出力電圧で
あり、ＶＤ、Ｖｚはそれぞれダイオード１０２．１０５
の順方向電圧、ツェナーダイオード１０４１１１０５の
順方向電圧である。これかられかるように、出力電圧ｖ
Ｏは±（Ｖｚ十Ｖ’ｔ＋）以内にリミットされる。101...Operation amplifier (+ is positive phase input terminal, -
is the negative phase input terminal) 102.103...Diode 104.105
・・・・・・Zener diode 104.107,10
8,109... Resistor 110,... Input terminal 111... Output terminal 112... Ground point 1II (h) 2 shows the characteristics of the limiter circuit of WJ(b). Vi and To are the input voltage and output voltage, respectively, and VD and Vz are the diodes 102 and 105, respectively.
The forward voltage of the Zener diode 10411105 is the forward voltage of the Zener diode 10411105. As we will see, the output voltage v
O is limited to within ±(Vz+V't+).
第１図（ａ）に示す回路をＭＯ８構造でモノリシック化
する場合、次のような問題が生じる。When the circuit shown in FIG. 1(a) is made into a monolithic MO8 structure, the following problem occurs.
１）半導体基板内に７０−ティングダイオードを形成す
ることが困難である。1) It is difficult to form a 70-ting diode in a semiconductor substrate.
２）ツェナーダイオードの逆方向電圧を所望の値に合わ
せ込むことが難しい。2) It is difficult to adjust the reverse voltage of the Zener diode to a desired value.
リ の理由は次のように説明される。The reason for this is explained as follows.
半導体基板内にＰＭ接合ダイオードを形成する一例を第
２ｖ！ｉに示す。同図において各記号の意味する内容は
次の通りである。An example of forming a PM junction diode in a semiconductor substrate is shown in the 2nd v! Shown in i. The meanings of each symbol in the figure are as follows.
２０１・・・・・・夏−型単結晶シリコン基板２０２・
・・・・・Ｐ ウェル
１’ＯＡ、２０４・・・・・・夏＋拡散層２０５・・・
・・・！十拡散層
２０６・・・・−・フィールド謙化膜
２０．７・・・・・・層間絶縁膜
２０８．２０９，２１０・・・・・・金属配線２１１・
・・・・・パシベーシ目ン膜
第２図において、配Ｍ２Ｏ３は正の電源端子に接続され
ており、Ｐ ウェル２０２とＮ十拡散層２０４との接合
によってＰＭ接合ダイオードが端子２１０と端子２０９
の間に形成されている。ここで、前記ＰＩＮ接合ダイオ
ードが順方向動作をするように、端子２１０に端子２０
９よりも約α６ｖ高い電圧が加えられたとすると、基板
２０１．Ｐウェル２０２及び夏＋拡散層２０４によって
形成される寄生ＩＢＭ ）ランジスタ２１２がオンとな
り、正電源から端子２０９に向かって貫通電流が流れる
結果となる。この例かられかるように、週？ｌ（ＤＭＯ
１１製造プロセスを用いて基板内に７０−ティングダイ
オードを形成することは不可能である。201... Summer-type single crystal silicon substrate 202.
...P well 1'OA, 204...Summer + diffusion layer 205...
...! 10 Diffusion layer 206... Field humidification film 20.7... Interlayer insulating film 208, 209, 210... Metal wiring 211...
...In the passivation film in FIG. 2, the wiring M2O3 is connected to the positive power supply terminal, and the PM junction diode is connected to the terminal 210 and the terminal 209 by the junction between the P well 202 and the N+ diffusion layer 204.
is formed between. Here, the terminal 20 is connected to the terminal 210 so that the PIN junction diode operates in the forward direction.
If a voltage approximately α6v higher than 9 is applied, then the substrate 201. The parasitic IBM transistor 212 formed by the P-well 202 and the diffusion layer 204 turns on, resulting in a shoot-through current flowing from the positive supply toward terminal 209. As you can see from this example, a week? l(DMO
It is not possible to form a 70-ting diode in a substrate using an 11 manufacturing process.
本発明は、シッットキダイオードで７０−ティングダイ
オードを形成することにより以上述べた欠点を解決する
ものであり、その目的とするところは、リミッタ回路を
ＭＯｆ９集積回路内にモノリシック化することである。The present invention solves the above-mentioned drawbacks by forming a 70-ting diode with a Schittky diode, the aim of which is to monolithically implement the limiter circuit in an MOf9 integrated circuit. .
以下、図面を用いて本発明の詳細な説明する。Hereinafter, the present invention will be explained in detail using the drawings.
第３図（ａ）、Ｃｂ）は、本発明によるリミッタ回路の
構成例を示すものである。同図において、各記号の意味
する内容は次の通りである。FIGS. 3(a) and 3Cb) show an example of the configuration of a limiter circuit according to the present invention. In the figure, the meanings of each symbol are as follows.
３０１・・・・・・ＭＯ３構造の演算増幅器５０２．５
０５，５ＣＪ４，５０５・・・・・・ショットキダイオ
ード
５０６．５０７．５０８，５０９・・・・・・抵 抗３
１０・・・・・・入力端子
５１１・・・・・・出力端子
３１２・・・・・・接地点
３２０．３３０・・・・・・夏個のショットキダイオー
ドより成るダイオード列（Ｎ≧１）
５４０．３５０・・・・・・キャパシタ３０６及び３０
７は、ダイオード列５２０，５５０を流れる電流を制限
するための保護抵抗であり、ダイオード列の電流容量が
所望の値を満たしているならば、抵抗３０６及び３０７
は省略してもよい。第３１ｍ（ａ）において、ショット
キダイオード１個の順方向電圧をｖｙ、抵抗３０８．３
０９の抵抗値をそれぞれＲ１，Ｒ１とすると、入力電圧
ｖ１が
１ｖｔｌ＜−，７璽−
のとき、リミッタは非制限領域で動作し、１ｖ１１＞ｕ
□
のとき、リミッタの出力ｉｖｏは
＋ ｖ、 ＋ ＝Ｍｖ、 ＋ （Ｈｒ Ｆ ４ ｒ ）
Ｖ口１
に制限される。ただし、ｒνはショットキーダイオード
１個の順方向抵抗値、ｒは保護抵抗５０６９３０７の抵
抗値である。第３図（ａ）のりにツタ回路の特性を同図
（Ｃ）に示す。非制限領域での利得を定めるためには１
、第３図（ｃＬンの抵抗３０８．５０９を用いる代わり
に、同図′てｂ）のようにキャパシタ５４０，３５０を
用いてもよい。301...MO3 structure operational amplifier 502.5
05,5CJ4,505... Schottky diode 506.507.508,509... Resistor 3
10...Input terminal 511...Output terminal 312...Grounding point 320.330...Diode row (N≧1) consisting of summer Schottky diodes 540.350...Capacitors 306 and 30
7 is a protective resistor for limiting the current flowing through the diode strings 520 and 550, and if the current capacity of the diode string satisfies the desired value, the resistors 306 and 307
may be omitted. In the 31st m(a), the forward voltage of one Schottky diode is vy, and the resistance is 308.3.
Assuming that the resistance values of 09 are R1 and R1, respectively, when the input voltage v1 is 1vtl<-, 7-, the limiter operates in the unrestricted region, and 1v11>u
□ When , the limiter output ivo is + v, + = Mv, + (Hr F 4 r )
Limited to V-port 1. However, rv is the forward resistance value of one Schottky diode, and r is the resistance value of the protective resistor 5069307. The characteristics of the vine circuit shown in FIG. 3(a) are shown in FIG. 3(C). To determine the gain in the unrestricted area, 1
, instead of using the cLn resistors 308 and 509, capacitors 540 and 350 may be used as shown in FIG.
このとき、特性は第３図Ｃｄ）に示すようになる。ただ
し、Ｑｌ、ＯｆはそれぞれキャパシタＳ４ｏ、ｓｓｏの
容量値である。At this time, the characteristics become as shown in FIG. 3Cd). However, Ql and Of are the capacitance values of the capacitors S4o and sso, respectively.
本発明によるリミッタ回路の出力電圧の制限レベルは、
１つのダイオード列を構成するショットキダイオードの
個数ｙとショットキダイオード１領の順方向電圧ｖＦの
積によって決定される。したがって、出力電圧の制限レ
ベルはＫを適当に選ぶことにより種々の値に設定するこ
とができる。The limit level of the output voltage of the limiter circuit according to the present invention is:
It is determined by the product of the number y of Schottky diodes constituting one diode string and the forward voltage vF of the Schottky diode 1 region. Therefore, the output voltage limit level can be set to various values by appropriately selecting K.
ショットキダイオードは、金属とＮ型またはＰ型の半導
体とを接触させることにより作られる。A Schottky diode is made by contacting a metal with an N-type or P-type semiconductor.
そして、Ｍ型あるいはＰ型の半導体中の不純物濃度とそ
れに接触させる金属の種類を適切に選ぶことにより所望
する特性を有するショットキダイオードが実現される。By appropriately selecting the impurity concentration in the M-type or P-type semiconductor and the type of metal brought into contact with it, a Schottky diode with desired characteristics can be realized.
また、金属とＮ型半導体で作られたショットキダイオー
ドは、金属を正電位に、Ｎ型半導体を負電位にしたとき
、順方向電流が流れる。金属とＰ型半導体で作られたシ
ョットキダイオードは、金属を負電位に、Ｐ型半導体を
正電位にしたとき、順方向電流が流れる。Further, in a Schottky diode made of a metal and an N-type semiconductor, a forward current flows when the metal is at a positive potential and the N-type semiconductor is at a negative potential. In a Schottky diode made of metal and a P-type semiconductor, forward current flows when the metal is at a negative potential and the P-type semiconductor is at a positive potential.
通常の相補１！ＭＯ８集積回路の製造プロセスでは夏−
基板中にＰ−ウェルが形成されるため、ショットキダイ
オードを用し）て７０−ティングダイオードを形成する
には、金属とｐ９半導体を用いる。ｙ 基板は通常、正
の電源電位に固定されているためである。もしも、Ｐ−
基板中にＮ−ウェルを形成する場合には、金属とＮ型半
導体を用いればよい。Normal complement 1! Summer in the manufacturing process of MO8 integrated circuits
Since a P-well is formed in the substrate, a metal and a P9 semiconductor are used to form a 70-ting diode (using a Schottky diode). This is because the y substrate is normally fixed at a positive power supply potential. Hello, P-
When forming an N-well in a substrate, metal and an N-type semiconductor may be used.
第４図は本発明によるリミッタ回路のショットキダイオ
ード部の断面図の１例である。同図において各記号の意
味する内容は次の通りである。FIG. 4 is an example of a sectional view of a Schottky diode portion of a limiter circuit according to the present invention. The meanings of each symbol in the figure are as follows.
４０１・・・・・・Ｎ−型単結晶シリコン基板４０２・
・・・・・Ｐ ウェル
４０３・・・・・・Ｎ十拡散層
４０４・・・・・・シ薗ットキ接触部
４０５・・・・・・Ｐ十拡散層
４０６・・・・・・フィールド酸化膜
４０７・・・・・・層間絶縁膜
４０８．４０９，４１０・・・・・・金属配線４１１・
・・・・・パシベーシ曹ン膜
第４図において、配線４０８は正の電源端子に接続され
ており、Ｐ ウェル４０２と金属４０９との接触によっ
てショットキダイオードが端子４１０と端子４０９の間
に形成されている。この場合には、従来のＰＭ接合ダイ
オードの場合と異なり、寄生トランジスタは形成されな
いので、端子間に貫通電流が流れることはない。したが
って、フローティングダイオードを形成することができ
る。なお、第４図においては、端子４０９がカソードに
、端子４１０がアノードにそれぞれ対応するまた、本発
明のリミッタ回路は、ＭＯ８集積回路の製造プロセスに
非常に良く適合する。上述の説明では、相補型ＭＯ３集
積回路の例を示したがウェル製造工程さえ追加すれば単
チャネルＭＯＩＩＩ集積回路にも適用できる。また、ゲ
ート材料の種類に制限されることなく製造できることも
大きな利点である。すなわち、ショットキダイオードは
配線金属と半導体との接触によりｉ成されるものである
から、ゲート材料がアルミニウム、Ｐ型多結晶シリコン
、Ｍ型多結晶シリコン、モリブデン、モリブデンシリサ
イド等、いずれの場合でも、本発明を適用することがで
きる。401...N-type single crystal silicon substrate 402.
...P well 403...N-diffusion layer 404...Shizonotoki contact portion 405...P-diffusion layer 406...Field oxidation Film 407... Interlayer insulating film 408, 409, 410... Metal wiring 411.
In the passivation carbon film shown in FIG. 4, the wiring 408 is connected to the positive power terminal, and a Schottky diode is formed between the terminals 410 and 409 by the contact between the P well 402 and the metal 409. ing. In this case, unlike in the case of a conventional PM junction diode, no parasitic transistor is formed, so no through current flows between the terminals. Therefore, a floating diode can be formed. In FIG. 4, terminal 409 corresponds to the cathode, and terminal 410 corresponds to the anode. Furthermore, the limiter circuit of the present invention is very well suited to the manufacturing process of MO8 integrated circuits. In the above description, an example of a complementary MO3 integrated circuit is shown, but the present invention can also be applied to a single channel MOIII integrated circuit by adding a well manufacturing process. Another great advantage is that it can be manufactured without being limited by the type of gate material. That is, since a Schottky diode is formed by contacting a wiring metal with a semiconductor, regardless of whether the gate material is aluminum, P-type polycrystalline silicon, M-type polycrystalline silicon, molybdenum, molybdenum silicide, etc. The present invention can be applied.
以上述べたように、本発明は、通常のＭＯ８集積回路製
造プロセスを用いて、モノリシック化されたリミッタ回
路を提供し、さらに、ダイオード列を構成するショット
キダイオードの個数を変えることにより所望の特性を有
するリミッタ回路な提供するという優れた効果を有する
ものである。As described above, the present invention provides a monolithic limiter circuit using a normal MO8 integrated circuit manufacturing process, and further provides desired characteristics by changing the number of Schottky diodes constituting a diode string. It has the excellent effect of providing a limiter circuit with
第１図（α）は従来の個別部品によるす（ツタ回路の１
例。同図（ｂ）は同図（α）のリミッタ回路の特性。
第２図は、半導体基板中に設けられたＰＭ接合ダイオー
ドの断面図の１例。
第３図（α）、Ｃｈ）は本発明によるリミッタ回路の等
価回路図。同図（ｃ）ｅ ｃｄ）はそれぞれ同図（α）
、Ｃｂ）のリミッタ回路の特性。
第４図は本発明いよるリミッタ回路に用いられるショッ
トキダイオードの断面図の１例。
第１図
（Ｃ）
（ｃ！２第３図Figure 1 (α) shows the conventional individual components (one of the ivy circuits).
example. Figure (b) shows the characteristics of the limiter circuit shown in figure (α). FIG. 2 is an example of a cross-sectional view of a PM junction diode provided in a semiconductor substrate. FIG. 3 (α), Ch) is an equivalent circuit diagram of the limiter circuit according to the present invention. Figure (c) e cd) are the same figure (α) respectively.
, Cb) characteristics of the limiter circuit. FIG. 4 is an example of a cross-sectional view of a Schottky diode used in the limiter circuit according to the present invention. Figure 1 (C)
(c!2 Figure 3
Claims (1)
以上のシ璽ットキーダイオードを同一半導体基板上に形
成したことを特徴とするリミッタ回路。1. A limiter circuit comprising an operational amplifier constructed of a metal oxide film semiconductor structure and one or more shutter key diodes formed on the same semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128393A JPS5830215A (en) | 1981-08-17 | 1981-08-17 | Limiting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128393A JPS5830215A (en) | 1981-08-17 | 1981-08-17 | Limiting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830215A true JPS5830215A (en) | 1983-02-22 |
Family
ID=14983693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128393A Pending JPS5830215A (en) | 1981-08-17 | 1981-08-17 | Limiting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830215A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135421U (en) * | 1984-07-31 | 1986-03-04 | 日本コロムビア株式会社 | negative feedback amplifier |
-
1981
- 1981-08-17 JP JP56128393A patent/JPS5830215A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135421U (en) * | 1984-07-31 | 1986-03-04 | 日本コロムビア株式会社 | negative feedback amplifier |
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