JPS58221462A - Multiprocessor system - Google Patents
Multiprocessor systemInfo
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- JPS58221462A JPS58221462A JP57103007A JP10300782A JPS58221462A JP S58221462 A JPS58221462 A JP S58221462A JP 57103007 A JP57103007 A JP 57103007A JP 10300782 A JP10300782 A JP 10300782A JP S58221462 A JPS58221462 A JP S58221462A
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Abstract
Description
【発明の詳細な説明】
この発明はマルチプロセッサシステム、特に該システム
における各プロセッサのコマンド制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multiprocessor system, and particularly to a command control method for each processor in the system.
一般に、この種のシステムは共通バスに複数のプロセッ
サか接続されるとともに、該プロセッサのスタート、ス
トップ等の操作制御は共通の操作制御装置（サブプロセ
ッサまたはサービスプロセッサとも呼ばれる。）からの
個別のラインを介して行なわれる。したがって、プロセ
ッサ数の増加に伴い各プロセッサにスタート、ストップ
等の制御指令（：Ｉマント）を供給するためのライン数
が増加し、結局共通パスに接続可能なプロセッサの数が
該ラインの数によって制限されることになる。Generally, in this type of system, multiple processors are connected to a common bus, and operations such as starting and stopping the processors are controlled via individual lines from a common operation control device (also called a subprocessor or service processor). It is done through. Therefore, as the number of processors increases, the number of lines for supplying control commands (I-mantle) such as start and stop to each processor increases, and eventually the number of processors that can be connected to a common path depends on the number of lines. will be restricted.
したがって、コマンド用の専用の２インは出来るだけ少
なくして多数のプロセッサにコマンドヲ供給し得るよう
にすることが望まれている。Therefore, it is desirable to minimize the number of dedicated 2-in for commands so that commands can be supplied to a large number of processors.
第１図はマルチプロセッサシステムの、第２図は操作制
御装置の従来例をそれぞれ′示すプロック図である。第
１図において、１はシステムに共通に設けられる操作制
御装置、２１〜２ｎはプロセッサ、３は主として試験を
行なうデバッグプロセッサ、 ４ｉ１：オペレータコン
ソール、ｔａｉマント用ラインである・
すなわち、操作制御装置１、プロセッサ２１〜２ｎおよ
びデバッグプロセッサ３は互いに共通バス（ＢＵＳ）を
介して並列接続され、操作制御装置１からのコマンドは
専用のラインｔを介して各プロセッサ２１〜２ｎに与え
られる・このコマンドラインｔは１つのプロセッサの１
つのコマンドに対して１本必要であるが、例えばスター
）（ＳＴＡＲＴ）。FIG. 1 is a block diagram showing a conventional example of a multiprocessor system, and FIG. 2 is a block diagram showing a conventional example of an operation control device. In FIG. 1, 1 is an operation control device that is commonly provided in the system, 21 to 2n are processors, 3 is a debug processor that mainly performs tests, 4i1 is an operator console, and a line for a mantle. That is, the operation control device 1 , the processors 21 to 2n and the debug processor 3 are connected in parallel to each other via a common bus (BUS), and commands from the operation control device 1 are given to each processor 21 to 2n via a dedicated line t.This command line t is 1 for one processor
One command is required for each command, for example START.
ストップ（ＳＴＯＰ）等の排他的な関係にあるコマンド
指令は１本のラインで共用し、例えば０”でストップ、
１＃でスタートを表わすことかできる。ナオ、コマン）
’Ｉ 令はオペレータコンソール４からデパックプロセ
ッサ３および操作制御装置１を介して発することも可能
である。Commands that have an exclusive relationship such as STOP are shared on one line. For example, 0" is used to stop,
1# can be used to indicate the start. Nao, Coman)
The 'I command can also be issued from the operator console 4 via the Depak processor 3 and the operating control device 1.
ここで、操作制御装置につ〜・て第２図を参照して説明
する。なお、コマンド指令としてはスタート、ストップ
指令を対象として考える。したがって、第１図のコマン
ドラインｔＦ！、５ＴＯＰ／５ＴＡＲＴラインというこ
とができる。第２図において、５１〜５ｎはそれぞれプ
ロセッサ２１〜２ｎ Ｋ対応する指令発生部、８ Ｗｓ
ｔはスタート指令用スイッチ、５ＷＢｐはストップ指
令用スイッチ、ＦＦＩは例えばプロセッサ２１に対応す
るスタート／ストップ指令制御用クリップフロップ、Ｏ
Ｒ１，はスタート指令用オアゲート、０Ｒ１２はストッ
プ指令用オアゲート、ＡＮｌはデータ書込み制御用ゲー
ト、ＢＦＩは指令出力バッファゲートである。なお、指
令発生部５２〜５ｎの構成は５１と同様である。Here, the operation control device will be explained with reference to FIG. 2. Note that the commands are considered to be start and stop commands. Therefore, the command line tF! of FIG. , 5TOP/5TART lines. In FIG. 2, 51 to 5n are processors 21 to 2n K, corresponding command generation units, and 8 Ws.
t is a start command switch, 5WBp is a stop command switch, FFI is a clip-flop for start/stop command control corresponding to the processor 21, O
R1 is an OR gate for a start command, 0R12 is an OR gate for a stop command, AN1 is a data write control gate, and BFI is a command output buffer gate. Note that the configuration of the command generation units 52 to 5n is the same as that of 51.
操作制御装置１内のハードスイッチ５ｗ５ｔ、 ５Ｗ８
ｐによるスタート、ストップ指令は、ｎ台の全プロセッ
サに同時に供給される。例えば、スイッチ８Ｗ、ｔによ
るスタート要求は、指令発生部５１〜５ｎのすべてのス
タート指令用オアゲー）ＯＲ１１〜０Ｒｎｌに同時に入
力され、７リツプ７０ツブＦＦＩ〜ＦＦｎはすべてスタ
ートモードとなυ、指令出力バッファゲートＢＦＩ〜Ｂ
Ｆｎを介して５ＴＯＰ／５ＴＡＲＴハード線（ｔ）はｎ
本とも“１＃となってｎ台の全プロセッサに同時にスタ
ート指令が供給される。一方、スイッチＳ′ｗｓｐによ
るストップ要求は、スタート要求の場合と同様に１個の
オアゲ−）ＯＲ１２〜０Ｒｎ２に同時に入力され、フリ
ップフロップＦＦＩ−ＦＦｎはすべてストップモードと
なｈ、”台の全プロセッサに同時にストップ指令が供給
される。Hard switches 5w5t, 5w8 in the operation control device 1
The start and stop commands by p are simultaneously supplied to all n processors. For example, a start request made by switches 8W and t is simultaneously input to all start commands OR11 to 0Rnl of the command generation units 51 to 5n, and all 7 lip 70 knobs FFI to FFn are in the start mode υ, command output Buffer gate BFI~B
5TOP/5TART hard line (t) through Fn
In both cases, the start command is supplied to all n processors at the same time.On the other hand, the stop request by the switch S'wsp is sent to one OR12 to 0Rn2 as in the case of a start request. They are input simultaneously, and all flip-flops FFI-FFn are in the stop mode.The stop command is supplied to all processors simultaneously.
これニ対して、デバッグプロセッサ３を介するオペレー
タコンソール４からのスマンド指令は、共通バスＢｔＪ
８を通して操作制御架Ｍ１の７リツプフロツプＦＦＩ〜
ＦＦｎの全てまたは個別に所定のデータを書き込むこと
によりプロセッサ全てに、または個別にコマンドを供給
することができる。On the other hand, commands from the operator console 4 via the debug processor 3 are sent via the common bus BtJ.
7 lip-flop FFI of operation control rack M1 through 8~
By writing predetermined data to all or individually of FFn, commands can be supplied to all or individually of the processors.
この場合、各７リツプフロツプへの書込みアドレスは互
いに異なっていて、データ書込み制御ゲー）ＡＮＩ〜Ａ
Ｎｎの制御によシ個々にアクセス可能である。なお、書
込みデータの構成は、スタート指令用ビット、ストップ
指令用ビットとして所定位置のビットを対応させておき
、該対応するビットをアクティブにして指令データとす
る。したがって、スタート指令用ビットはオアゲートＣ
１１ｌ〜０几ｎ１の入力に対応し、ストップ指令用ビッ
トはオアゲー）ｏｕｉ２〜０Ｒｎ２０入力に対応する。In this case, the write addresses to each of the 7 lip-flops are different from each other, and the data write control gates) ANI to A
They can be accessed individually under the control of Nn. The structure of the write data is such that bits at predetermined positions are associated with each other as a start command bit and a stop command bit, and the corresponding bits are activated to become command data. Therefore, the start command bit is OR gate C
The stop command bits correspond to the inputs 11l to 0n1, and the stop command bits correspond to the inputs oui2 to 0Rn20.
なお、この場合の指令発生部５１〜５ｎにおけるスター
ト指令およびストップ指令に対する動作は、上記スイッ
チ５Ｗｓｔ ＋ ８ＷＢｐからのコマンド指令の場合と
同様である。In this case, the operations in response to the start command and stop command in the command generation units 51 to 5n are the same as in the case of the command command from the switch 5Wst+8WBp.
つまシ、従来方式によれば、共通バスにつながるプロセ
ッサの数に比例して操作制御装置からの指令用のハード
線＜１）が増加し、プロセッサ数が限定されてしまうこ
と、またシステム・コマンド発生機能がすべて操作制御
装置に集中するため、プロセッサの数に比例して操作制
御装置のノ・−ドウエア容量が増大するとい５＃点を有
している。According to the conventional method, the number of hard lines for commands from the operation control device increases in proportion to the number of processors connected to the common bus, which limits the number of processors. Since all the generation functions are concentrated in the operation control device, the hardware capacity of the operation control device increases in proportion to the number of processors.
この発明は上記に鑑みてなされたもので、共通バスにつ
ながる複数のプロセッサに供給するコマンド指令用のハ
ード線を少なくすることによυ、設置し５るプロセッサ
数の制限をなくすとともに、コマンド指令発生機能を各
プロセッサに分散することにより、操作制御装置の負担
を軽減することを目的とする。This invention was made in view of the above, and by reducing the number of hard wires for command commands that are supplied to multiple processors connected to a common bus, it eliminates the limit on the number of processors that can be installed, and also The purpose is to reduce the burden on the operation control device by distributing the generation function to each processor.
その特徴は、複数のプロセッサに所定のコマンドを供給
する操作制御装置には、該装置自身またはデバッグプロ
セッサからアクセスされて全プロセッサに対して同時に
コマンドを発する共通のコマンド発生部を設ける一方、
各プロセッサには操作制御装置からのコマンドまたは共
通バスを介してデバッグプロセッサから与えられるコマ
ンドを受信するコマンド受信部を設け、操作制御装置ま
たはデバッグプロセッサから各プロセッサ個別に、また
は全プロセッサ共通にコマンドを供給しうるようにして
操作制御装置の機能を各プロセッサに分散させるととも
にコマンドを送出するための専用ライン数を減少させた
点にある。The feature is that the operation control device that supplies predetermined commands to multiple processors is provided with a common command generation unit that is accessed from the device itself or the debug processor and issues commands to all the processors simultaneously;
Each processor is provided with a command receiving section that receives commands from the operation control device or commands given from the debug processor via a common bus, and commands can be sent from the operation control device or debug processor to each processor individually or to all processors in common. The functions of the operation control device are distributed to each processor, and the number of dedicated lines for sending commands is reduced.
以下、この発明の実施例を図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
第３図ないし第５図はいずれもこの発明の実施例を示す
構成図で、特に第３図はマルチプロセッサの全体構成を
、第４図は操作制御装置の構成を、また第５図はプロセ
ッサのコマンド受信部の構成をそれぞれ示すものであシ
、第６図はデバッグプロセッサからの操作手順を示すフ
ローチャートである。3 to 5 are block diagrams showing embodiments of the present invention, in particular, FIG. 3 shows the overall structure of the multiprocessor, FIG. 4 shows the structure of the operation control device, and FIG. 5 shows the processor. FIG. 6 is a flowchart showing the operation procedure from the debug processor.
この発明は、第３図に示されるようにコマンドラインｔ
が第１図に比べて大幅に減少したこと、第４図の如く操
作制御装置の構成が簡略化されたこと、また第５図に示
される如く各プロセッサにスレーブコマンドレジスタＳ
ＣＭＲが設けられたこと等が特徴である。なお、第３〜
５図において、第１図および第２図に示されるものと同
様列ものについては同記号または同番号を付して示して
いる。したがって、異なる点は次の通υである。すなわ
ち、第４図において、ＡＮｌｌはストップ指令優先ゲー
ト、ＭＣＭＲは全プロセッサ用スタート／ストッフ指令
制御用フリップフロップ（マスターコマンドレジスタ）
である。第５図において、ＳＣＭＲは各プロセッサ用ス
タート／ストップ指令制御用フリップ７０ツブ（スレー
ブコマンドレジスタ）、ＯＴＩＰｌはストップ指令用オ
アゲート、０ＲＰ２はスタート指令用オアゲート、ＡＮ
Ｐｌはストップ指令優先ゲート、ＡＮＰ２はデータ書込
み制御用ゲートである。なお、システムリセットにょシ
、マスターコマンドレジスタＭＣＭ几はストップに、ま
たスレーブコマンドレジスタ８ＣＭＲはスタートドなる
ように構成されている。This invention utilizes the command line t as shown in FIG.
has been significantly reduced compared to FIG. 1, the configuration of the operation control device has been simplified as shown in FIG. 4, and each processor has a slave command register S as shown in FIG.
It is characterized by the provision of CMR. In addition, the third ~
In FIG. 5, items in the same row as those shown in FIGS. 1 and 2 are designated with the same symbols or numbers. Therefore, the difference is as follows. That is, in FIG. 4, ANll is a stop command priority gate, and MCMR is a flip-flop (master command register) for controlling start/stop commands for all processors.
It is. In FIG. 5, SCMR is a flip 70 block (slave command register) for controlling start/stop commands for each processor, OTIPl is an OR gate for stop commands, 0RP2 is an OR gate for start commands, and AN
Pl is a stop command priority gate, and ANP2 is a data write control gate. When the system is reset, the master command register MCM is configured to stop and the slave command register 8CMR is configured to start.
ここで、操作制御装置の内部から、っまシスイッチ８Ｗ
、ｔ、ｓｗ、、、を介して指令を与える場合について説
明する。Here, from inside the operation control device, press switch 8W.
, t, sw, . A case will be described in which a command is given via , t, sw, .
ａ）スタートコマンド指令
すなわち、スイッチ５Ｗｓｔの押下によるスター）要）
ｆ［ｉマスターコマンドレジスタＭＣ’ＭＲ（第２図の
フリップ７０ツブＦＦ１に相当する。）がスタートモー
ドになる点は第２図と同様である。a) Start command command, that is, start by pressing switch 5Wst) Required)
f[i This is the same as in FIG. 2 in that the master command register MC'MR (corresponding to the flip 70 block FF1 in FIG. 2) is in the start mode.
この場合、第４図からも明らかなよ５にコマンド指令線
ｔ′は全プロセッサに共通に接続されているので、スタ
ートモード時にはバッフアゲ−）ＢＦＩを介して“１”
Ｋセットされた信号が全プロセッサにスタート指令とし
て与えられる。９５図に示される各プロセッサの指令受
信部では、該スタート指令をオアゲー）ＯＴＩ、Ｐ２に
よシ受信し、ストップ指令かないという条件（ストップ
指令優先ゲー）ＡＮＰｌの制御による。）のもとに該ス
タート指令をプロセッサ内部に取り込む。In this case, as is clear from FIG. 4, the command line t' is commonly connected to all processors, so in the start mode, it is set to "1" via the buffer (BFI).
A signal set to K is given to all processors as a start command. In the command receiving section of each processor shown in FIG. 95, the start command is received by OTI (or game) and P2, and under the control of ANPl under the condition that there is no stop command (stop command priority game). ), the start command is taken into the processor.
ｂ）ストップコマンド指令
スイッチ８Ｗ６の操作によるストップ要求は、オアゲー
）ＯＲ１２を介してマスターコマンドレジスタＭＣＭＲ
に入力され、その結果ＭＣＭＲはストップモードにセッ
トされる。なお、オアゲート０Ｒ１２にはシステムリセ
ット信号も入力される。上記ａ）のスタートコマンド指
令の場合と同様にコマンドラインｔがここでは“Ｏｍに
セットされるので、全プロセッサ共通にストップ指令が
与えられる。b) A stop request by operating the stop command command switch 8W6 is sent to the master command register MCMR via OR12.
As a result, MCMR is set to stop mode. Note that a system reset signal is also input to the OR gate 0R12. As in the case of the start command in a) above, the command line t is set to "Om", so the stop command is given to all processors in common.
第５図のコマンド受信部は該ストップ指令をオアゲー）
ＯＲＰＩを介してプロセッサ内部に取シ込むとともＫ、
ストップ指令優先ゲートＡＮＰＩを閉じてプロセッサ内
部へのスタート指令の取り込みをロックする。The command receiving section in Fig. 5 receives the stop command (or game)
When inputting into the processor via ORPI,
The stop command priority gate ANPI is closed to lock the start command from being taken into the processor.
次に、デバッグプロセッサから指令を与える場合につい
て、第６図をも参照して説明する。Next, the case where instructions are given from the debug processor will be explained with reference to FIG. 6 as well.
ａ）全プロセッサに対する指令
この場合は、第４図に示される操作制御装置のマスター
コマンドレジスタＭＣＭ几に書込み制御用ゲー）ＡＮＩ
を介して所定のデータを書き込むことによシ行なわれる
。この場合、ゲー）ＡＮＩは、レジスタＭＣＭＲに予め
割シ当てられている所定のアドレスが与えられたときの
み開かれる如く構成されている。また、データの形式と
してはその所定位置のビットをスタート用ビットまたは
ストップ用ビットとして予め割ｂａてへおき、対応する
ビットをアクティブにすることによシコマンド指定デー
タとするものである。このようにして、マスターコマン
ドレジスタＭＣ？ＶＩＲは第６図（Ａ）または（Ｂ）の
如くスタートモードまたはストップモードとなるが、以
後の動作はスイッチによるスタートまたはストップコマ
ンドの場合と同様である。a) Instructions for all processors In this case, write to the master command register MCM of the operation control device shown in FIG.
This is done by writing predetermined data through the . In this case, the game ANI is configured to be opened only when a predetermined address previously assigned to the register MCMR is given. The format of the data is such that bits at predetermined positions are allocated in advance as start bits or stop bits, and the corresponding bits are activated to become command designation data. In this way, master command register MC? VIR enters the start mode or stop mode as shown in FIG. 6(A) or (B), but the subsequent operation is the same as in the case of a start or stop command using a switch.
ガお、ストップ指令用デ」夕は、ストップ指令優先ゲー
）ＡＮｌｌを介してレジスタＭＣＭＲに入力されるため
、たとえスタートビットが立っていたとしても無視され
てストップモードとなる、つまシストツブ指令が優先さ
れる。The data for the stop command is input to the register MCMR via the stop command priority game) ANll, so even if the start bit is set, it will be ignored and the stop mode will be set.The stop command has priority. be done.
ｂ） 個々のプロセッサに対する指令この場合は、第
６図（Ｃ）ｌ （Ｄ）または（Ｅ）の如＜各プロセッサ
内のスレーブコマンドレジスタ８ＣＭＲへ所定のデータ
を書き込むことにより行なわれる。ここで各レジスタＳ
ＣＭＲへの書き込みアクセス用のアドレスは各プロセッ
サ毎に互いに異なるように設定しておき、所定のアドレ
スを受信したときのみデータ書き込み制御ゲー）ＡＮＰ
２を開くようにする。なお、書き込みデータの形式は全
プロセッサに対して指令を与える場合と同様である。ま
た、レジスタｆ！ＩＩｃＭＲにはスタート指令。b) Instructions to individual processors In this case, instructions are given by writing predetermined data to the slave command register 8CMR in each processor as shown in FIG. 6(C), (D) or (E). Here each register S
The address for write access to the CMR is set to be different for each processor, and the data write control game (ANP) is executed only when a predetermined address is received.
Make sure to open 2. Note that the format of the write data is the same as when giving commands to all processors. Also, register f! IIcMR is given a start command.
ストップ指令等に対応するビットを用意しておくととも
に、システムリセットによジスタートモードになる如く
構成する。この場合、レジスタＳＣＭＲにストップビッ
トがセットされ乙と、ストップ指令用オアゲー）ＯＲＰ
ｌを介してプロセッサにストップ指令か取シ込まれると
ともに、ストップ指令優先ゲー）ＡＮＰｌによυスター
ト指令のプロセッサへの取シ込みがロックされる点、ま
たレジスタ８ＣＭＲにスタートビットがセットされると
、オアゲートＯＲＰ２を介するスタート指令はストップ
指令がないことを電性として読み込まれる点はスイッチ
操作による場合と同様である。In addition to preparing bits corresponding to stop commands, etc., the system is configured to enter the start mode upon system reset. In this case, the stop bit is set in register SCMR and
When a stop command is input to the processor via l, the stop command priority game) ANPl locks the input of the start command to the processor, and when the start bit is set in register 8CMR. , the start command via the OR gate ORP2 is read as electrical, indicating that there is no stop command, as in the case of a switch operation.
以上のように、この発明によれば、従来の操作制御装置
に集中していたシステム指令制御用フリップフロップを
、全プロセッサ同時指令用マスターコマンドレジスタと
個別プロセッサ指令制御用スレーブコマンドレジスタと
に分割し、コノスレーブコマンドレジスタを各プロセッ
サに分担させて持たせるようにしたため、
（１） コマンド指令用ライン数を少なくすることが
でき、これによって従来よシも多くのプロセッサによる
マルチ化が可能になる。As described above, according to the present invention, the flip-flops for system command control, which were concentrated in the conventional operation control device, are divided into a master command register for simultaneous commands of all processors and a slave command register for controlling individual processor commands. Since the cono slave command register is shared among each processor, (1) the number of lines for command commands can be reduced, which enables multiprocessing with more processors than before.
（２）操作制御装置におけるシステム・コマンド制御動
作の負担を軽減することができる。(2) The burden of system command control operations on the operation control device can be reduced.
等の効果が得られるものである。The following effects can be obtained.
なお、上記では主としてスタート、ストップ指令につい
て説明したが、他のコマンドについても同様にして適用
することができる。Note that although the explanation has been mainly given to start and stop commands above, the same can be applied to other commands as well.
第１図はマルチプロセッサシステムの従来例を示すブロ
ック図、第２図は第１図における操作制御装置の構成を
示すブロック図、第３図はこの発明の実施例を示すシス
テム構成図、第４図はこの発明による操作制御装置を示
す構成図、第５図はこの発明によるプロセッサ側の指令
受信部を示す構成図、第６図はデバッグプロセッサから
の操作手順を説明するフローチャートである。
符号説明
１・・・・・・操作制御装置、２１〜２ｎ・・・・・・
プロセッサ、３・・・・・・デバッグプロセッサ、４・
・・・・・オペレータコンソール、５１〜５ｎ・・・・
・・指令（コマンド）発生部、ｔ、ｔ・・・・・・コマ
ンドツイン、５Ｖｖ８ｔ・・・・・・スタート指令用ス
イッチ、５ＷＦ１ｐ・・・・・・ストップ指令用スイッ
チ、ＦＦ１・・・・・・フリップフロップ、ＭＣＭＲ，
・・・・・・マスターコマンドレジスタ、ＳＣＭＲ・・
・・・・スレーブコマンドレジスタ、０ＲＩＩ 、０Ｒ
１２ｔ ０ＲＰ１ ＊ＯＲ，Ｐ２・・・・・・オアゲー
ト、ＡＮＩ 、ＡＮｌｌ 、ＡＮＰｔ 。
ＡＮＰ２・・・・・・アントゲ−）、ＢＦＩ・・・・・
・バツファゲート（Ａ）
（Ｃ）
第６図
ＣＢ）
＋［）） （Ｅ）FIG. 1 is a block diagram showing a conventional example of a multiprocessor system, FIG. 2 is a block diagram showing the configuration of the operation control device in FIG. 1, FIG. 3 is a system configuration diagram showing an embodiment of the present invention, and FIG. 5 is a block diagram showing an operation control device according to the present invention, FIG. 5 is a block diagram showing a command receiving section on the processor side according to the present invention, and FIG. 6 is a flowchart explaining the operation procedure from the debug processor. Code explanation 1... Operation control device, 21-2n...
Processor, 3... Debug processor, 4.
...Operator console, 51~5n...
...Command generation section, t, t...Command twin, 5Vv8t...Switch for start command, 5WF1p...Switch for stop command, FF1... ...Flip-flop, MCMR,
...Master command register, SCMR...
...Slave command register, 0RII, 0R
12t 0RP1 *OR, P2...OR gate, ANI, ANll, ANPt. ANP2... Ant game), BFI...
・Buffer gate (A) (C) Figure 6 CB) + [)) (E)
Claims (1)
コマンド）を与える操作制御装置と、該プロセッサの監
視、試験を行なうとともに所定のコマンドを供給するデ
バッグプロセッサとを互いに共通バスを介して並列接続
してなるマルチプロセッサシステムにおいて、該操作制
御装置には該装置自身または前記デバッグプロセッサか
らアクセスされて全プロセッサの全てに対して共通のコ
マンドを発する共通コマンド発生部を設ける一方、該各
プロセッサには前記操作制御装置を介して与えられる共
通のコマンドを受信する専用の受信線と、前記デバッグ
プロセッサを介して与えられる個別のコマンドを受信す
る個別コマンド受信部と、これら共通または個別のコマ
ンドのいずれかを選択する選択手段とを設け、該共通ま
Ａは個別のコマンドによシ各プロセッサを制御するよう
にしたことを特徴とするマルチプロセッサシステム。A plurality of processors and a predetermined control command (
In a multiprocessor system in which an operation control device that provides commands) and a debug processor that monitors and tests the processor and supplies predetermined commands are connected in parallel to each other via a common bus, the operation control device has A common command generating section is provided that is accessed from the device itself or the debug processor and issues a common command to all the processors, while each processor receives a common command given via the operation control device. an individual command receiving section for receiving individual commands given via the debug processor, and selection means for selecting either the common command or the individual command; A multiprocessor system characterized in that each processor is controlled by individual commands.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103007A JPS58221462A (en) | 1982-06-17 | 1982-06-17 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103007A JPS58221462A (en) | 1982-06-17 | 1982-06-17 | Multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58221462A true JPS58221462A (en) | 1983-12-23 |
| JPS6337422B2 JPS6337422B2 (en) | 1988-07-25 |
Family
ID=14342596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103007A Granted JPS58221462A (en) | 1982-06-17 | 1982-06-17 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58221462A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236427A (en) * | 1988-07-26 | 1990-02-06 | Nec Eng Ltd | Multiprocessor system |
| JPH0791949A (en) * | 1986-03-04 | 1995-04-07 | Rank Taylor Hobson Ltd | Measuring device |
| JP2009536332A (en) * | 2006-05-08 | 2009-10-08 | テイラー・ホブソン・リミテッド | Measuring instrument for measuring surface properties |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0724258Y2 (en) * | 1990-03-23 | 1995-06-05 | 高島屋日発工業株式会社 | Car door trim |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101361A (en) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | Data processor |
-
1982
- 1982-06-17 JP JP57103007A patent/JPS58221462A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101361A (en) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | Data processor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0791949A (en) * | 1986-03-04 | 1995-04-07 | Rank Taylor Hobson Ltd | Measuring device |
| JPH0236427A (en) * | 1988-07-26 | 1990-02-06 | Nec Eng Ltd | Multiprocessor system |
| JP2009536332A (en) * | 2006-05-08 | 2009-10-08 | テイラー・ホブソン・リミテッド | Measuring instrument for measuring surface properties |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337422B2 (en) | 1988-07-25 |
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