JPS58205182A - Crt display unit - Google Patents

Crt display unit

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JPS58205182A
JPS58205182A JP57087891A JP8789182A JPS58205182A JP S58205182 A JPS58205182 A JP S58205182A JP 57087891 A JP57087891 A JP 57087891A JP 8789182 A JP8789182 A JP 8789182A JP S58205182 A JPS58205182 A JP S58205182A
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JP
Japan
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character
memory
information
display
graphic
Prior art date
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JP57087891A
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Japanese (ja)
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JPS6322589B2 (en
Inventor
稲葉 文夫
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は、ラスクスキャン型陰&線1を表示装置に関し
、特に2つ以上の画面情報を1ikfして同一の表示面
に表示することのできる表示装置に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a Rusk scan type shade & line 1 display device, and particularly to a display device capable of displaying two or more pieces of screen information on the same display surface.

例えば図形と文字を同一表示面に1畳して表示させる場
合、文字コードを記憶している第1のメモリから順次文
字コードを続出して、各文字コードな文字パターンに変
換し、各文字は水平同期信号を基点として水平走査線上
に順次ドツト表示される。上記水平同期信号は、一般に
前記第1のメモリから文字コードを続出すカウンタな基
本として作成され、1水平走査線上に整数個の文字が配
列表示される。
For example, when displaying figures and characters on the same display screen, the character codes are sequentially output from the first memory that stores the character codes, converted into character patterns corresponding to each character code, and each character is Dots are sequentially displayed on the horizontal scanning line with the horizontal synchronization signal as the starting point. The horizontal synchronizing signal is generally created as a basic counter that successively reads character codes from the first memory, and an integer number of characters are arranged and displayed on one horizontal scanning line.

一方、上記文字表示に1fすべき例えば図形情報か、上
dピ1文字の水平力向のドツト数と異なるドツト数を単
位として第2のメモリに記憶されているような場合は、
1水平走査線上に乗せられる図形単位数は必fL、も整
数とならない。従って、第2のメモリから適当なカウン
ト周期で図形情報ケ絖出したとしても、l水平同期信号
周期と一致させることができず画像が流れてしまうため
、うま(重畳させることができない場合がある。水平同
期信号周期間に第2のメモリの記憶単位が丁度整数個と
なるように構成すれば、5ま(同期させることができる
か、このことは図形情報のメモリ構成の大きな制約とな
る。また、水平同期信号周期内にIi数個の1形情報を
配置した場合、水平表氷期間は、必ずしも図形情報の整
数倍とならないため、表示される図形が1部削除された
すする欠点を生じる。従って、上述の従来装置では、任
意のドツト数単位の文字表示と、任意のドツト数単位の
図形表示とを重畳表示させることが頗る困難であるとい
う欠点がある。
On the other hand, if the character display is 1f, for example, graphical information, or if the number of dots in the upper d-pi character is different from the number of dots in the horizontal direction of the character, it is stored in the second memory.
The number of graphic units placed on one horizontal scanning line, fL, is not necessarily an integer. Therefore, even if graphic information is output from the second memory at an appropriate count period, it cannot be made to match the period of the horizontal synchronizing signal and the image flows, so it may not be possible to superimpose the image. If the storage units of the second memory are configured to be exactly an integer number during the horizontal synchronization signal period, it is possible to synchronize up to 5 (this is a major constraint on the memory configuration for graphic information. In addition, when Ii several pieces of 1-shape information are arranged within the horizontal synchronization signal period, the horizontal surface period is not necessarily an integral multiple of the graphic information, so there is a drawback that some of the displayed graphics may be deleted. Therefore, the conventional device described above has the disadvantage that it is extremely difficult to superimpose a character display in units of an arbitrary number of dots and a graphic display in units of an arbitrary number of dots.

本発明の目的は、上述の従来の欠点を解決し、Ef意の
ドツト数単位で構成される第1のメモリと第2のメモリ
に記憶された文字情報と図形情報等を一方の続出しカウ
ント数を基準とした水平同期信号の1周期内に、他方の
メモリに記憶された図形情報等を同期させて表示させろ
ことがEl能な陰極線管表示装置を提供することにある
It is an object of the present invention to solve the above-mentioned conventional drawbacks, and to perform continuous counting of character information, graphic information, etc. stored in a first memory and a second memory, each of which is configured in units of a desired number of dots. It is an object of the present invention to provide a cathode ray tube display device capable of displaying graphic information stored in another memory in synchronization within one period of a horizontal synchronization signal based on a number.

本発明の表示装置は、第1のメモリに格納された文字情
報等を一定周期で続出して表示装置に表示させる文字表
示系と、第2のメモリに格納された図形情報等を前記と
異なる周期で読出して前記Ail記図形表示系は、一定
の情報読出し数の後に読出し周期を61没する手段を備
えたことを特徴とする。
The display device of the present invention has a character display system that sequentially displays character information, etc., stored in a first memory at a constant cycle and displays it on the display device, and graphic information, etc., stored in a second memory, which are different from those described above. The above-mentioned Ail graphic display system that reads out information at intervals is characterized in that it includes means for reducing the readout cycle to 61 after a certain number of information readings.

次に、本発明について、図面を参照して詳細に説明する
Next, the present invention will be explained in detail with reference to the drawings.

図は、本発明の一実施例を示すブロック図である。本実
施例は、水平方向に9画素分のドツト表示を単位として
1文字を表示させる文字表示系Aと、16画素分のドツ
ト表示を単位として図形表示させる図形表示系Bとを備
えて、画表示系A。
The figure is a block diagram showing one embodiment of the present invention. This embodiment includes a character display system A that displays one character in units of dots for 9 pixels in the horizontal direction, and a graphic display system B that displays graphics in units of dots for 16 pixels. Display system A.

Bの出力により文字表示と図形表示を同一の陰極線管表
示部7に重畳して表示させる例について述べる1、 文字表示系人は、表示s7上の11II]I素(1ドツ
ト)σ)表示時間ipごとにパルス信号を出す発振器1
と、該発振vS1の出力パルスを9分周する分周″#2
と、分周器2の出力パルスをカウントしてカウント11
1をアドレス信号としてメモリ4に送出し、かつ、フル
カウント後入力パルス数が9の整数倍時点に水平同期信
号を出すカウンタ3と、表示すべき文字の文字コードを
記憶している第1のメモリ4と、第1のメモリ4の出力
する文字コードをドツトパターンに変換する文字パター
ン変換回路5と、文字パターン変換回路5の出力するド
ツトパターンをビデオ信号に変換出力するビデオ回路6
とを備えて、発振器lの出力パルス9個ごとにカウンタ
3のカウント値が更新さね、第1のメモリ4から順次文
字コードを読出して文字パターン変換回路5によってド
ツトパターンKf換し、ビデオ回路6でビデオ信号に変
換して表示部7に文字表示かなされる。表示l157の
水平走査は、カウンタ3の出力する水平同期信号に同期
してなされる。以上は従来の表示装置と同じである。
An example will be described in which a character display and a graphic display are superimposed and displayed on the same cathode ray tube display section 7 using the output of B1. Oscillator 1 that outputs a pulse signal for each ip
and frequency division ``#2'' which divides the output pulse of the oscillation vS1 by 9.
Then, count the output pulses of frequency divider 2 and count 11.
1 as an address signal to the memory 4 and outputs a horizontal synchronizing signal when the number of input pulses is an integer multiple of 9 after a full count, and a first memory that stores the character code of the character to be displayed. 4, a character pattern conversion circuit 5 that converts the character code output from the first memory 4 into a dot pattern, and a video circuit 6 that converts the dot pattern output from the character pattern conversion circuit 5 into a video signal and outputs it.
The count value of the counter 3 is updated every nine output pulses of the oscillator 1, character codes are sequentially read out from the first memory 4, converted into a dot pattern Kf by the character pattern conversion circuit 5, and then converted into a dot pattern Kf by the character pattern conversion circuit 5. 6, the signal is converted into a video signal and characters are displayed on the display section 7. The horizontal scanning of the display 1157 is performed in synchronization with the horizontal synchronization signal output from the counter 3. The above is the same as the conventional display device.

一方、図形表示系Bは、16ドツトを単位とした図形情
報を第2のメモリ、ioに格納していて、カウンタ9の
出力によって指定されるアドレス位置に格納した図形情
報が、カウンタ9の出力ごとに順次読出されて、ビデオ
回路11でビデオ信号に変換されビデオ回路6の出力イ
ロ号にに畳される。
On the other hand, the graphic display system B stores graphic information in units of 16 dots in a second memory, io, and the graphic information stored in the address position specified by the output of the counter 9 is output from the counter 9. The signals are sequentially read out, converted into video signals by the video circuit 11, and folded into the output of the video circuit 6.

カウンタ9は、分周期8の出力パルスをカウントし、カ
ウント値を第2のメモリlOのアドレス信号として出力
する。一方、カウンタ12は、カウンタ9の出力に同期
して動作し、例えは54カウントしたとき出力信号を出
して分局器8の分局比を例えばl/18に変更させる。
The counter 9 counts the output pulses of the divided period 8 and outputs the count value as an address signal for the second memory IO. On the other hand, the counter 12 operates in synchronization with the output of the counter 9, and outputs an output signal when it counts 54, for example, to change the division ratio of the divider 8 to, for example, 1/18.

分周器8は発振器1の出力パルスを常時は1716分周
する回路であるか、L記カウンタ12の出力信号により
l/18分M1に変更される分局器である。本実施例で
は、分周器8およびカウンタ12によって[一定の情報
ml出[7数σ)彼に読出し周期を可変する手段」を構
成している。
The frequency divider 8 is a circuit that normally divides the output pulse of the oscillator 1 by 1716, or it is a divider that changes the frequency to 1/18 M1 by the output signal of the L counter 12. In this embodiment, the frequency divider 8 and the counter 12 constitute ``means for varying the readout period for outputting a constant amount of information [7 numbers σ]''.

今、文字表示糸Aのカウンタ3σJ力ウント周期Nt 
は、9tであり、1水平開期信号絢期TH内の19  
      P カウント数N、lを例えば106とすると、iドツト表
示時間t、を33ナノセカンドとした場合は、1水平回
期信号周期THは31.482マイクロセカンドとなる
。勿廂この中には水平ブランキング時間もよまれている
から、文字表示数は106より少ない。そして、第2の
メ七IJ 10からは、16ノくルスごとに1雉位の図
形か読み出されるから、54生位の図形が28.512
マイクロセカンドで表示され、その後読出し周期が変え
られて、18パルスごとの5回分すなわち2.970マ
イクロセカンドで5単位の図形が読み出される。この期
間を表示と関係ない水平ブランキング時間より小とする
ことによりこの部分を表示面上に表示することなく合計
31.482マイクロセカンドとすることができる。
Now, counter 3σJ force count period Nt of character display thread A
is 9t, and 19 within 1 horizontal opening period signal TH
For example, when the number of P counts N and l is 106, and when the i-dot display time t is 33 nanoseconds, one horizontal period signal period TH is 31.482 microseconds. Of course, this also includes the horizontal blanking time, so the number of displayed characters is less than 106. Then, from the second meshichi IJ 10, one pheasant figure is read out every 16 degrees, so the 54 degree figure is 28.512.
It is displayed in microseconds, and then the readout period is changed so that five units of figures are read out every 18 pulses, ie, every 2.970 microseconds. By making this period shorter than the horizontal blanking time unrelated to display, the total time can be reduced to 31.482 microseconds without displaying this portion on the display screen.

すなわち、文字表示系Aのカウンタ3の出力する31.
482マイクロセカンドごとの水平同期信号に同期する
ことが可能である。
That is, 31. which is output by the counter 3 of the character display system A.
It is possible to synchronize to a horizontal synchronization signal every 482 microseconds.

一般的に言えば、表示部上の1ドツトの表示時間t12
文字単位のカウント周期Nlt、 、 1水平開期信号
周期内の文字カウント数’& MHIとし、他方の例え
ば図形情報のカウント周期なN、t、とし、図形情報の
読出し数なNH□とした場合、水平同期信号THは、 TH=N1t、XNH1=N、tpXNH,・・・・・
・・・・(1)とならなければ同期が合わないのである
が、本発明は上記(1)式を変更して、 TH= N1 t、 X NH4 −N2 tp ×(NM2−NMH2) ” 8M2 
’p XNMH!・・・・・・・・・・・・(2) とすることにより同期を合わせている。ただし、N闘2
け、水平同期信号内のカウント数のうち、単位N11報
の読出し周期が通常のN2t、より異なった周X)!”
iaz’pとされるカウント数であり、NMH2および
8M2は(2)式を満足させるように適宜選定される。
Generally speaking, the display time t12 of one dot on the display unit
When the character count cycle Nlt, , character count number in one horizontal opening signal cycle is &MHI, the count cycle of graphic information is N, t, and the number of graphic information read is NH□. , horizontal synchronization signal TH is TH=N1t, XNH1=N, tpXNH,...
....If (1) is not achieved, synchronization will not be achieved, but in the present invention, the above equation (1) is changed, and TH= N1 t,
'p XNMH!・・・・・・・・・・・・(2) Synchronization is achieved by doing the following. However, Nto 2
Of the counts in the horizontal synchronization signal, the readout cycle of the unit N11 report is different from the normal N2t (X)! ”
iaz'p is the count number, and NMH2 and 8M2 are appropriately selected so as to satisfy equation (2).

ただし、NM2×NMH2×tpは水平ブランキング時
間より小となるように選ばれる。前述の実施例ではNM
□=l 8 、 NM、2= 5に選定したから、NM
2×NMH2X tp= 2.970マイクロセカンド
となる。すなわち、第2のメモリからの胱出し周期は一
定数(NM2  ’MH2)まではN2t、の周期で読
み出され、その後水平ブランキング時間内においてNM
2tllの周期に変更され、該周期の5周期分をそれ以
前の図形表示時間に加えることにより水平同期信号周期
THに合わせることか可能となった。一般に、第1のメ
モリと第2のメモリの単位情報の読出し周期が任意に独
立している場合であっても(2)式を満足するNMH2
およびNM□な決定することが可能であり、そσj制約
はNMH2×NM2×tpが水平ブランキング時間より
小であるということのみである。従来のよ 。
However, NM2×NMH2×tp is selected to be smaller than the horizontal blanking time. In the above embodiment, NM
Since we selected □=l 8, NM, 2=5, NM
2×NMH2X tp=2.970 microseconds. In other words, the bladder ejection cycle from the second memory is read out at a cycle of N2t up to a certain number (NM2'MH2), and then NM2t within the horizontal blanking time.
The cycle was changed to 2tll, and by adding five cycles of this cycle to the previous graphic display time, it became possible to match the horizontal synchronizing signal cycle TH. In general, even if the reading cycles of unit information of the first memory and the second memory are arbitrarily independent, the NMH2 that satisfies equation (2)
and NM□, and the only σj constraint is that NMH2×NM2×tp is less than the horizontal blanking time. Traditional.

うな(1)式の制約により、2つの系の任意の読出し周
期に対して同期表示させることができな(・と(・う欠
点を解消することができる。従って、任意のドツト数を
単位として表示する2つの系の出力信号を、片方の系が
決定する水平同期信号に合わせて、他方の系の出力信号
を同一の表示部にに畳して表示することが容易に可能と
なる効果を有する。
Due to the constraint of Equation (1), it is not possible to perform synchronized display for any arbitrary readout cycle of the two systems. The effect is that the output signals of the two systems to be displayed can be easily folded and displayed on the same display section, matching the horizontal synchronization signal determined by one system, and the output signal of the other system. have

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明の一実施例を示すブロック図である。 図において、l・・・発振器、2,8・・・分周期、3
゜9・・・カウンタ、4・・・第1のメモリ、5・・・
文字〕くターン変換回路、6.11・・・ビデオ回路、
7・−・表示部、12・・・カウンタ、lO・・・第2
のメモリ、A・・文字表示系、B・・・図形表示系。 代理人 弁理士 住 1)俊 宗 [−□−−1−□伜□−雫−]
The figure is a block diagram showing one embodiment of the present invention. In the figure, l... oscillator, 2, 8... divided period, 3
゜9...Counter, 4...First memory, 5...
Character] turn conversion circuit, 6.11... video circuit,
7.--Display section, 12..Counter, lO.--Second
memory, A...Character display system, B...Graphic display system. Agent Patent Attorney Sumi 1) Sou Toshi [−□−−1−□伜□−Shizuku−]

Claims (1)

【特許請求の範囲】[Claims] 第1のメモリに格納された文字情報等を一定周期で続出
して表示装置に表示させる文字表示系と、第2のメモリ
に格納された図形情報等を前記と異なる周期で読出して
前記表示装置に重畳して表示させる図形表示系とを備え
たラスクスキャン型陰極7μ示装置において、前記図形
表示系は、−5Zの情報読出し数の後に読出し周期を可
変する手段を備えたことを特徴とする隘極耐を表示装置
a character display system that reads out character information, etc. stored in a first memory at a constant cycle and displays it on a display device; and a character display system that reads out graphic information, etc. stored in a second memory at a different cycle from the above-mentioned display device. A rusk scan type cathode 7μ display device comprising a graphic display system for displaying information in a superimposed manner, characterized in that the graphic display system is provided with means for varying a readout period after the number of information readouts of −5Z. Extremely durable display device.
JP57087891A 1982-05-26 1982-05-26 Crt display unit Granted JPS58205182A (en)

Priority Applications (1)

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JP57087891A JPS58205182A (en) 1982-05-26 1982-05-26 Crt display unit

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JP57087891A JPS58205182A (en) 1982-05-26 1982-05-26 Crt display unit

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JPS58205182A true JPS58205182A (en) 1983-11-30
JPS6322589B2 JPS6322589B2 (en) 1988-05-12

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6330945A (en) * 1986-07-25 1988-02-09 Toshiba Corp Memory access synchronizing circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6330945A (en) * 1986-07-25 1988-02-09 Toshiba Corp Memory access synchronizing circuit

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