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JPH1168618A - Synchronization acquisition circuit - Google Patents

Synchronization acquisition circuit

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Publication number
JPH1168618A
JPH1168618A JP23074097A JP23074097A JPH1168618A JP H1168618 A JPH1168618 A JP H1168618A JP 23074097 A JP23074097 A JP 23074097A JP 23074097 A JP23074097 A JP 23074097A JP H1168618 A JPH1168618 A JP H1168618A
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JP
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Application
Patent type
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correlation
power
phase
circuit
signal
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Pending
Application number
JP23074097A
Other languages
Japanese (ja)
Inventor
Akira Yamashita
昌 山下
Original Assignee
Oki Electric Ind Co Ltd
沖電気工業株式会社
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Abstract

PROBLEM TO BE SOLVED: To reduce the memory capacity of a synchronization acquisition circuit. SOLUTION: A branch section 110 obtains correlation between short codes of I and Q phase reception signals S111A, S111B to generate a correlation power signal. A synchronization object selection circuit 130 selects N-sets of high-order correlation power of higher values from the correlation power denoted by the correlation power signal and N-sets of correlation power values stored in an object storage memory 140 according to an object selection phase signal from a phase generating circuit 120 for an M frame period, and holds the selected values in the object storage memory 140. A phase selection circuit 150 adds a correlation power value of the same phase denoted by the correlation power signal to the correlation power values stored in the object storage memory 140 according to an added phase signal from the phase generating circuit 120. A synchronization discrimination circuit 160 discriminates a phase corresponding to the highest correlation power to be a frame synchronization position after the lapse of a period of an L frame period, while a long code identification section 200 identifies a long code, based on the phase.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、DS−CDMA BACKGROUND OF THE INVENTION The present invention is, DS-CDMA
(Direct Sequence-Code Division Multiple Access ) (Direct Sequence-Code Division Multiple Access)
方式を用いた移動無線通信システムの移動局受信側に用いられる同期捕捉回路に関するものである。 Scheme relates synchronization acquisition circuit used in the mobile station receiver of the mobile radio communication system using.

【0002】 [0002]

【従来の技術】DS−CDMA基地局間非同期セルラ方式を用いた移動無線通信システムにおいては、複数の基地局からの同一の周波数帯を使用したチャネルが非同期に多重化されて移動局で受信される。 In a mobile radio communication system using an asynchronous cellular system between the Related Art DS-CDMA base station, channels using the same frequency band from a plurality of base stations are received at the mobile station are multiplexed asynchronously that. この場合、いずれの基地局かを移動局で判別できるように、基地局から送信される情報は、基地局固有のロングコードを用いて拡散されている。 In this case, as can be determined whether any base station in the mobile station, information transmitted from the base station are spread using a base-station-specific long code. したがって、移動局は、特定の基地局と通信を行うためには、まず、その基地局とフレーム同期を確立して基地局固有のロングコードを同定し、このロングコード用いて逆拡散を行う必要がある。 Accordingly, the mobile station is to communicate with a particular base station, first, necessary to the base station and to establish a frame synchronization and identify the base-station-specific long code, performs despread with the long code there is. この基地局フレーム同期を短時間で確立する方法の一つとして、次の文献に記載されたものが挙げられる。 One way to establish this base station frame synchronization in a short time, include those described in the following literature.

【0003】「樋口 他、『DS−CDMA基地局間非同期セルラ方式におけるロングコードの2段階高速初期同期法』、信学技報、CS96-19 、RCS96-12、第27頁、電子情報通信学会(1996年 5月)」 上記文献に記載されている同期捕捉法(セルサーチ法) [0003] "Higuchi et two stage fast initial synchronization method of the long code in an asynchronous cellular system between" DS-CDMA base station "IEICE, CS96-19, RCS96-12, pp. 27, IEICE (May 1996), "the synchronization acquisition method, which is described in the literature (cell search method)
について以下に説明する。 It will be described below. 基地局から移動局への制御チャネルのフレーム周期は1ロングコード周期とされ、各フレームには基地局共通のショートコードのみを用いて逆拡散されたシンボルが含まれる。 Frame period of the control channel from the base station to the mobile station is one long code period, and each frame includes despread symbols using only common short code base station. 移動局は、セルサーチを行う場合、まず、1フレーム周期の間、受信信号と受信側のショートコードとの相関を検出し、その相関パワー値を算出して順次メモリに保存する。 The mobile station, when performing cell search, firstly, during one frame period, detects the correlation between short code of the received signal and the receiving side, stores sequentially the memory to calculate the correlation power values. これにより、 As a result,
受信した各基地局の制御チャネルに対して、ショートコード拡散シンボルの受信位相毎に相関パワー値のピークを見いだすことができる。 The control channel of each base station which has received, it is possible to find the peak of the correlation power value for each reception phase of the short code spread symbols.

【0004】移動局は、1フレーム内において最大の相関パワー値となった位相を接続希望基地局の制御チャネルのフレーム同期位置と決定する。 [0004] The mobile station, the frame synchronization position of the control channel of the greatest connection correlation power value and since the phase desired base station and determining in one frame. なお、実際の移動通信環境では、チャネル間干渉やフェージングの影響を除去するため、複数フレーム周期の間相関の検出を行い、 In the actual mobile communication environment, in order to eliminate the effect of inter-channel interference and fading, it performs detection of correlation between the multiple frame periods,
相関パワー値を算出して各位相における相関パワー値の平均化を行って、最大相関パワー値を得た位相をフレーム同期位置としている。 Performed by calculating the correlation power value averaged correlation power values ​​in the respective phases, and a frame synchronization position a phase to give a maximum correlation power value. 次に、移動局は、そのフレーム同期位置を持つ制御チャネルについてロングコードの同定を行う。 Next, the mobile station performs the identification of long code for the control channel with the frame synchronization position. このロングコードの同定は、得られたフレーム同期位置に対してロングコードを変えつつ相関検出を行い、しきい値を超えたときのロングコードを受信制御チャネルのロングコードと判定するものである。 Identification of the long code performs correlation detection while changing the long code for the obtained frame synchronization position, and determines that the long code of the receiving control channel long code when the threshold is exceeded. これにより同期捕捉を終了する。 Thereby terminate the synchronization acquisition.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、上記のセルサーチ法は、フレーム同期位置を検出する際に、全チップ位相における相関を、複数フレーム周期にわたって検出して相関パワー値を算出し、平均化をした後に最大相関パワー値を持つチップ位相をフレーム同期位置とするため、チップ位相と相関パワー値を記憶するためのメモリがフレーム周期のチップ数と同数だけ必要となるので、回路規模が膨大なものとなってしまうという欠点があった。 [SUMMARY OF THE INVENTION However, the cell search method described above, when detecting the frame synchronization position, the correlation in all chips phases, to calculate the correlation power values ​​detected over a plurality of frames period, averaging to the frame synchronization position and tip the phase having the maximum correlation power values ​​were after a so memory for storing a correlation power value and the chip phase is necessary only equal to the number of chips of a frame period, the huge circuit scale there is a disadvantage that becomes things.

【0006】本発明はこのような従来技術の欠点を解消し、少ないメモリで同期捕捉を行うことができる同期捕捉回路を提供することを目的とする。 The present invention eliminates the drawbacks of the prior art, and an object thereof is to provide a synchronization acquisition circuit capable of performing synchronization acquisition with less memory.

【0007】 [0007]

【課題を解決するための手段】本発明は上述の課題を解決するために、CDMA方式を用いた複数の基地局から送信され、フレームに基地局共通のショートコードのみで拡散されたシンボルを含む送信信号が非同期に多重化されて受信される受信信号に対して同期捕捉を行う同期捕捉回路において、この回路は、受信信号における各ショートコードとの相関を求めてその相関パワー値を生成するブランチ手段と、同期捕捉の開始を指示する同期捕捉開始信号が入力されたとき、同期捕捉開始信号入力時を基準とするチップ位相を順次生成する位相生成手段と、相関パワー値とこの相関パワー値の生成時におけるチップ位相の位相値とをあらかじめ定められた組数だけ保持する候補保持手段と、ブランチ手段で相関パワー値が生成されたとき、 The present invention SUMMARY OF] In order to solve the problems described above, transmitted from a plurality of base stations using CDMA scheme, including symbols spread only a common short code base station to the frame in synchronization acquisition circuit for performing synchronization acquisition to the received signal a transmitted signal is being received is multiplexed asynchronously, this circuit generates the correlation power value seeking correlation between the short code in a received signal branches and means, when the synchronization acquisition start signal for instructing the start of synchronization acquisition is inputted, a phase generating means for sequentially generating a chip phase relative to the time of synchronization acquisition start signal input, the correlation power value and the correlation power value a candidate storing means for storing only the set number of predetermined and the phase value of the chip phase in the generation time, when the correlation power value generated by the branch unit, の相関パワー値と候補保持手段で保持されている全ての相関パワー値との中から値の大きい相関パワー値を先述の組数だけ選択し、選択した全ての相関パワー値とこの相関パワー値生成時におけるチップ位相の位相値とにより候補保持手段の保持内容を更新する同期候補選択手段と、同期捕捉開始信号入力時からあらかじめ定められた期間が経過したとき、候補保持手段で保持されている相関パワー値の中で最も値の大きい相関パワー値に対応する位相値をフレーム同期位置と判定する同期判定手段とを有することを特徴とする。 All large correlation power value of the values ​​from the correlation power value selected by the set number of the foregoing held by the correlation power values ​​with candidate holding means, selected all correlation power value and generating the correlation power value and synchronization candidate selecting means for updating the contents held in the candidate holding means by a phase value of the chip phase during, when the predetermined period from the synchronization acquisition start signal is input has elapsed, the correlation held by the candidate holding means and having a synchronization determining means for determining a phase value and the frame synchronization position corresponding to the large correlation power value of the most value among power values.

【0008】また、本発明は、CDMA方式を用いた複数の基地局から送信され、フレームに基地局共通のショートコードのみで拡散されたシンボルを含む送信信号が非同期に多重化されて受信される受信信号に対して同期捕捉を行う同期捕捉回路において、この回路は、受信信号における各ショートコードとの相関を求めてその相関パワー値を生成するブランチ手段と、同期捕捉の開始を指示する同期捕捉開始信号が入力されたとき、あらかじめ定められた第1の期間を周期として各第1の期間の先頭を基準とするチップ位相を順次生成する位相生成手段と、相関パワー値と該相関パワー値の生成時におけるチップ位相の位相値とをあらかじめ定められた組数だけ保持する候補保持手段と、同期捕捉開始信号入力時からの第1の期間におい Further, the present invention is transmitted from a plurality of base stations using CDMA scheme, transmission signal including the spread symbols only at the base station common short code is received multiplexed asynchronously frame in synchronization acquisition circuit for performing synchronization acquisition to the received signal, this circuit includes a branch means for generating the correlation power value seeking correlation between the short code in a received signal, synchronizing to instruct the start of synchronization acquisition acquisition when the start signal is input, a phase generating means for sequentially generating a chip phase relative to the beginning of each first period the first predetermined period as a cycle, the correlation power value and the correlation power value a candidate storing means for storing only the set number of predetermined and the phase value of the chip phase in the generation time, the first period odor from time of synchronization acquisition start signal input 、ブランチ手段で相関パワー値が生成されたとき、この相関パワー値と候補保持手段で保持されている全ての相関パワー値との中から値の大きい相関パワー値を先述の組数だけ選択し、選択した全ての相関パワー値とこの相関パワー値の生成時におけるチップ位相の位相値とにより候補保持手段の保持内容を更新する同期候補選択手段と、第1の期間経過時からのあらかじめ定められた第2の期間において、ブランチ手段で相関パワー値が生成されたとき、この相関パワー値を、この相関パワー値と生成時におけるチップ位相の位相値が同じ相関パワー値であって候補保持手段に保持されている相関パワー値に加算する位相選択手段と、第2の期間が経過したとき、候補保持手段で保持されている相関パワー値の中で最も値の大きい相関パ When the correlation power value generated by the branch unit, select the larger correlation power values ​​of the values ​​among all of the correlation power value held in the correlation power values ​​with candidate holding means a number of sets described above, and synchronization candidate selecting means for updating the contents held in the candidate holding means by a phase value of the chip phase at the time of generation of the correlation power values ​​of all the selected and the correlation power value, predetermined from the time lapse first period holding in the second period, when the correlation power value generated by the branch unit, the correlation power value, the candidate holding means have the same correlation power value is the phase value of the chip phase at the time of generation and the correlation power value a phase selecting means for adding to the correlation power value is, when the second period of time, a large correlation path of most value in the correlation power value held in the candidate holding means ー値に対応する位相値をフレーム同期位置と判定する同期判定手段とを有することを特徴とする。 And having a synchronization determining means for determining a phase value corresponding to over value and the frame synchronization position.

【0009】 [0009]

【発明の実施の形態】次に添付図面を参照して本発明による同期捕捉回路の実施例を詳細に説明する。 DETAILED DESCRIPTION OF THE INVENTION Next will be described in detail embodiments of the synchronization acquisition circuit according to the present invention with reference to the accompanying drawings.

【0010】まず、本発明の第1の実施例について説明する。 [0010] First, a description will be given of a first embodiment of the present invention. 図1は、第1の実施例の同期捕捉回路を示すブロック図である。 Figure 1 is a block diagram showing a synchronization acquisition circuit of the first embodiment. この同期捕捉回路は、複数の基地局から送信された制御チャネルの信号を受信し、その受信信号から生成されたI相受信信号S100B およびQ相受信信号 The synchronization acquisition circuit includes a plurality of receive signal of the control channel transmitted from the base station, the generated I-phase receiving signal S100B and Q-phase received signals from the received signal
S100C から、所望の制御チャネルのフレーム同期位置を判定し、ロングコードを同定してフレーム同期位置信号 From S100C, determines frame synchronization position of the desired control channel, the frame synchronization position signal to identify a long code
S160A とロングコード信号S200A とを出力するものであって、フレーム同期検出部100 およびロングコード同定部部200 を有している。 A and outputs the S160A and long code signal S200A, and a frame synchronization detector 100 and the long code identification section 200.

【0011】フレーム同期検出部100 は、フレーム同期位置信号S160A を生成するものであって、マッチドフィルタ111 とパワー演算回路112 とから構成されるブランチ部110 を含む。 [0011] frame synchronization detection unit 100 is for generating a frame synchronization position signals S160A, including a branch unit 110 consists of the matched filter 111 and a power calculating circuit 112.. マッチドフィルタ111 は、入力されるI相受信信号S100B およびQ相受信信号S100C に対して所定の相関演算を施し、得られた相関値をそれぞれI相相関値信号S111A およびQ相相関値信号S111B としてパワー演算回路112 へ出力するものである。 Matched filter 111 performs a predetermined correlation operation with respect to I-phase receiving signal S100B and Q-phase receiving signal S100C inputted, the correlation values ​​obtained as I-phase correlation value signal S111A and the Q-phase correlation value signal S111B, respectively and outputs to the power arithmetic circuit 112. パワー演算回路112 は、マッチドフィルタ111 からのI相相関値信号 Power calculation circuit 112, I-phase correlation value signal from the matched filter 111
S111A およびQ相相関値信号S111B に対して二乗和演算を施し、その結果を相関パワー信号S112A として同期候補選択回路130 および位相選択回路150へ出力するものである。 Performing a square-sum operation on the S111A and Q-phase correlation value signal S111B, and outputs the result as a correlation power signal S112A to the synchronization candidate selecting circuit 130 and the phase selecting circuit 150.

【0012】位相生成回路120 は、外部から入力される同期捕捉開始信号S100A を基準としてMフレーム周期(1フレームのM倍の周期)の間、チップ位相を順次生成し、これを候補選択位相信号S120A として同期候補選択回路130 へ出力し、続くLフレーム周期(1フレームのL倍の周期)の間、Mフレームを周期としてチップ位相を順次生成し、これを加算位相信号S120B として位相選択回路150 へ出力し、さらに、加算位相信号S120B の出力を終了したとき、フレーム同期位置検出動作の終了を示すフレーム同期検出終了信号S120C を生成し、これを同期判定回路160 へ出力するものである。 [0012] phase generator 120, between the M frame cycle synchronization acquisition start signal S100A inputted from the outside as a reference (M times the period of one frame), and sequentially generates the chip phase, which candidate selection phase signal outputs to the synchronization candidate selecting circuit 130 as S120A, during the subsequent L frame period (L times the period of one frame), sequentially generates the chip phase a cycle of M frames, the phase selecting circuit 150 so as sum phase signal S120B output to further upon completion the output of the summing phase signal S120b, in which generates a frame synchronization detection end signal S120C indicating the end of a frame sync position detecting operation, and outputs it to the synchronization determination circuit 160.

【0013】ここで、チップ位相とは、チップ単位の符号に対してMフレーム周期の先頭からの位相位置(位相値)を表わすインデックスを付与したものであり、ショートコード等は、この1チップ単位の符号の列からなる。 [0013] Here, the chip phase is obtained by applying the index representing the phase position from the beginning of the M-frame period with respect to the sign of each chip (phase value), short code and the like, this one-chip unit consisting of the string of the code. したがって、チップ位相の位相値により、そのチップ位相が出力された時点におけるMフレーム周期の先頭からの位相位置を特定することができる。 Therefore, the phase value of the chip phase, it is possible to identify the phase position from the beginning of the M-frame period at the time the chip phase is output.

【0014】同期候補選択回路130 は、位相生成回路12 [0014] Synchronous candidate selection circuit 130, phase generator 12
0 から入力された候補選択位相信号S120A (チップ位相)が示す位相値が変化する毎に、その時点におけるパワー演算回路112 からの相関パワー信号S112A が示す値をその位相値に対応する相関パワー値とし、その相関パワー値と候補保持メモリ140 に保持されているN個の相関パワー値との中から相関パワーの大きい上位N個の相関パワー値を選択し、選択した相関パワー値等を位相候補信号S130A として候補保持メモリ140 へ出力するものである。 0 is input from the candidate selected phase signal S120A each time the phase values ​​indicated (chip phase) is to change, the correlation power value corresponding to the value indicated by the correlation power signal S112A from the power calculating circuit 112 at that time to the phase value and then, select the larger top N correlation power values ​​of the correlation power from the N number of correlation power values ​​stored in the correlation power values ​​with candidate holding memory 140, candidate phase correlation power value or the like selected and outputs to the candidate holding memory 140 as the signal S130A.

【0015】位相選択回路150 は、位相生成回路120 から入力された加算位相信号S120B (チップ位相)が示す位相値が変化する毎に、その時点におけるパワー演算回路112 から入力される相関パワー信号S112A が示す値をその位相値に対応する相関パワー値とし、その相関パワー値を候補保持メモリ140 に保持されている相関パワー値であって、加算位相信号S120B が示す位相値と同じ位相値に対応する相関パワー値に加算し、加算により得た相関パワー値等を加算パワー信号S150A として候補保持メモリ140 へ出力するものである。 The phase selection circuit 150, each time the phase value indicated by the sum phase signal S120B input from the phase generation circuit 120 (chip phase) is changed, the correlation power signal S112A inputted from the power calculating circuit 112 at that time a correlation power value corresponding to the phase value the value indicated, a correlation power value held in the candidate holding memory 140 to the correlation power values, corresponding to the same phase value as the phase value indicated by adding phase signals S120B to be added to the correlation power values, and outputs the candidate holding memory 140 the correlation power value and the like obtained by the addition as an addition power signal S150A.

【0016】候補保持メモリ140 は、N組の相関パワー値および位相値を保持できるメモリを有し、そのメモリ内容は、同期捕捉開始信号S100A によりリセットされるものである。 [0016] Candidate holding memory 140 has a memory that can hold N sets of correlation power value and the phase value, the memory content is intended to be reset by the synchronization acquisition start signal S100A. そして、同期候補選択回路130 から位相候補信号S130A が入力されたとき、その信号によりメモリ内容を更新し、位相選択回路150 から加算パワー信号S1 Then, when the phase candidate signal S130A from the synchronization candidate selection circuit 130 is input, and updates the memory contents by the signal, summing the power signal from the phase selection circuit 0.99 S1
50A が入力されたとき、その信号によりメモリ内容の関係部分を更新するものである。 When 50A is input, it is to update the relationship between parts of the memory contents by the signal. また、候補保持メモリ14 In addition, the candidate holding memory 14
0 は、現在保持しているメモリ内容を示す保持内容信号 0, the contents held signal indicating the memory contents currently held
S140A を同期候補選択回路130 、位相選択回路150 、および同期判定回路160 へ常時出力するものである。 Synchronize S140A candidate selection circuit 130, and outputs continuously to the phase selection circuit 150, and the synchronization determination circuit 160.

【0017】同期判定回路160 は、位相生成回路120 からフレーム同期検出終了信号S120Cが入力されたとき、 The synchronization determination circuit 160, when the frame synchronization detection end signal S120C is inputted from the phase generator 120,
候補保持メモリ140 に保持されているN個の相関パワー値の中から最も相関パワーの大きい相関パワー値を選択し、この相関パワー値に対応する位相値をフレーム同期位置信号S160A として外部およびロングコード同定部20 Select large correlation power value of highest correlation power from among the N correlation power value held in the candidate holding memory 140, the external and the long code phase values ​​as the frame synchronization position signal S160A corresponding to the correlation power value identification unit 20
0 へ出力するものである。 And outputs it to 0.

【0018】ロングコード同定部200 は、あらかじめ定められた複数種類のロングコードを生成する手段を備えており、同期判定回路160 からフレーム同期位置信号S1 The long code identification section 200 is provided with a means for generating a plurality of types of long code a predetermined frame synchronization position signal from the synchronization determination circuit 160 S1
60Aが入力されたとき、その信号が示す位相値に従ったロングコードを生成し、そのロングコードを順次変えつつ外部からのI相受信信号S100B およびQ相受信信号S1 When 60A is input, generates a long code in accordance with the phase value indicated by the signal, I-phase receiving signal S100B and the Q-phase received signals from the outside while successively changing the long code S1
00C との相関検出を行い、検出した相関値に基づいて制御チャネルのロングコードを決定し、これをロングコード信号S200A として外部へ出力するものである。 Performs correlation detection between 00C, determines the long code in the control channel based on the detected correlation values, and outputs to the outside as the long code signal S200A.

【0019】次に、第1の実施例の同期捕捉回路の動作について説明する。 [0019] Next, the operation of synchronization acquisition circuit of the first embodiment. この同期捕捉回路のフレーム同期検出部100 は、外部から入力される同期捕捉開始信号S100 Frame synchronization detection unit 100 of the synchronization acquisition circuit, the synchronization acquisition start signal S100 input from the outside
A により同期捕捉を開始し、前半のMフレーム周期の間では、N個のフレーム同期位置候補を選択し、後半のL Start the synchronization acquisition by A, in between the M frame period of the first half, and selects N frame synchronization position candidate, the second half of the L
フレーム周期の間では、そのN個のフレーム同期位置候補の中から最適のフレーム同期位置を選択する。 Between the frame period, to select the best frame synchronization position from among the N number of frame synchronization position candidate.

【0020】図1において、フレーム同期検出部100 の位相生成回路120 は、外部から所定のタイミングで同期捕捉開始信号S100A が入力されると、図2に示すように、候補選択位相信号S120A 、加算位相信号S120B およびフレーム同期検出終了信号S120C を順次生成して出力する。 [0020] In FIG. 1, phase generator 120 of the frame synchronization detector 100, the synchronization acquisition start signal S100A from the outside at a predetermined timing is input, as shown in FIG. 2, the candidate selection phase signals S120A, adding sequentially generates and outputs a phase signal S120B and frame synchronization detection end signal S120c. 具体的には、位相生成回路120 は、同期捕捉開始信号S100A を基準としてMフレーム周期の間、チップ位相を順次生成し、これを候補選択位相信号S120A として同期候補選択回路130 へ出力する。 Specifically, the phase generator circuit 120, between the M frame cycle synchronization acquisition start signal S100A as a reference, and sequentially generates the chip phase, and outputs to the synchronization candidate selection circuit 130 as a candidate selection phase signal S120A. そして、Mフレーム周期の間に続くLフレーム周期の間、Mフレームを周期としてチップ位相を順次生成し、これを加算位相信号S1 Then, during the L frame period followed during the M frame cycle, sequentially generates the chip phase a cycle of M frames, which adds phase signal S1
20B として位相選択回路150 へ出力する。 And outputs to the phase selection circuit 150 as 20B.

【0021】したがって、Lフレーム周期の間では、M [0021] Therefore, in between the L frame period, M
フレーム周期で同一位相値のチップ位相が繰り返し出力されることになる。 So that the chip phase of the same phase value is output repeatedly at the frame period. さらに、位相生成回路120 は、加算位相信号S120B の出力を終了すると、フレーム同期検出終了信号S120C を生成してこれを同期判定回路160 へ出力する。 Furthermore, phase generator 120 has finished output of the summing phase signal S120b, and outputs it to generate a frame synchronization detection end signal S120C to the synchronization determination circuit 160. なお、M、Lの値は1フレームに設定することもできるが、通常はチャネル間干渉やフェージングの影響を除去することができるように複数フレームに設定される。 Incidentally, M, value of L can be set to one frame, normally set to a plurality of frames so as to be able to eliminate the effects of inter-channel interference and fading.

【0022】一方、フレーム同期検出部100 のブランチ部110 におけるマッチドフィルタ111 には、CDMA方式を用いた複数の基地局からの制御チャネルの信号が非同期に多重化されて受信され、その受信信号から得られたI相受信信号S100B およびQ相受信信号S100C が順次入力される。 On the other hand, the matched filter 111 in the branch portion 110 of the frame synchronization detector 100, the signal of the control channel from a plurality of base stations using CDMA scheme is received multiplexed asynchronously, from the received signal the resulting I-phase receiving signal S100B and the Q-phase receiving signal S100C are sequentially inputted. ここで、各基地局の制御チャネルのフレームには、基地局共通のショートコードのみで拡散されたシンボルを含むものとする。 Here, the frame of the control channel of each base station shall include spread symbols only at the base station a common short code. 図3は、このフレーム構成の一例を示すものであって、期間F1は、基地局共通のショートコードのみで拡散されたシンボルが含まれる期間であり、期間F2は、各基地局固有のロングコードで拡散されたシンボルが含まれる期間である。 3, there is shown an example of the frame configuration, the period F1 is a period that includes symbols spread only at the base station a common short code, period F2, each base-station-specific long code in a period including the spread symbols.

【0023】マッチドフィルタ111 は、順次入力されるI相受信信号S100B およびQ相受信信号S100C に対して、例えば、Matched Filtering 法により、位相生成回路120で生成されるチップ位相に同期してチップ位相毎に相関値を生成する。 The matched filter 111, to the I-phase receiving signal S100B and Q-phase receiving signal S100C are sequentially inputted, for example, by Matched Filtering method, the chip phase synchronization with the chip phase generated by the phase generator 120 generating a correlation value for each. したがって、受信された各制御チャネルのI相受信信号S100B およびQ相受信信号S100C Thus, I-phase receiving signal of each control channel received S100B and Q-phase receiving signal S100C
のショートコードで拡散された各期間毎に相関値が順次得られることになる。 The correlation value for each period of time that is spread by the short code is sequentially obtained for. マッチドフィルタ111 は、この生成された相関値をそれぞれI相相関値信号S111AおよびQ相相関値信号S111B としてパワー演算回路112 へ順次出力する。 Matched filter 111, the sequentially outputs the generated correlation value to the power calculation circuit 112 as I-phase correlation value signal S111A and the Q-phase correlation value signal S111B, respectively.

【0024】パワー演算回路112 は、マッチドフィルタ The power calculating circuit 112, a matched filter
111 からI相相関値信号S111A およびQ相相関値信号S1 I-phase correlation value signal S111A and the Q-phase correlation value signal S1 from the 111
11B が入力されると、そのI相相関値信号S111A およびQ相相関値信号S111B をそれぞれ二乗し、その結果を加算することにより二乗和演算を実行する。 When 11B is inputted, the I-phase correlation value signal S111A and the Q-phase correlation value signal S111B were squared respectively, to perform the square sum calculated by adding the results. そして、二乗和演算により得られた結果を相関パワー信号S112A として同期候補選択回路130 および位相選択回路150 へ出力する。 Then, it outputs to the synchronization candidate selecting circuit 130 and the phase selecting circuit 150 the results obtained by the square-sum calculation as the correlation power signal S112A. なお、パワー演算回路112 も、チップ位相に同期して二乗和演算を実行するものであり、相関パワー信号 The power calculating circuit 112 also is intended to perform a square-sum operation in synchronization with the chip phase, the correlation power signal
S112A の値は、次のチップ位相が入力されるまで保持されるものとする。 The value of S112A is to be held until the next chip phase is entered.

【0025】同期候補選択回路130 には、先述したようにMフレーム周期の間、位相生成回路120 から候補選択位相信号S120A が入力される。 [0025] synchronization candidate selection circuit 130, between the M frame cycle as previously described, the phase generator 120 candidate selection phase signal S120A is input. 同期候補選択回路130 Synchronization candidate selection circuit 130
は、この候補選択位相信号S120A が示す位相値が変化するとき、その時点におけるパワー演算回路112 から入力された相関パワー信号S112A の値を、その候補選択位相信号S120A が示す位相値θ N+1における相関パワー値P When the phase value indicated by the candidate selection phase signal S120A is changed, the value of the correlation power signal S112A input from the power calculation circuit 112 at that time, the phase value theta N + 1 indicated by the candidate selection phase signal S120A correlation power value P in
1 N+1と定義すると共に、候補保持メモリ140 から常時出力されている保持内容信号S140A から、候補保持メモリ Together defined as 1 N + 1, the contents held signal S140A being constantly output from the candidate holding memory 140, the candidate holding memory
140 に保持されているN個の相関パワー値(P 1 〜P N number of correlation power values held in the 140 (P 1 to P
N )およびそれらに対応する位相値を把握する。 To understand the phase values corresponding to N) and their.

【0026】次いで、同期候補選択回路130 は、相関パワー値P N+1および相関パワー値P 1 〜P Nに対してソーティングを施し、相関パワーの大きい順に並べて上位N個の相関パワー値を選択し、このN個の相関パワー値およびこれらに対応する位相値を位相候補信号S130A として候補保持メモリ140 へ出力する。 [0026] Then, the synchronization candidate selection circuit 130 performs sorting against correlation power value P N + 1 and the correlation power value P 1 to P N, select the top N correlation power values are arranged in descending order of correlation power and outputs a phase value corresponding this N number of correlation power values ​​and in these the candidate holding memory 140 as a candidate phase signal S130A. 候補保持メモリ14 Candidate holding memory 14
0 は、この位相候補信号S130A が入力されると、その位相候補信号S130A が示すN組の相関パワー値および位相値によりメモリ内容を更新する。 0 When this phase candidate signal S130A is input, and updates the memory contents by the candidate phase signal S130A is N sets of correlation power values ​​and phase values ​​shown.

【0027】このように、同期候補選択回路130 は、M [0027] In this way, the synchronization candidate selection circuit 130, M
フレーム周期の間、候補選択位相信号S120A が示す位相値が変化する毎に上述の動作を繰り返し実行し、同期位置候補となるN個の位相値を相関パワーの大きさを基準として選択する。 During the frame period, and repeatedly executes the above-described operation each time the phase values ​​indicated by the candidate selection phase signal S120A is changed, selects as a reference the magnitude of the correlation power N phase values ​​to be synchronous position candidate. この場合、Mフレーム周期を1フレームの複数倍に設定すれば、チャネル間干渉やフェージングの影響を除去することができる。 In this case, by setting the M-frame period multiple of 1 frame, it is possible to eliminate the influence of the inter-channel interference and fading. また、候補保持メモリ140 のメモリ容量は、N組の相関パワー値および位相値を格納できれば足りる。 The memory capacity of the candidate holding memory 140, sufficient if storing N sets of correlation power value and the phase value. なお、Nの値は、通常、システムの性能要求に応じてシミュレーション等により決定する。 The value of N is generally determined by simulation or the like according to the performance requirements of the system. 同期候補選択回路130 は、Mフレーム周期の期間が経過したときその動作を終了し、続いて位相選択回路 Synchronization candidate selection circuit 130 terminates its operation when the period of M frame period has elapsed, followed by phase selection circuit
150 が動作を開始する。 150 starts to operate.

【0028】位相選択回路150 には、同期候補選択回路 [0028] to the phase selection circuit 150, the synchronization candidate selection circuit
130 が動作を終了してからLフレーム周期の間、位相生成回路120 から加算位相信号S120B が入力される。 130 between ends the operation of the L frame period, the addition phase signal S120B from the phase generation circuit 120 is input. 位相選択回路150 は、この加算位相信号S120B が示す位相値が変化する毎に、その時点におけるパワー演算回路112 Phase selection circuit 150, each time the phase value indicated by the sum phase signal S120B is changed, the power calculating circuit 112 at that time
から入力された相関パワー信号S112A の値を、その加算位相信号S120B が示す位相値θ N+1における相関パワー値P N+1と定義すると共に、候補保持メモリ140 から常時出力されている保持内容信号S140A から、候補保持メモリ140 に保持されているN組の相関パワー値および位相値(P 1 〜P N 、θ 1 〜θ N )を把握し、位相値θ 1 The value of the correlation power signal S112A input from, as well as define the correlation power value P N + 1 in the phase value theta N + 1 indicated by the added phase signal S120b, holding what is constantly output from the candidate holding memory 140 from the signal S140A, grasps candidate holding memory 140 to the retained N sets of correlation power values are and phase values (P 1 ~P N, θ 1 ~θ N), the phase value theta 1
〜θ Nの中に位相値θ N+1と同じ値の位相値θ nが存在するかどうかを調べる。 Some through? N determine whether the phase value theta n having the same value as the phase value theta N + 1 is present.

【0029】位相選択回路150 は、位相値θ N+1と同じ値の位相値θ nが存在する場合には、その位相値θ nに対応する相関パワー値P nに相関パワー値P N+1を加算し、加算により得られた相関パワー値およびそれに対応する位相値θ nを加算パワー信号S150A として候補保持メモリ140 へ出力する。 The phase selection circuit 150, the phase value theta if the phase value theta n (N + 1) the same value exists, the phase value theta correlation power values in the correlation power value P n corresponding to the n P N + 1 adds, to output to the candidate holding memory 140 the phase value theta n corresponding thereto correlation power values obtained and by adding as an addition power signal S150A. 候補保持メモリ140 は、位相選択回路150 から加算パワー信号S150A が入力されたとき、その加算パワー信号S150A が示す位相値θ nに対応する相関パワー値であって先に格納されていた相関パワー値に替えて、加算パワー信号S140A が示す相関パワー値を保持する。 Candidate holding memory 140, when the addition power signal S150A from the phase selecting circuit 150 is input, the correlation power value stored previously in a correlation power value corresponding to the phase value theta n indicated by the sum power signals S150A instead, it holds the correlation power value indicated by adding the power signals S140A.

【0030】しかし、位相選択回路150 は、位相値θ [0030] However, phase selection circuit 150, the phase value θ
N+1と同じ値の位相値が存在しない場合には、そこで処理を中止し、加算位相信号S120B が示す位相値が次に変化するのを待つ。 If the phase value of the same value as the N + 1 does not exist, where to stop the process and waits for the change phase value indicated by the sum phase signal S120B next. この場合、位相選択回路150 からは加算パワー信号S150A が出力されず、候補保持メモリ140 In this case, not output the addition power signal S150A from the phase selection circuit 150, the candidate holding memory 140
の内容に変化はない。 Change the contents of the can not.

【0031】このように、位相選択回路150 は、最初の加算位相信号S120B が入力されてからLフレーム周期の間、加算位相信号S120B が示す位相値が変化する毎に、 [0031] The phase selection circuit 150, while from the input of the first addition phase signal S120B of L frame period, each time the phase value indicated by the sum phase signal S120B is changed,
候補保持メモリ140 に保持されているN個の相関パワー値に対して上述の動作を繰り返し実行する。 Repeatedly performing the above operation on the N correlation power value held in the candidate holding memory 140. これにより、候補保持メモリ140 に保持されている相関パワー値は、Lフレーム周期の間において同一位相値の相関パワー値が生成されると増大することになるので、チャネル間干渉やフェージングの影響が除去される。 Thus, the correlation power value held in the candidate holding memory 140, it means to increase the correlation power values ​​of the same phase value is generated between the L frame period, the effect of inter-channel interference and fading It is removed. また、処理対象はN組の相関パワー値および位相値に限られので候補保持メモリ140のメモリ容量が少なくて済み、回路規模の縮小化が可能となる。 Further, the processing object requires less memory capacity of the candidate holding memory 140 in the limited correlation power value and the phase value of N sets, it is possible to reduce size of the circuit. 位相選択回路150 は、Lフレーム周期の期間が経過したときその動作を終了し、同期判定回路160 が動作を開始する。 Phase selection circuit 150 terminates its operation when the period of L frame period has elapsed, the synchronization determination circuit 160 starts operating.

【0032】同期判定回路160 は、位相生成回路120 からフレーム同期検出終了信号S120Cが入力されると、候補保持メモリ140 から出力されている保持内容信号S140 The synchronization determination circuit 160, the frame synchronization detection end signal S120C from the phase generation circuit 120 is input, the holding is output from the candidate holding memory 140 contents signal S140
A から、候補保持メモリ140 に格納されているN組の相関パワー値および位相値を把握する。 From A, N sets of correlation power values ​​stored in the candidate storing memory 140 and to grasp the phase value. そして、N個の相関パワー値の中から最も相関パワーの大きい相関パワー値を選択し、この相関パワー値に対応する位相値をフレーム同期位置信号S160A としてロングコード同定部200 Then, select the larger correlation power value of highest correlation power from among the N correlation power values, the long code identification section a phase value corresponding to the correlation power value as a frame synchronization position signal S160A 200
および外部へ出力する。 And output to the outside. 移動局は、このフレーム同期位置に対応する制御チャネルの基地局と接続されることとなる。 The mobile station will be connected to the base station of the control channel corresponding to the frame synchronization position. なお、位相選択回路150 を省略し、同期候補選択回路130 の動作終了後に同期判定回路160 によりフレーム同期位置の候補となる位相値を判定してもよい。 Incidentally, it omitted the phase selection circuit 150 may determine the phase value as a candidate frame synchronization position by the synchronization decision circuit 160 after the end of the operation of the synchronization candidate selection circuit 130.

【0033】ロングコード同定部200 は、同期判定回路 The long code identification section 200, the synchronization determination circuit
160 からフレーム同期位置信号S160A が入力されると、 When the frame synchronization position signal S160A is input from 160,
そのフレーム同期位置信号S160A が示す位相に同期したロングコードを生成し、このロングコードを所定の順序で順次変えながら入力されたI相受信信号S100B およびQ相受信信号S100C に対して相関検出を行う。 Generates a long code which is synchronized with the phase indicated by the frame synchronization position signals S160A, performs correlation detection for sequential I-phase receiving signal is input while changing S100B and Q-phase received signal S100C with the long code a predetermined order . そして、 And,
相関値があらかじめ定めたしきい値を超えたとき、そのロングコードを制御チャネルのロングコードと判定し、 When the correlation value exceeds the predetermined threshold value, it determines the long code as the long code of the control channel,
このロングコードをロングコード信号S200A として外部へ出力する。 And it outputs the long code to the outside as a long code signal S200A.

【0034】以上説明したように、本発明の第1の実施例によれば、同期位置候補としての位相値をN個に限定しているので、候補保持メモリ140 はN組の相関パワー値および位相値を格納できるメモリを備えれば足り、フレーム周期のチップ位相数に相当する数のメモリを備える必要はない。 [0034] As described above, according to the first embodiment of the present invention, since the limited phase value as synchronous position candidates into N candidate holding memory 140 the correlation power values ​​of N sets and only necessary Sonaere memory capable of storing the phase value, not necessary to provide a number of memories corresponding to the number of chips phase-frame period. したがって、回路規模を縮小することができる。 Therefore, it is possible to reduce the circuit scale.

【0035】次に、本発明の第2の実施例について説明する。 Next, a description will be given of a second embodiment of the present invention. 図4は、第2の実施例の同期捕捉回路を示すブロック図である。 Figure 4 is a block diagram showing a synchronization acquisition circuit of the second embodiment. この同期捕捉回路は、複数の基地局から送信された制御チャネルの信号を2個のアンテナでそれぞれ受信し、その受信信号から生成されたI相受信信号 The synchronization acquisition circuit receives respective signals of the transmitted control channels from a plurality of base stations with two antennas, I-phase receiving signal generated from the received signal
S300B 、Q相受信信号S300C 、I相受信信号S300D 、およびQ相受信信号S300E から、所望の制御チャネルのフレーム同期位置を判定し、ロングコードを同定してフレーム同期位置信号S370A 、フレーム同期ブランチ信号S3 S300b, Q-phase receiving signal S300C, I-phase receiving signal S300D, and the Q-phase receiving signal S300E, determines frame synchronization position of the desired control channel, the frame synchronization position signals S370A to identify the long code, frame synchronization branch signals S3
70B 、およびロングコード信号S400A を出力するものであって、フレーム同期検出部300 とロングコード同定部 70B, and be one that outputs a long code signal S400a, the frame synchronization detector 300 and the long code identification section
400 とを有している。 And a 400.

【0036】フレーム同期検出部300 は、2個のアンテナで受信される受信信号に対応して2つのブランチ部を含んでいる。 The frame synchronization detection unit 300, in response to the received signals received by the two antennas includes two branch portions. 第1ブランチ部310 は、マッチドフィルタ The first branch 310, a matched filter
311およびパワー演算回路312 から構成され、第2ブランチ部320 は、マッチドフィルタ321 およびパワー演算回路322 から構成される。 Consists 311 and power calculating circuit 312, the second branch portion 320 is composed of a matched filter 321 and the power calculating circuit 322. そして、マッチドフィルタ31 Then, the matched filter 31
1 および321 は、図1に示すマッチドフィルタ111 と、 1 and 321, a matched filter 111 shown in FIG. 1,
パワー演算回路312 および322 は、図1に示すパワー演算回路112 とそれぞれ同じものである。 Power calculation circuit 312 and 322 are the same as respectively the power calculation circuit 112 shown in FIG.

【0037】したがって、第1ブランチ部310 は、一方のアンテナで受信されたI相受信信号S300B およびQ相受信信号S300C から相関パワー信号S312A を生成し、これを同期候補選択回路340 および位相選択回路360 へ出力するものであり、第2ブランチ部320 は、他方のアンテナで受信されたI相受信信号S300D およびQ相受信信号S300E から相関パワー信号S322A を生成し、これを同期候補選択回路340 および位相選択回路360 へ出力するものである。 [0037] Therefore, the first branch portion 310 generates a correlation power signal S312A from I-phase receiving signal S300B and the Q-phase receiving signal S300C received by one antenna, which synchronization candidate selection circuit 340 and the phase selecting circuit to output the result to the 360, the second branch section 320 generates a correlation power signal S322A from I-phase receiving signal received by the other antenna S300D and Q-phase receiving signal S300E, which synchronization candidate selection circuits 340 and and outputs to the phase selection circuit 360. なお、本実施例では、説明を簡単化するためにブランチ部の数を2つとしているが、これに限定されるものではない。 In the present embodiment, although two and the number of branch portions in order to simplify the description, but is not limited thereto.

【0038】位相生成回路330 は、図1に示す位相生成回路120 と同じものであって、外部から同期捕捉開始信号S300A が入力されと、最初のMフレーム周期の間、候補選択位相信号S330A を生成してこれを同期候補選択回路340 へ出力し、続くLフレーム周期の間、加算位相信号S330B を生成してこれを位相選択回路360 へ出力し、 The phase generator 330 be the same as the phase generating circuit 120 shown in FIG. 1, when the input synchronization acquisition start signal S300A from the outside, during the first M frame periods, the candidate selection phase signal S330A generates and outputs it to the synchronization candidate selection circuit 340, during the subsequent L frame period, it generates a sum phase signal S330B is output to the phase selecting circuit 360,
さらに、Lフレーム周期の期間が経過したとき、フレーム同期位置検出動作の終了を示すフレーム同期検出終了信号S330C を生成してこれを同期判定回路370へ出力するものである。 Further, when the period of L frame period has elapsed, and outputs it to generate a frame synchronization detection end signal S330C indicating the end of a frame sync position detecting operation to synchronous determination circuit 370.

【0039】同期候補選択回路340 は、位相生成回路33 The synchronization candidate selection circuit 340, the phase generation circuit 33
0 から入力された候補選択位相信号S330A (チップ位相)が示す位相値が変化する毎に、その時点における第1ブランチ部310 からの相関パワー信号S312A が示す値および第2ブランチ部320 からの相関パワー信号S322A 0 is input from the candidate selected phase signal S330A each time the phase values ​​indicated (chip phase) is to change the correlation from the value and the second branch portion 320 indicated by the correlation power signal S312A from the first branch portion 310 at that time power signal S322A
が示す値をそれぞれ相関パワー値とし、これら2つの相関パワー値と保持内容信号S350A から把握した候補保持メモリ350 に保持されているN個の相関パワー値との中から、所定の手順に従って相関パワーの大きい上位N個の相関パワー値を選択し、選択した相関パワー値等を位相候補信号S340Aとして候補保持メモリ350 へ出力するものである。 And each correlation power values ​​the value indicated, from among these two correlation power value and the contents held signal of N correlation power value held in the candidate holding memory 350 which is grasped from S350a, the correlation power according to a predetermined procedure select larger top N correlation power values, and outputs the candidate holding memory 350 the selected correlation power values ​​such as the phase candidate signal S340a.

【0040】位相選択回路360 は、位相生成回路330 から入力された加算位相信号S330B (チップ位相)が示す位相値が変化する毎に、その時点における第1ブランチ部310 からの相関パワー信号S312A が示す値および第2 The phase selection circuit 360, each time the phase value indicated by the sum phase signal S330B input from the phase generation circuit 330 (chip phase) is changed, the correlation power signal S312A from the first branch portion 310 at that time value and the second indicating
ブランチ部320 からの相関パワー信号S322A が示す値をそれぞれ相関パワー値とし、これら2つの相関パワー値をそれぞれ所定の手順に従って、保持内容信号S350A から把握した候補保持メモリ350 に保持されている相関パワー値のいずれかに加算し、加算した相関パワー値等を加算パワー信号S360A として候補保持メモリ350 へ出力するものである。 Correlation power signal S322A values ​​indicated by the respective correlation power value from the branch portion 320, these according to two correlation power value predetermined respectively procedures, correlation power stored in the candidate holding memory 350 which is grasped from the contents held signal S350A It was added to one of the values, and outputs the candidate holding memory 350 the correlation power value and the like obtained by adding the addition power signal S360A.

【0041】候補保持メモリ350 は、N組の相関パワー値、位相値、およびブランチ番号を保持できるメモリを有し、同期捕捉開始信号S300A によりメモリ内容がリセットされるものである。 The candidate holding memory 350, N sets of correlation power values, a phase value, and a memory capable of holding a branch number, in which the memory contents are reset by the synchronization acquisition start signal S300A. そして、同期候補選択回路340 The synchronization candidate selection circuit 340
から位相候補信号S340A が入力されたとき、その信号によりメモリの内容を更新し、位相選択回路360 から加算パワー信号S360A が入力されたとき、その信号によりメモリ内容の関係部分を更新するものである。 When the phase candidate signal S340A is input from, and updates the contents of the memory by the signal, when the addition power signal S360A from the phase selecting circuit 360 is input, is to update the relationship between parts of the memory contents by the signal . また、候補保持メモリ350 は、現在保持しているメモリ内容を保持内容信号S350A として同期候補選択回路340 、位相選択回路360 、および同期判定回路370 へ常時出力するものである。 Further, the candidate holding memory 350, and outputs continuously the current the held synchronized candidate selection circuit memory contents as contents held signal S350a 340, phase selection circuit 360 and the synchronization determination circuit 370,.

【0042】同期判定回路370 は、位相生成回路330 からフレーム同期検出終了信号S330Cが入力されたとき、 The synchronization determination circuit 370, when the frame synchronization detection end signal S330C from the phase generation circuit 330 is input,
候補保持メモリ350 に保持されているN個の相関パワー値の中から最も相関パワーの大きい相関パワー値を選択し、この相関パワー値に対応する位相値およびブランチ番号をそれぞれフレーム同期位置信号S370A 、フレーム同期ブランチ信号S370B として外部およびロングコード同定部400 へ出力するものである。 Select large correlation power value of highest correlation power from among the N correlation power value held in the candidate holding memory 350, the phase values ​​and the branch numbers respectively a frame synchronization position signal S370A corresponding to the correlation power value, and outputs as a frame synchronizing branch signal S370B to the outside and the long code identification section 400.

【0043】ロングコード同定部400 は、あらかじめ定められた複数種類のロングコードを生成する手段を備えており、同期判定回路370 からフレーム同期位置信号S3 The long code identification section 400 is provided with a means for generating a plurality of types of long code a predetermined frame synchronization position signal from the synchronization determination circuit 370 S3
70Aおよびフレーム同期ブランチ信号S370B が入力されたとき、その信号が示す位相に従ったロングコードを生成し、そのロングコードを順次変えつつフレーム同期ブランチ信号S370B が示すI相受信信号およびQ相受信信号に対して相関検出を行い、検出した相関値に基づいて制御チャネルのロングコードを決定し、これをロングコード信号S400A として外部へ出力するものである。 70A and when the frame synchronization branch signal S370B is input, generates a long code in accordance with the phase indicated by the signal, I-phase receiving signal and the Q-phase receiving signal indicating frame synchronization branch signals S370B while successively changing the long code It performs correlation detection on, to determine the long code in the control channel based on the detected correlation values, and outputs to the outside as the long code signal S400a.

【0044】次に、第2の実施例の同期捕捉回路の動作について説明する。 Next, the operation of synchronization acquisition circuit of the second embodiment. この同期捕捉回路の動作は、基本的には図1に示す同期捕捉回路の場合と同じであるが、2 The operation of the synchronization acquisition circuit is basically the same as that of the synchronization acquisition circuit shown in FIG. 1, 2
組のI相受信信号S300B 、Q相受信信号S300C 、およびI相受信信号S300D 、Q相受信信号S300E を用いて同期捕捉を行う点で相違している。 Set of I-phase receiving signal S300b, Q-phase receiving signal S300C, and I-phase receiving signal S300D, it is different in that perform synchronization acquisition using a Q-phase receiving signal S300E.

【0045】図4において、フレーム同期検出部300 の位相生成回路330 は、図1に示す位相生成回路120 の場合と同様にして、外部から所定のタイミングで同期捕捉開始信号S300A が入力されると、その同期捕捉開始信号 [0045] In FIG. 4, phase generator 330 of the frame synchronization detector 300, as in the case of the phase generator 120 shown in FIG. 1, the synchronization acquisition start signal S300A from the outside at a predetermined timing is input , the synchronization acquisition start signal
S300A を基準としてMフレーム周期の間、チップ位相を順次生成し、これを候補選択位相信号S330A として同期候補選択回路340 へ出力する。 During the M frame cycle S300A basis, and sequentially generates the chip phase, and outputs to the synchronization candidate selection circuit 340 so as candidate selection phase signal S330A. そして、それに続くLフレーム周期の間、Mフレームを周期としてチップ位相を順次生成し、これを加算位相信号S330B として位相選択回路360 へ出力する。 Then, during the L frame period subsequent sequentially generates chip phase a cycle of M frames, and outputs to the phase selecting circuit 360 so as sum phase signal S330B. さらに、位相生成回路330 は、加算位相信号S330B の出力を終了すると、フレーム同期検出終了信号S330C を生成してこれを同期判定回路370 へ出力する。 Furthermore, phase generator 330 has finished output of the summing phase signal S330B, and outputs it to generate a frame synchronization detection end signal S330C to the synchronization determination circuit 370.

【0046】一方、フレーム同期検出部300 の第1ブランチ部310 には、一方のアンテナで受信された制御チャネルの受信信号から生成されたI相受信信号S300B およびQ相受信信号S300C が順次入力され、第2ブランチ部 Meanwhile, the first branch portion 310 of the frame synchronization detector 300, I-phase receiving signal generated from the reception signal of the control channels received by one antenna S300B and Q-phase receiving signal S300C is sequentially input , the second branch portions
320 には、他方のアンテナで受信された制御チャネルの受信信号から生成されたI相受信信号S300D およびQ相受信信号S300E が順次入力される。 The 320, I-phase receiving signal S300D and Q-phase receiving signal S300E generated from the received signal of the received control channel is sequentially input in the other antenna. ここで、各制御チャネルのフレーム構成は、図3に示す第1の実施例の場合と同じものである。 The frame structure of each control channel is the same as the case of the first embodiment shown in FIG. なお、2個のアンテナは、アンテナダイバーシチ効果が得られるように配置されている。 Note that the two antennas are arranged so that the antenna diversity effect can be obtained.

【0047】第1ブランチ部310 は、図1に示すブランチ部110 の場合と同様にして、マッチドフイルタ311 およびパワー演算回路312 により、入力されたI相受信信号S300B およびQ相受信信号S300C から相関パワー信号 The first branch 310, as in the case of the branch portion 110 shown in FIG. 1, the matched filter 311 and the power calculating circuit 312, the correlation from the I-phase receiving signal S300B and the Q-phase receiving signal S300C input power signal
S312A を生成して同期候補選択回路340 へ出力する。 And outputs to the synchronization candidate selection circuit 340 to generate S312A. 第2ブランチ部320 も図1に示すブランチ部110 の場合と同様にして、マッチドフイルタ321 およびパワー演算回路322 により、入力されたI相受信信号S300D およびQ The second branch 320 also in the same manner as the branch unit 110 shown in FIG. 1, the matched filter 321 and the power calculating circuit 322, the input I-phase receiving signal S300D and Q
相受信信号S300E から相関パワー信号S322A を生成して同期候補選択回路340 へ出力する。 It generates and outputs a correlation power signal S322A from the phase received signal S300E to the synchronization candidate selection circuit 340.

【0048】同期候補選択回路340 には、先述したようにMフレーム周期の間、位相生成回路330 から候補選択位相信号S330A が入力される。 [0048] synchronization candidate selection circuit 340, between the M frame cycle as previously described, the phase generator 330 candidate selection phase signal S330A is input. 同期候補選択回路340 Synchronization candidate selection circuit 340
は、この候補選択位相信号S330A が示す位相値が変化したとき、その時点における第1ブランチ部310 から入力された相関パワー信号S312A が示す値を、その候補選択位相信号S330A が示す位相値θ N+1および第1ブランチ部310 のブランチ番号B1に対応する相関パワー値P1 N+1 When the phase value indicated by the candidate selection phase signal S330A is changed, a value indicating the correlation power signal S312A inputted from the first branch portion 310 at that time, the phase value theta N indicated by the candidate selection phase signal S330A +1 and the correlation power value corresponding to the branch number B1 of the first branch portion 310 P1 N + 1
と定義し、第2ブランチ部320 から入力された相関パワー信号S322A が示す値を、位相値θ N+1および第2ブランチ部320 のブランチ番号B2に対応する相関パワー値P Is defined as a value indicating the correlation power signal S322A input from the second branch portion 320, the phase value theta N + 1 and the correlation power value P corresponding to the branch number B2 of the second branch portion 320
2 N+1と定義すると共に、候補保持メモリ350 から常時出力されている保持内容信号S350A から、候補保持メモリ Together is defined as 2 N + 1, the contents held signal S350A being constantly output from the candidate holding memory 350, the candidate holding memory
350 に保持されているN組の相関パワー値、位相値、およびブランチ番号(P 1 〜P N 、θ 1 〜θ N 、B1または N sets of correlation power values stored in the 350, the phase value, and the branch number (P 1 ~P N, θ 1 ~θ N, B1 or
B2)を把握する。 B2) to figure out.

【0049】次いで、同期候補選択回路340 は、相関パワー値P1 N+1 、P2 N+1 、およびP 1 〜P Nに対してソーティングを施して相関パワーの大きい順に並べ、上位N [0049] Then, the synchronization candidate selection circuit 340 performs sorting arranged in descending order of the correlation power against a correlation power value P1 N + 1, P2 N + 1, and P 1 to P N, the upper N
個の相関パワー値を選択し、このN個の相関パワー値とこれに対応する位相値およびブランチ番号を位相候補信号S340A として候補保持メモリ350 へ出力する。 Select the number of correlation power values, and outputs the N number of correlation power values ​​and the phase values ​​and the branch numbers corresponding to the candidate holding memory 350 as a candidate phase signal S340a. 候補保持メモリ350 は、同期候補選択回路340 から位相候補信号S340A が入力されると、その位相候補信号S340A が示すN組の相関パワー値、位相値、およびブランチ番号によりメモリ内容を更新する。 Candidate holding memory 350, the candidate phase signal S340A from the synchronization candidate selection circuit 340 is input, the candidate phase signal S340A is N sets of correlation power values ​​shown, phase values, and the branch number and updates the memory contents.

【0050】このように、同期候補選択回路340 は、M [0050] In this way, the synchronization candidate selection circuit 340, M
フレーム周期の間、候補選択位相信号S330A が示す位相値が変化する毎に上述の動作を繰り返し実行し、同期位置候補となるN個の位相値を相関パワーの大きさを基準として選択する。 During the frame period, and repeatedly executes the above-described operation each time the phase values ​​indicated by the candidate selection phase signal S330A is changed, selects as a reference the magnitude of the correlation power N phase values ​​to be synchronous position candidate. この場合、Mの値を1フレームの複数倍に設定すれば、チャネル間干渉やフェージングの影響を除去することができる。 In this case, by setting the value of M to a multiple of one frame, it is possible to eliminate the influence of the inter-channel interference and fading. また、候補保持メモリ350 のメモリ容量は、N組の相関パワー値、位相値およびブランチ番号を格納できれば足りる。 The memory capacity of the candidate holding memory 350, N sets of correlation power values, sufficient if stored phase value and the branch number. なお、Nの値は、通常、システムの性能要求に応じてシミュレーション等により決定される。 The value of N is typically determined by simulation or the like according to the performance requirements of the system. 同期候補選択回路340 は、Mフレーム周期の期間が経過したときその動作を終了し、続いて位相選択回路360 が動作を開始する。 Synchronization candidate selection circuit 340 terminates its operation when the period of M frame period has elapsed, followed by phase selection circuit 360 starts operating.

【0051】位相選択回路360 には、先述のようにLフレーム周期の間、位相生成回路330から加算位相信号S33 The phase selection circuit 360, while the L frame period as described above, adding the phase generator 330 phase signal S33
0B が入力される。 0B is input. 位相選択回路360 は、この加算位相信号S330B が示す位相値が変化したとき、その時点における第1ブランチ部310 から入力された相関パワー信号 Phase selection circuit 360, when the phase value indicated by the added phase signal S330B is changed, the correlation power signal inputted from the first branch portion 310 at that time
S312A が示す値を、その加算位相信号S330B が示す位相値θ N+1および第1ブランチ部310 のブランチ番号B1に対応する相関パワー値P1 N+1と定義し、第2ブランチ部 S312A values indicated, defined as the correlation power value P1 N + 1 corresponding to the branch number B1 phase value theta N + 1 and the first branch portion 310 indicated by the added phase signal S330B, a second branch portion
320 から入力された相関パワー信号S322A が示す値を、 A value indicating the correlation power signal S322A input from 320,
位相値θ N+1および第2ブランチ部320 のブランチ番号 Branch number of phase values theta N + 1 and the second branch portion 320
B2に対応する相関パワー値P2 N+1と定義すると共に、候補保持メモリ350 から常時出力されている保持内容信号 Together define a correlation power value P2 N + 1 corresponding to B2, the contents held signal being continuously output from the candidate holding memory 350
S350A から、候補保持メモリ350 に保持されているN組の相関パワー値、位相値、およびブランチ番号(P 1 From S350a, N sets of correlation power values stored in the candidate holding memory 350, the phase value, and the branch number (P 1 ~
N 、θ 1 〜θ N 、B1またはB2)を把握する。 P N, to grasp the θ 1N, B1 or B2).

【0052】次いで、位相選択回路360 は、N個の位相値(θ 1 〜θ N )の中に位相値θ N+1と同じ値の位相値θ nが存在するかどうかを調べる。 [0052] Then, the phase selecting circuit 360 checks whether phase value theta n having the same value as the phase value theta N + 1 in N phase values (theta 1 through? N) is present. そして、位相値θ Then, the phase value θ
N+1と同じ値の位相値θ nが存在する場合には、その位相値θ nに対応するブランチ番号がB1であるときは、その位相値θ nに対応する相関パワー値P nに相関パワー値P1 N+1を加算し、その位相値θ nに対応するブランチ番号がB2であるときは、その相関パワー値P nに相関パワー値P2 N+1を加算し、その位相値θ nに対応するブランチ番号にB1およびB2の2つがあるときは、そのブランチ番号B1、B2に対応する相関パワー値にそれぞれ相関パワー値P1 N+1 、P2 N+1を加算する。 When the phase value theta n having the same value as N + 1 exists, then the branch numbers corresponding to the phase value theta n is B1, the correlation in the correlation power value P n corresponding to the phase value theta n adding the power value P1 n + 1, then the branch numbers corresponding to the phase value theta n is B2 adds the correlation power value P2 n + 1 on the correlation power value P n, the phase value theta n when there are two of B1 and B2 to the branch numbers corresponding to adds the branch numbers B1, respectively correlation power values in the correlation power value corresponding to the B2 P1 N + 1, P2 N + 1.

【0053】次いで、位相選択回路360 は、加算により得た相関パワー値と、それに対応する位相値およびブランチ番号とを加算パワー信号S360A として候補保持メモリ350 へ出力する。 [0053] Then, the phase selecting circuit 360, the correlation power value obtained by adding, to output to the candidate holding memory 350 and the phase values ​​and branch number as an addition power signal S360A corresponding thereto. 候補保持メモリ350 は、この加算パワー信号S360A が入力されると、その加算パワー信号S3 Candidate holding memory 350, when the addition power signal S360A is input, the added power signal S3
60A が示す位相値およびブランチ番号に対応する相関パワー値であって先に格納されていた相関パワー値に替えて、加算パワー信号S360A が示す相関パワー値を保持する。 60A is instead the correlation power value stored previously in a correlation power value corresponding to the phase value and the branch number indicating, for holding the correlation power value indicated by adding the power signals S360A.

【0054】しかし、位相選択回路360 は、N個の位相値(θ 1 〜θ N )の中に位相値θ N+1と同じ値の位相値θ nが存在しない場合、およびN個の位相値(θ 1 〜θ [0054] However, the phase selecting circuit 360, if the N no phase value theta n having the same value as the phase value theta N + 1 in the phase value (theta 1 through? N), and N phase value (θ 1
N )の中に位相値θ N+1と同じ値の位相値θ nが存在する場合であってもブランチ番号が相違する場合には、そこで処理を中止し、加算位相信号S330B が示す位相値が次に変化するのを待つ。 If the branch number even when the phase value theta n having the same value as the phase value theta N + 1 exists differs Some N), where to stop the process, the phase value indicated by the sum phase signal S330B but it waits for the next change. この場合、位相選択回路360 からは加算パワー信号S360A が出力されず、候補保持メモリ350 の内容に変化はない。 In this case, not output the addition power signal S360A from the phase selection circuit 360, changes the contents of the candidate holding memory 350 is not.

【0055】このように、位相選択回路360 は、最初の加算位相信号S330B が入力されてからLフレーム周期の間、加算位相信号S330B が示す位相値が変化する毎に、 [0055] The phase selection circuit 360, while from the input of the first addition phase signal S330B of L frame period, each time the phase value indicated by the sum phase signal S330B is changed,
候補保持メモリ350 に格納されているN個の相関パワー値に対して上述の動作を繰り返し実行する。 Repeatedly performing the above operation on the N correlation power values ​​stored in the candidate holding memory 350. これにより、候補保持メモリ350 に保持されている相関パワー値は、Lフレーム周期の間において同一位相値の相関パワー値が生成されると増大することになるので、チャネル間干渉やフェージングの影響が除去される。 Thus, the correlation power value held in the candidate holding memory 350, it means to increase the correlation power values ​​of the same phase value is generated between the L frame period, the effect of inter-channel interference and fading It is removed. また、処理対象はN組の相関パワー値、位相値およびブランチ番号に限定されるので候補保持メモリ350 のメモリ容量が少なくて済み、回路規模の縮小化が可能となる。 The processing target N sets of correlation power values, since it is limited to the phase values ​​and the branch numbers requires less memory capacity of the candidate holding memory 350, it is possible to reduce size of the circuit. 位相選択回路360 は、Lフレーム周期の期間が経過したときその動作を終了し、同期判定回路370 が動作を開始する。 Phase selection circuit 360 terminates its operation when the period of L frame period has elapsed, the synchronization determination circuit 370 starts operating.

【0056】同期判定回路370 は、位相生成回路330 からフレーム同期検出終了信号S330Cが入力されると、候補保持メモリ350 に格納されているN個の相関パワー値の中から最も相関パワーの大きい相関パワー値を選択し、この相関パワー値に対応する位相値およびブランチ番号をそれぞれフレーム同期位置信号S370A およびフレーム同期ブランチ信号S370B としてロングコード同定部 [0056] synchronization determination circuit 370, the frame synchronization detection end signal S330C from the phase generation circuit 330 is input, a large correlation highest correlation power from among the N correlation power values ​​stored in the candidate storing memory 350 select power value, the long code identification section as a phase value and the branch numbers respectively a frame synchronization position signal S370A and frame synchronization branch signal S370B corresponding to the correlation power value
400 および外部へ出力する。 To output 400 and to the outside. 移動局は、このフレーム同期ブランチ信号S370B が示すブランチ部に対応するアンテナを用いて、このフレーム同期位置に対応する制御チャネルの基地局と接続されることとなる。 Mobile station, using the antenna corresponding to the branch portions indicated by the frame sync branch signal S370B, and thus connected to the base station of the control channel corresponding to the frame synchronization position. なお、位相選択回路360 を省略し、同期候補選択回路340 の動作終了後に同期判定回路370 によりフレーム同期位置の候補となる位相値を判定してもよい。 Incidentally, it omitted the phase selection circuit 360 may determine the phase value as a candidate frame synchronization position by the synchronization decision circuit 370 after the end of the operation of the synchronization candidate selection circuit 340.

【0057】ロングコード同定部400 は、同期判定回路 [0057] long code identification section 400, the synchronization determination circuit
370 から同期位置信号S370A およびフレーム同期ブランチ信号S370B が入力されると、その同期位置信号S370A When the synchronization position signal S370A and frame synchronization branch signal S370B is input from 370, the sync position signal S370A
が示す位相に同期したロングコードを生成し、このロングコードを所定の順序で順次変えながら、フレーム同期ブランチ信号S370B が示すブランチ部に入力されるI相受信信号およびQ相受信信号に対して相関検出を行う。 Generates a long code which is synchronized with the phase indicated by the correlation for this while the long code successively changing in a predetermined order, I-phase receiving signal and the Q-phase receiving signal frame synchronization branch signal S370B is input to the branch unit shown to detect.
そして、相関値があらかじめ定めたしきい値を超えたとき、そのロングコードを制御チャネルのロングコードと判定し、このロングコードをロングコード信号S400A として外部へ出力する。 Then, when it exceeds a threshold correlation value is predetermined, to determine the long code and the long code in the control channel, and outputs to the outside the long code as the long code signal S400a.

【0058】以上説明したように第2の実施例によれば、複数ブランチ部を設けた場合においても、同期候補選択回路340 、候補保持メモリ350 、および位相選択回路360を各ブランチ部に対して共通化しているので回路規模が増大することはない。 [0058] As described above, according to the second embodiment, in a case of providing a plurality branch portions also, the synchronization candidate selection circuit 340, the candidate holding memory 350, and a phase selection circuit 360 for each branch portion not that the circuit scale is increased because it is common. また、候補保持メモリ350 In addition, the candidate holding memory 350
は、N組の相関パワー値、位相値、およびブランチ番号を格納できるメモリを備えれば足りるので回路規模を縮小することが可能となる。 Is, N sets of correlation power values, it is possible to reduce the circuit scale phase values, and can store branch number it is sufficient Sonaere memory.

【0059】 [0059]

【発明の効果】このように本発明によれば、非同期の複数の制御チャネルの信号に対して、ショートコードで拡散された各部分を検出することにより所望の制御チャネルに対するフレーム同期位置を選定する場合に、そのフレーム同期位置候補をN個に限定しているので、N組の相関パワー値および位相値を格納できるメモリを備えれば足りる。 Effects of the Invention According to the present invention, with respect to signals of asynchronous multiple control channels, selects the frame synchronization position for the desired control channel by detecting each portion spread by short code case, since limit its frame synchronization position candidate to N, it is sufficient Sonaere memory capable of storing N sets of correlation power value and the phase value. したがって、従来のようにフレーム周期のチップ位相数に相当する数のメモリを備える必要はなく、 Therefore, it is not necessary to provide the number of memory corresponding to the number of chips the phase prior frame period as,
回路規模を大幅に縮小することが可能となる。 It is possible to significantly reduce the circuit scale.

【0060】また、非同期の複数の制御チャネルを別々のアンテナで受信し、それらの受信信号から所望の制御チャネルに対するフレーム同期位置を選定する場合に、 [0060] Also, when receiving a plurality of control channels asynchronously separate antennas, selects the frame synchronization position for the desired control channel from those received signals,
同期候補選択手段、候補保持メモリ、位相選択手段等を共通化しているので回路規模が増大することはなく、また、N組の相関パワー値、位相値、およびブランチ番号を格納できるメモリを備えれば足りる。 Synchronization candidate selecting means, candidate holding memory, not the circuit scale increases because the phase selection means such as are common and, N sets of correlation power values, is provided with a memory capable of storing the phase value, and the branch number if sufficient. したがって、回路規模を大幅に縮小することが可能となる。 Therefore, it is possible to significantly reduce the circuit scale.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例の同期捕捉回路を示すブロック図である。 1 is a block diagram showing a synchronization acquisition circuit of the first embodiment of the present invention.

【図2】図1における位相生成回路120 から出力される信号を示す図である。 Is a diagram showing a signal output from the phase generator 120 in FIG. 1;

【図3】図1におけるI相受信信号S100B およびQ相受信信号S100C のフレーム構成を示す図である。 3 is a diagram illustrating a frame structure of the I-phase receiving signal S100B and the Q-phase receiving signal S100C in FIG.

【図4】本発明の第1の実施例の同期捕捉回路を示すブロック図である。 Is a block diagram showing a synchronization acquisition circuit of the first embodiment of the present invention; FIG.

【符号の説明】 100 、300 フレーム同期検出部 110 、310 、320 ブランチ部 111 、311 、321 マッチドフィルタ 112 、312 、322 パワー演算回路 120 、330 位相生成回路 130 、340 同期候補選択回路 140 、350 候補保持メモリ 150 、360 位相選択回路 160 、370 同期判定回路 200 、400 ロングコード同定部 [EXPLANATION OF SYMBOLS] 100, 300 a frame synchronization detector 110, 310, 320 branch portions 111, 311, 321 matched filter 112, 312, 322 power calculation circuit 120, 330 phase generator 130, 340 sync candidate selection circuit 140, 350 candidate holding memory 150, 360 a phase selection circuit 160, 370 synchronization determination circuit 200, 400 long code identification portion

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 CDMA方式を用いた複数の基地局から送信され、フレームに基地局共通のショートコードのみで拡散されたシンボルを含む送信信号が、非同期に多重化されて受信される受信信号に対して同期捕捉を行う同期捕捉回路において、該回路は、 前記受信信号における各ショートコードとの相関を求めてその相関パワー値を生成するブランチ手段と、 同期捕捉の開始を指示する同期捕捉開始信号が入力されたとき、該同期捕捉開始信号入力時を基準とするチップ位相を順次生成する位相生成手段と、 相関パワー値と該相関パワー値の生成時におけるチップ位相の位相値とをあらかじめ定められた組数だけ保持する候補保持手段と、 前記ブランチ手段で相関パワー値が生成されたとき、該相関パワー値と前記候補保持手段で保持さ 1. A transmitted from a plurality of base stations using CDMA scheme, transmission signal including a symbol spread only with a common short code base station in frame, a signal received is multiplexed asynchronously in synchronization acquisition circuit which performs synchronization acquisition for, the circuit includes a branch means for generating the correlation power value seeking correlation between the short code in the received signal, the synchronization acquisition start signal for instructing the start of synchronization acquisition when There entered a phase generating means for sequentially generating chip phase relative to the time of the synchronization acquisition start signal input, pre-determined and the phase value of the chip phase at the time of generation of the correlation power value and the correlation power value a candidate storing means for storing only the set number, when the correlation power value generated by the branch unit, is held by the candidate holding means and the correlation power value ている全ての相関パワー値との中から値の大きい相関パワー値を前記組数だけ選択し、選択した全ての相関パワー値と該相関パワー値生成時におけるチップ位相の位相値とにより前記候補保持手段の保持内容を更新する同期候補選択手段と、 前記同期捕捉開始信号入力時からあらかじめ定められた期間が経過したとき、前記候補保持手段で保持されている相関パワー値の中で最も値の大きい相関パワー値に対応する位相値をフレーム同期位置と判定する同期判定手段とを有することを特徴とする同期捕捉回路。 And a large correlation power value of the values ​​among all of the correlation power value is selected by the set number, the candidate retained by the phase value of the chip phase when all correlation power value and the correlation power value generation selected and synchronization candidate selecting means for updating the contents held in means, when a predetermined period from the time said synchronous acquisition start signal input is passed, having the largest value among the correlation power value held in the candidate holding means synchronization acquisition circuit, characterized in that it comprises a synchronization determining means for determining a phase value corresponding to the correlation power value and the frame synchronization position.
  2. 【請求項2】 CDMA方式を用いた複数の基地局から送信され、フレームに基地局共通のショートコードのみで拡散されたシンボルを含む送信信号が、非同期に多重化されて受信される受信信号に対して同期捕捉を行う同期捕捉回路において、該回路は、 前記受信信号における各ショートコードとの相関を求めてその相関パワー値を生成するブランチ手段と、 同期捕捉の開始を指示する同期捕捉開始信号が入力されたとき、あらかじめ定められた第1の期間を周期として各第1の期間の先頭を基準とするチップ位相を順次生成する位相生成手段と、 相関パワー値と該相関パワー値の生成時におけるチップ位相の位相値とをあらかじめ定められた組数だけ保持する候補保持手段と、 前記同期捕捉開始信号入力時からの前記第1の期間におい 2. A is transmitted from a plurality of base stations using CDMA scheme, transmission signal including a symbol spread only with a common short code base station in frame, a signal received is multiplexed asynchronously in synchronization acquisition circuit which performs synchronization acquisition for, the circuit includes a branch means for generating the correlation power value seeking correlation between the short code in the received signal, the synchronization acquisition start signal for instructing the start of synchronization acquisition when There entered a phase generating means for sequentially generating chip phase relative to the beginning of each first period the first predetermined period as a period, when generating the correlation power value and the correlation power value a candidate storing means for storing only the set number of predetermined and the phase value of the chip phase in the first period odor from the time the synchronous acquisition start signal input 、前記ブランチ手段で相関パワー値が生成されたとき、該相関パワー値と前記候補保持手段で保持されている全ての相関パワー値との中から値の大きい相関パワー値を前記組数だけ選択し、選択した全ての相関パワー値と該相関パワー値の生成時におけるチップ位相の位相値とにより前記候補保持手段の保持内容を更新する同期候補選択手段と、 前記第1の期間経過時からのあらかじめ定められた第2 , When said correlation power value generated by the branch unit, a large correlation power value of the values ​​among all of the correlation power value held in the candidate holding means and the correlation power value selected by the set number of a synchronous candidate selecting means for updating the contents held in the candidate holding means by a phase value of the chip phase at the time of generation of all correlation power value and the correlation power value selected in advance from the time lapse of the first period the stipulated 2
    の期間において、前記ブランチ手段で相関パワー値が生成されたとき、該相関パワー値を、該相関パワー値と生成時におけるチップ位相の位相値が同じ相関パワー値であって前記候補保持手段に保持されている相関パワー値に加算する位相選択手段と、 前記第2の期間が経過したとき、前記候補保持手段で保持されている相関パワー値の中で最も値の大きい相関パワー値に対応する位相値をフレーム同期位置と判定する同期判定手段とを有することを特徴とする同期捕捉回路。 In the period when the correlation power value generated by the branch unit, holds the correlation power value, the candidate holding means a phase value same correlation power value of the chip phase at the time of generation and the correlation power value a phase selecting means for adding to the correlation power value is, when said second period of time, the phase corresponding to the large correlation power value of the most value among the correlation power value held in the candidate holding means synchronization acquisition circuit; and a synchronization determination means for determining the value as a frame synchronization position.
  3. 【請求項3】 CDMA方式を用いた複数の基地局から送信され、フレームに基地局共通のショートコードのみで拡散されたシンボルを含む送信信号が、複数のアンテナにより非同期に多重化されて受信される受信信号に対して同期捕捉を行う同期捕捉回路において、該回路は、 前記受信信号における各ショートコードとの相関を求めてその相関パワー値を生成する複数のブランチ手段と、 同期捕捉の開始を指示する同期捕捉開始信号が入力されたとき、該同期捕捉開始信号入力時を基準とするチップ位相を順次生成する位相生成手段と、 相関パワー値と該相関パワー値の生成時におけるチップ位相の位相値と該相関パワー値が生成されたブランチ手段の番号とをあらかじめ定められた組数だけ保持する候補保持手段と、 前記ブランチ手段 3. A transmitted from a plurality of base stations using CDMA scheme, transmission signal including a symbol spread only with a common short code base station to the frame is received are multiplexed asynchronously by a plurality of antennas in synchronization acquisition circuit which performs synchronization acquisition for the received signal that, the circuit comprises a plurality of branches means for generating the correlation power value seeking correlation between the short code in the received signal, the start of synchronization acquisition when the synchronization acquisition start signal for instruction is input, a phase generating means for sequentially generating a chip phase relative to the time of the synchronization acquisition start signal input, the phase of the chip phase at the time of generation of the correlation power value and the correlation power value a candidate storing means for storing only the set number of predetermined and number of values ​​and correlation branch means power value is generated, the branch means いずれかで相関パワー値が生成されたとき、該相関パワー値と前記候補保持手段で保持されている全ての相関パワー値との中から値の大きい相関パワー値を前記組数だけ選択し、選択した全ての相関パワー値と該相関パワー値の生成時におけるチップ位相の位相値と該相関パワー値が生成されたブランチ手段の番号とにより前記候補保持手段の保持内容を更新する同期候補選択手段と、 前記同期捕捉開始信号入力時からあらかじめ定められた期間が経過したとき、前記候補保持手段で保持されている相関パワー値の中で最も値の大きい相関パワー値に対応する位相値を、該相関パワー値が生成されたブランチ手段に入力される受信信号のフレーム同期位置と判定する同期判定手段とを有することを特徴とする同期捕捉回路。 When produced the correlation power values ​​in either select the larger correlation power values ​​of the values ​​among all of the correlation power value held in the candidate holding means and the correlation power value by the number of sets, selects and synchronization candidate selecting means by the number of branch means the phase value and the correlation power value generated in the chip phase at the time of generation of all correlation power value and the correlation power value and updates the contents held in the candidate holding means , when said predetermined period from the synchronization acquisition start signal is input has elapsed, the phase value corresponding to the large correlation power value of the most value among the correlation power value held in the candidate holding means, the correlation synchronization acquisition circuit, characterized in that it comprises a synchronization determining means for determining a frame synchronization position of the reception signal power value is input to the branch unit generated.
  4. 【請求項4】 請求項1または3に記載の同期捕捉回路において、前記あらかじめ定められた期間は1フレーム期間または1フレーム期間の複数倍であることを特徴とする同期捕捉回路。 In synchronization acquisition circuit as claimed in claim 4] according to claim 1 or 3, wherein synchronization acquisition circuit, which is a multiple of the predetermined period of one frame period or one frame period.
  5. 【請求項5】 請求項1または3に記載の同期捕捉回路において、前記ブランチ手段、候補保持手段、および同期候補選択手段は、前記位相生成手段で順次生成されるチップ位相に同期して動作することを特徴とする同期捕捉回路。 5. The synchronization acquisition circuit according to claim 1 or 3, wherein the branch unit, candidate holding means, and the synchronization candidate selecting means is operated in synchronization with the chip phase sequentially generated by the phase generation means synchronization acquisition circuit, characterized in that.
  6. 【請求項6】 CDMA方式を用いた複数の基地局から送信され、フレームに基地局共通のショートコードのみで拡散されたシンボルを含む送信信号が、複数のアンテナにより非同期に多重化されて受信される受信信号に対して同期捕捉を行う同期捕捉回路において、該回路は、 前記受信信号における各ショートコードとの相関を求めてその相関パワー値を生成する前記複数のアンテナに対応する複数のブランチ手段と、 同期捕捉の開始を指示する同期捕捉開始信号が入力されたとき、あらかじめ定められた第1の期間を周期として各第1の期間の先頭を基準とするチップ位相を順次生成する位相生成手段と、 相関パワー値と該相関パワー値の生成時におけるチップ位相の位相値と該相関パワー値が生成されたブランチ手段の番号とをあらか 6. transmitted from a plurality of base stations using CDMA scheme, transmission signal including a symbol spread only with a common short code base station to the frame is received are multiplexed asynchronously by a plurality of antennas in synchronization acquisition circuit which performs synchronization acquisition for the received signal that, the circuit comprises a plurality of branches means corresponding to said plurality of antennas to produce the correlation power value seeking correlation between the short code in said received signal when the synchronization when the synchronization acquisition start signal for instructing the start of capturing is input, the phase generating means for sequentially generating chip phase relative to the beginning of each first period the first period predetermined as a cycle When either roughness and number of phase values ​​and correlation branch means power value is generated in the chip phase at the time of generation of the correlation power value and the correlation power value じめ定められた組数だけ保持する候補保持手段と、 前記同期捕捉開始信号入力時からの前記第1の期間において、前記ブランチ手段のいずれかで相関パワー値が生成されたとき、該相関パワー値と前記候補保持手段で保持されている全ての相関パワー値との中から値の大きい相関パワー値を前記組数だけ選択し、選択した全ての相関パワー値と該相関パワー値の生成時におけるチップ位相の位相値と該相関パワー値が生成されたブランチ手段の番号とにより前記候補保持手段の保持内容を更新する同期候補選択手段と、 前記第1の期間経過時からのあらかじめ定められた第2 Flip a candidate holding means for holding only the number of sets defined because, in the first period from the time said synchronous acquisition start signal input, when the correlation power values ​​in one of said branch means has been generated, the correlation power select from the all of the correlation power value held in the value as the candidate holding means greater correlation power value of value by the number of sets, at the time of generation of the correlation power value and the correlation power values ​​of all the selected and synchronization candidate selecting means for updating the contents held in the candidate holding means by the number of phase values ​​and correlation branch means power value is generated in the chip phase, the predetermined from the time lapse of the first period 2
    の期間において、前記ブランチ手段で相関パワー値が生成されたとき、該相関パワー値を、該相関パワー値と生成時におけるチップ位相の位相値およびブランチ手段の番号が同じ相関パワー値であって前記候補保持手段に保持されている相関パワー値に加算する位相選択手段と、 前記第2の期間が経過したとき、前記候補保持手段で保持されている相関パワー値の中で最も値の大きい相関パワー値に対応する位相値を、該相関パワー値が生成されたブランチ手段に入力される受信信号のフレーム同期位置と判定する同期判定手段とを有することを特徴とする同期捕捉回路。 In the period when the correlation power value generated by the branch unit, the correlation power value, a phase value and the same correlation power value number of branches means of the chip phase at the time of generation and the correlation power value the a phase selecting means for adding to the correlation power value held in the candidate holding means, when said second period of time, a large correlation power of the most value among the correlation power value held in the candidate holding means synchronization acquisition circuit, characterized in that it comprises a synchronization decision means that the phase value corresponding to the value, it is determined that the frame synchronization position of the received signal correlation power value is input to the branch unit generated.
  7. 【請求項7】 請求項2または6に記載の同期捕捉回路において、前記第1の期間は1フレーム期間または1フレーム期間の複数倍であり、前記第2の期間は該第1の期間または該第1の期間の複数倍であることを特徴とする同期捕捉回路。 7. The synchronization acquisition circuit according to claim 2 or 6, wherein the first period is a multiple of one frame period or one frame period, the second period of time the first period or the synchronization acquisition circuit, which is a multiple of the first period.
  8. 【請求項8】 請求項2または6に記載の同期捕捉回路において、前記ブランチ手段、候補保持手段、同期候補選択手段、および位相選択手段は、前記位相生成手段で順次生成されるチップ位相に同期して動作することを特徴とする同期捕捉回路。 8. The synchronization acquisition circuit according to claim 2 or 6, wherein the branch unit, candidate holding means, the synchronization candidate selecting means, and the phase selection means, synchronized to the chip phase sequentially generated by the phase generation means synchronization acquisition circuit, characterized in that it operates in.
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