JPH1165843A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 情報処理装置におけるパイプライン処理中に
発生する実行ストールを削減して全体的に処理能力を向
上することを目的とする。 【解決手段】 命令を格納するメモリー１と、メモリー
からフェッチした命令をデコードするデコード手段５、
７とを有するパイプライン情報処理装置において、次の
実行命令のアドレスが格納されるプログラムカウンタ１
０と、メモリーから複数個の命令をプリフェッチして保
持する命令プリフェッチバッファ回路２と、プログラム
カウンタを参照してメモリーからプリフェッチした連続
する複数の命令が依存関係にあるか否かを判定し依存関
係にある命令は実行ストールする可能性のある命令とし
て実行順序を入れ替える実行順序変更回路３とからな
り、命令の実行順序を入れ替えることにより実行ストー
ルを回避することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプライン処理
型のマイクロプロセッサにおいて、遂行する命令の順序
を変更してマイクロプロセッサの処理速度を向上するよ
うにした情報処理装置に関する。

【０００２】すなわち、本発明における命令逐次処理型
のマイクロプロセッサ（情報処理装置）は、その実行時
間を短縮するため、１命令内の処理を分割し、それぞれ
の処理を別々の機能ブロックにより行わせることによっ
て、連続する命令をオーバーラップさせながら並列に実
行するパイプライン処理型のマイクロプロセッサであ
る。

【０００３】

【従来の技術】図６は、パイプライン処理における４つ
のステージを持つ命令の分割の例を示す図であり、命令
フェッチステージ３２と、命令デコードステージ３３
は、アドレスデコード／演算ステージ３４と、メモリー
アクセスステージ３５とからなり、アセンブラレベルで
の単体命令をこれら４つのステージに機能分割して実行
する処理系の例である。

【０００４】パイプライン処理では、連続する命令をオ
ーバーラップさせながら実行するが、ある命令の実行に
はそれ以前に遂行された命令の演算結果をオペランドと
して使用することが必要な場合がある。このような場
合、現在の命令を実行するために必要なオペランドの演
算が前の命令で終了していないと、その演算が終了する
まで現在遂行中の命令の遂行を一時停止しなければなら
ない。実行中の命令の停止を以下、「実行ストール」と
呼ぶ。

【０００５】次に、図７を参照して、従来の情報処理装
置において、命令に実行ストールが生じる例について説
明する。図７は、従来の情報処理装置における命令の遂
行中に命令の実行ストールが生じた場合の例を示す図で
ある。下記に示すプログラムソースにおいて、ＬＤは指
定したメモリーアドレスからのデータロード命令、ＳＦ
Ｔは指定レジスタの演算（シフト）命令、Ｒ０、Ｒ１は
レジスタ名、〔００１０〕、〔００１２〕はメモリーア
ドレスを示す。 ＬＤ Ｒ０、 〔００１０〕 第１命令 ＳＦＴ Ｒ０、 ＃１ 第２命令 ＬＤ Ｒ１、 〔００１２〕 第３命令

【０００６】図７において、第１命令はレジスタへのロ
ード命令で、２１、２２、２３、２４の各ステージによ
り命令が実行されるものとする。第２命令はシフト演算
（シフト）命令で、２９、３０、３１の各ステージで実
行されるものとする。第３命令はレジスタへのロード命
令で、２５、２６、２７、２８の各ステージにより命令
が実行されるものとする。

【０００７】演算命令の実行中、ロード命令（第１命
令）のステージ２４で得られたオペランドを第２命令の
ステージ３１の演算命令で呼び出す必要があるが、ステ
ージ３１の時点では、まだロード命令のステージ２４の
処理が終了していないのでそのオペランドが得られず、
演算ステージ３１は１サイクル分実行ストールすること
になる。

【０００８】

【発明が解決しようとする課題】上記のように、実行ス
トールが生じたとしても、演算の遂行は十分行われる
が、１つの命令に対する実効的なクロックサイクルが増
大して、実効効率が悪くなる。その結果、命令の処理速
度が低下し、マイクロプロセッサ全体の処理能力が低下
する。

【０００９】ー般に、マイクロプロセッサが実行する命
令全てのステージ数が同一でない処理系の場合、処理に
異常遂行などが発生するようなパイプラインハザードが
生じる可能性がある。従来、このような実行ストールを
回避するために、プログラム作成者がプログラミングす
る時に、極力実行ストールが生じないような命令順にプ
ログラミングするようにしていたが、時間が掛り面倒で
あり、そのため情報処理装置の処理能力が低下するとい
う問題があった。

【００１０】本発明は、上記従来の問題を解決するため
になされたもので、情報処理装置におけるパイプライン
処理中に発生する実行ストールを削減して、全体的な処
理能力を向上する情報処理装置を提供することを目的と
する。

【００１１】

【課題を解決するための手段】本発明による情報処理装
置は、命令を格納するメモリーと、前記メモリーからフ
ェッチした命令の命令コード及びオペランドをデコード
するデコード手段とを有するパイプライン制御される情
報処理装置において、次に実行されるべき命令のアドレ
スが格納されるプログラムカウンタと、前記メモリーか
ら複数個の命令をプリフェッチして保持する命令プリフ
ェッチバッファ回路と、プログラムカウンタを参照して
メモリーからプリフェッチした連続する複数の命令が依
存関係にあるか否かを判定し依存関係にある命令は実行
ストールする可能性のある命令としてその実行順序を変
更する実行順序変更回路とからなり、実行順序変更回路
は先にフェッチされた第１命令と次にフェッチされた第
２命令との依存関係を判定し依存関係にあると判定され
た場合、前記第２命令とさらに次にフェッチされた第３
命令との依存関係を判定させる判定要求信号を発生し、
判定要求信号の発生に従い、第２命令と第３命令との依
存関係を判定し依存関係がないと判定された場合は第２
命令と第３命令の実行順序を入れ替えて出力し、実行ス
トールを回避するようにしたものである。

【００１２】

【発明の実施の形態】

実施の形態１．以下、添付図面、図１乃至図５に基づ
き、本発明の実施の形態１を詳細に説明する。図１は本
発明の実施の形態１における情報処理装置の構成を示す
ブロック図、図２は図１に示す実行順序変更回路の内部
構成を示すブロック図、図３は図２に示す２命令の依存
関係判定回路（Ａ）の内部構成を示すブロック図、図４
は図１に示す本実施の形態における情報処理装置を実施
するフローチャートを示す図、図５は図１に示す情報処
理装置における命令の実行順序変更により実行ストール
を回避した実行順序変更後の命令を示す図である。

【００１３】まず、図１を参照して、本発明の実施の形
態１における情報処理装置の構成を説明する。本実施の
形態では、例として、１つの命令が命令フェッチ、命令
デコード、アドレスデコード／実行、メモリーアクセス
の４つのステージを有するパイプラインの例について説
明する。

【００１４】図１は、このパイプラインの例を実現する
マイクロプロセッサ（情報処理装置）のブロック図であ
る。このマイクロプロセッサにおいて、命令フェッチス
テージ、命令デコードステージ、アドレスデコード／演
算ステージ、メモリーアクセスステージ等４つの各ステ
ージはそれぞれ命令フェッチ回路４、命令デコード回路
５、アドレスデコード回路６／演算回路７、メモリーア
クセス回路８により処理されるものとする。

【００１５】本実施の形態におけるマイクロプロセッサ
はパイプラインを１つのみ有するものであり、１回のＣ
ＰＵサイクルで１つのステージあたり１つの命令を実行
するものと仮定する。図１において、１は複数の命令を
記憶する命令メモリー、２はメモリー１から複数個の命
令をプリフェッチして保持する命令プリフェッチバッフ
ァ回路、３はプログラムカウンタ１０を参照してプリフ
ェッチした連続実行する２つの命令のうち、その命令コ
ード及びオペランドから実行ストールする可能性のある
命令を逐次モニタし、実行ストールする可能性のある命
令がある場合、２つの命令の実行順序を変更して実行ス
トールする可能性のある命令の実行を後にずらすように
する実行順序変更回路である。

【００１６】また、１０は次に実行されるべき命令のア
ドレスが格納されるプログラムカウンタ、４は実行順序
変更回路３から現に実行されるべき命令を受ける命令フ
ェッチ回路、５はフェッチされた命令コードをデコード
する命令デコード回路、７は実行するアドレスをデコー
ドするアドレスデコード回路、６はデコードされた命令
を実行する演算回路、８は演算した結果を格納するため
に汎用メモリー９をアクセスするためのメモリーアクセ
ス回路、９は演算結果を格納する汎用メモリーである。

【００１７】本実施の形態における情報処理装置の構成
の特徴を要約すると、命令メモリー１と命令フェッチ回
路４とのインターフェース間に命令メモリー１から複数
個の命令をプリフェッチする命令プリフェッチバッファ
回路２と、次に実行される命令のアドレスが格納された
プログラムカウンタ１０と、プリフェッチした２つの命
令のうち実行ストールする可能性のある命令を判定し
て、実行ストールする可能性のある命令の実行順序を変
更する実行順序変更回路３とを設け、プログラムカウン
タ１０を参照して複数個の命令をプリフェッチし、プリ
フェッチされた複数個の命令の中に実行ストールする可
能性のある命令がある場合、その命令の実行順序を変更
して後にずらすことにより、実行ストールを回避するよ
うにしたものである。

【００１８】次に、図２を参照して、図１に示す本実施
の形態における情報処理装置を構成する実行順序変更回
路３の内部構成を詳細に説明する。図２に示す実行順序
変更回路３はプログラムカウンタ１０を参照して、命令
プリフェッチバッファ回路２から第１命令１３と第２命
令１４とを入力して、第２命令１４に実行ストールが発
生する可能性があるか否かを判定し、その結果、判定要
求信号３６を出力する依存関係判定回路（Ａ）１１と、
判定要求信号３６を受けた場合、命令プリフェッチバッ
ファ回路２から入力された第２命令１４と第３命令１５
とに実行ストールが発生する可能性があるか否かを判定
する依存関係判定回路（Ｂ）１２とからなる。

【００１９】次に、図２及び図３を参照して、本実施の
形態における情報処理装置の実行順序変更回路３による
２つの命令の依存関係判定動作について説明する。要約
すると、まず、実行順序変更回路３は、プログラムカウ
ンタ１０を参照して、命令プリフェッチバッファ回路２
にプリフェッチした複数の命令から連続実行する２つの
命令のうち実行ストールする可能性のある命令を逐次モ
ニタする。ここで、実行ストールする可能性のある命令
とは、連続実行する命令の実行ステージ数が前後で異な
り、また先に実行する命令の処理が終了するまで次の命
令の実行ができない命令の場合である。例としては、レ
ジスタに対するロードのストア命令のあとに同一オペラ
ンドのレジスタをアクセスするような演算命令などであ
る。

【００２０】次に、実行順序変更回路３の動作について
詳細に説明する。実行順序変更回路３は、プログラムカ
ウンタ１０により示された命令アドレスがｎ番地の場
合、命令プリフェッチバッファ回路２からｎ番地の第１
命令１３とｎ＋１番地の第２命令１４との依存関係を図
２に示す実行順序変更回路３内の依存関係判定回路
（Ａ）１１により判定する。依存関係判定回路（Ａ）１
１によりｎ＋１番地の第２命令１４が実行ストールを生
ずる可能性がある命令と判定された場合、依存関係判定
回路（Ａ）１１はｎ＋１番地の第２命令１４とｎ＋２番
地の第３命令１５との間の命令依存関係の判定要求信号
３６を依存関係判定回路（Ｂ）１２に送出する。

【００２１】依存関係判定回路（Ｂ）１２は判定要求信
号３６を入力しない場合は、第１命令１３を命令フェッ
チ回路４に転送する。しかし、判定要求信号３６を入力
した場合、依存関係判定回路（Ｂ）１２は第２命令１４
と第３命令１５との依存関係の判定を開始する。第２命
令１４と第３命令１５との命令間に依存関係が無く、第
３命令１５を第２命令１４より先に実行可能と判断した
場合は第３命令１５及び第２命令１４の順に各命令を命
令フェッチ回路４に転送して、第２命令１４の実行スト
ールを回避することができる。

【００２２】第２命令１４と第３命令１５との命令間に
も依存関係があり、第３命令１５を第２命令１４より先
に実行不可能と判断した場合は第２命令１４及び第３命
令１５の順に各命令を命令フェッチ回路４に転送する。
この場合は、第２命令１４に実行ストールが発生する可
能性は残る。実行順序変更回路３は実行するべき命令を
命令フェッチ回路４に転送したのち、プログラムカウン
タ１０のカウントを１命令分だけインクリメントする。
要するに、本実施の形態における情報処理装置は前と後
の命令間に依存関係がある場合、依存関係にある命令を
依存関係にない命令と入れ替えて実行ストールを回避す
るようにしたものである。

【００２３】次に、図３を参照して、図２に示す依存関
係判定回路（Ａ）１１の更に詳細な内部構成の例を説明
する。図３において、１６は命令コード及びオペランド
からなる命令プリフェッチバッファ回路２から入力した
第１命令、１７は命令コード及びオペランドからなる命
令プリフェッチバッファ回路２から入力した第２命令、
１８は第１命令１６の命令コードと第２命令１７の命令
コードとが実行ストールするある特定の組み合わせであ
るかどうかを判定する命令コード判定部、１９は第１命
令１６のオペランドと第２命令１７のオペランドとが同
一であるかどうかを判定するオペランド判定部、２０は
命令コード判定部１８からの命令コード依存信号がオン
かまたはオペランド判定部１９からのオペランド依存信
号がオンの場合、依存関係判定回路（Ｂ）１２に対して
判定要求信号３６を出力するオア・ゲートである。

【００２４】図２に示す依存関係判定回路（Ａ）１１の
説明では、単に第１命令１３と第２命令１４とについて
その依存性を判定するようにしたが、図３に示す依存関
係判定回路（Ａ）１１においては、第１命令１３と第２
命令１４の命令コードについてその間に特定の関係があ
るかどうかについて判定するとともに、第１命令１３と
第２命令１４のオペランドについてその同一性について
判定するようにしている。そして、命令コードかオペラ
ンドかのどちらかに上記のような関係があれば、依存関
係判定回路（Ｂ）１２に対して判定要求信号３６を出力
する。図３に示す依存関係判定回路（Ａ）１１のその他
の動作及び依存関係判定回路（Ｂ）１２の動作は、図２
について説明したものと同様であるから、再度の説明は
省略する。

【００２５】次に、本実施の形態における情報処理装置
による命令の実行順序変更方法のより良い理解のため
に、図４、図５及び図７を参照して、命令の実行順序変
更手順を説明する。この例で、実行順序を判定する複数
の命令は図７に示す第１命令、第２命令及び第３命令で
あるものとする。まず、ステップ１０１において、命令
プリフェッチバッファ回路２から入力したプログラムカ
ウンタ１０が示すアドレスの命令（第１命令）と次の命
令（第２命令）の２つの命令の命令コードをデコード
し、ステップ１０２において、２つの命令のオペランド
をデコードしてステップ１０３に進む。

【００２６】ステップ１０３において、２つの命令に依
存関係があるか（上記のように、命令コード及びオペラ
ンドの両方について判定する、以下同じ）ないかを判定
して、依存関係が無ければステップ１０９に進み、命令
をそのまま出力し命令プリフェッチバッファ回路２のプ
ログラムカウンタ１０を１命令分インクリメントして
（ステップ１０８）スタートに戻る。ステップ１０３に
おいて、２つの命令間に依存関係があると判定される
と、ステップ１０４に進み次に実行するべき命令（第３
命令）をデコードする。ステップ１０５に進み第２命令
と第３命令の依存関係を上記同様の手順で判定する。ス
テップ１０６において、第２命令と第３命令との間に依
存関係があると判定されると、ステップ１０９に進み、
命令をそのまま出力して命令プリフェッチバッファ回路
２のプログラムカウンタ１０を１命令分インクリメント
して（ステップ１０８）スタートに戻る。この場合、第
２命令に対する実行ストールの可能性は残る。

【００２７】次に、ステップ１０６において、第２命令
と第３命令との間に依存関係が無いと判定されると、ス
テップ１０７に進み、実行順序変更回路３において第２
命令と第３命令の命令デコード回路５に対する出力順序
を変更（入替え）して、ステップ１０８に進み、命令プ
リフェッチバッファ回路２のプログラムカウンタ１０を
１命令分インクリメントしてスタートに戻る。その結
果、図７に示すようなプリフェッチした３つの命令（第
１命令、第２命令、第３命令）の第２命令と第３命令と
を入れ換えて、図５に示すような出力順序で遂行するよ
うにした。それにより、図７に示す第２命令には実行ス
トールが発生することになるが、本実施の形態により第
２命令と第３命令とを入れ換えた図５に示す第２命令に
は、実行ストールは発生しない。

【００２８】

【発明の効果】本発明は、上記のように構成し、特に実
行するためにプリフェッチした２つの命令のうち実行ス
トールする可能性のある命令を判定し、実行ストールす
る可能性のある命令の実行順序を変更する実行順序変更
回路を設けたことにより、情報処理装置におけるパイプ
ライン処理中に発生する実行ストールを削減して、情報
処理装置全体の処理能力を向上させることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における情報処理装置
の構成を示すブロック図。

【図２】 図１に示す実行順序変更回路の内部構成を示
すブロック図。

【図３】 図２に示す２命令の依存関係判定回路（Ａ）
の内部構成を示すブロック図。

【図４】 図１に示す本実施の形態における情報処理装
置を実施するフローチャートを示す図。

【図５】 図１に示す情報処理装置における命令の実行
順序変更により実行ストールを回避する実行順序変更後
の命令を示す図。

【図６】 パイプライン処理における４つのステージを
持つ命令の分割の例を示す図。

【図７】 従来の情報処理装置における命令の遂行中に
命令の実行ストールが生じた場合の例を示す図。

【符号の説明】

１ 命令メモリー、２ 命令プリフェッチバッファ回
路、３ 実行順序変更回路、４ 命令フェッチ回路、５
命令デコード回路、７ アドレスデコード回路、６
演算回路、８ メモリーアクセス回路、９ 汎用メモリ
ー、１０ プログラムカウンタ、１１ 依存関係判定回
路（Ａ）、１２ 依存関係判定回路（Ｂ）、１３ 第１
命令、１４ 第２命令、１５ 第３命令、１６ 第１命
令、１７第２命令、１８ 命令コード判定部、１９ オ
ペランド判定部、２０ オア・ゲート、２１ 命令フェ
ッチ、２２ 命令デコード、２３ アドレスデコード、
２４ メモリーアクセス、２５ 命令フェッチ、２６
命令デコード、２７ アドレスデコード、２８ メモリ
ーアクセス、２９ 命令フェッチ、３０ 命令デコー
ド、３１ 演算、３２ 命令フェッチステージ、３３
命令デコードステージ、３４ アドレスデコードステー
ジ、３５ メモリーアクセスステージ、３６判定要求信
号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令を格納するメモリーと、前記メモリ
   ーからフェッチした命令の命令コード及びオペランドを
   デコードするデコード手段とを有するパイプライン制御
   される情報処理装置において、次に実行されるべき命令
   のアドレスが格納されるプログラムカウンタと、前記メ
   モリーから複数個の命令をプリフェッチして保持する命
   令プリフェッチバッファ回路と、前記プログラムカウン
   タを参照して前記メモリーからプリフェッチした連続す
   る２つの命令が依存関係にあるか否かを判定し依存関係
   にある命令は実行ストールする可能性のある命令として
   その実行順序を変更する実行順序変更回路とからなり、
   依存関係にある命令を依存関係にない命令と入れ替える
   ようにしたことを特徴とする情報処理装置。
2. 【請求項２】 前記実行順序変更回路は先にフェッチさ
   れた第１命令と次にフェッチされた第２命令との依存関
   係を判定し依存関係にあると判定された場合前記第２命
   令とさらに次にフェッチされた第３命令との依存関係を
   判定させる判定要求信号を出力する依存関係判定回路
   （Ａ）と、前記判定要求信号を入力して前記第２命令と
   第３命令との依存関係を判定し依存関係がない場合前記
   第２命令と第３命令の実行順序を入れ替えて出力する依
   存関係判定回路（Ｂ）とからなることを特徴とする請求
   項１に記載の情報処理装置。