JPH1154742A - Semiconductor device - Google Patents
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- JPH1154742A JPH1154742A JP20636397A JP20636397A JPH1154742A JP H1154742 A JPH1154742 A JP H1154742A JP 20636397 A JP20636397 A JP 20636397A JP 20636397 A JP20636397 A JP 20636397A JP H1154742 A JPH1154742 A JP H1154742A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置、特にト
ンネル効果によって負性微分抵抗を発現する半導体装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device that exhibits a negative differential resistance by a tunnel effect.
【0002】[0002]
【従来の技術】シリコンLSIは、CMOS素子の微細
化により性能を向上させてきた。今や0.1μmクラス
のULSIも開発されている。ところが、0.1μmを
境にして、CMOS動作が非常に困難になる。原因は、
パンチスルーに代表される短チャネル効果である。2. Description of the Related Art The performance of a silicon LSI has been improved by miniaturizing a CMOS device. Now, a 0.1 μm class ULSI is also being developed. However, CMOS operation becomes very difficult at a boundary of 0.1 μm. The cause is
This is a short channel effect typified by punch-through.
【0003】このようなCMOS素子の限界を克服する
ために、新しい動作原理に基づいた素子が提案されてい
る(特願平8−67628)。図10は、このような素
子の断面構成を示した図である。ここでは表面接合トン
ネル素子と呼ぶ。構造は通常のMOSFETと類似して
おり、CMOSプロセスで簡単に作製できるという利点
がある。違いは、ソース・ドレインの不純物タイプが互
いに逆になっている点である。In order to overcome the limitations of the CMOS device, a device based on a new operation principle has been proposed (Japanese Patent Application No. 8-67628). FIG. 10 is a diagram showing a cross-sectional configuration of such an element. Here, it is called a surface junction tunnel element. The structure is similar to a normal MOSFET, and has an advantage that it can be easily manufactured by a CMOS process. The difference is that the impurity types of the source and the drain are opposite to each other.
【0004】以下、表面接合トンネル素子の動作につい
て説明する。ゲートに電圧を与えないと、ソース・ドレ
イン間には通常のp−n接合特性が現れ、一定のドレイ
ン電圧を与えると電流が流れ出す。一方、ゲートに電圧
を加えていくと、ドレイン近傍にn+ −p++接合、いわ
ゆるエサキ・ダイオードが形成される。エサキ・ダイオ
ードはトンネル効果により負性微分抵抗特性を示すもの
であり、表面接合トンネル素子も負性微分抵抗機能を持
っている。図11は、表面接合トンネル素子の電流−電
圧特性を示したものであるが、表面接合トンネル素子
は、ゲートによる電流変調機能(スイッチング機能)と
エサキ・ダイオード機能を兼ね備えていることになり、
エサキ・ダイオード回路の短所を克服できる(特願平8
−246697)。The operation of the surface junction tunnel device will be described below. If a voltage is not applied to the gate, normal pn junction characteristics appear between the source and the drain, and a current flows when a constant drain voltage is applied. On the other hand, when a voltage is applied to the gate, an n + -p ++ junction, a so-called Esaki diode, is formed near the drain. The Esaki diode exhibits a negative differential resistance characteristic by a tunnel effect, and the surface junction tunnel element also has a negative differential resistance function. FIG. 11 shows the current-voltage characteristics of the surface junction tunnel element. The surface junction tunnel element has both a current modulation function (switching function) by a gate and an Esaki diode function.
Overcoming the disadvantages of Esaki diode circuits (Japanese Patent Application No. 8
-246697).
【0005】表面接合トンネル素子には空乏層領域が一
つしか存在しないため、原理的にパンチスルーの問題が
発生しない。また、トンネル効果というミクロな現象を
利用しているため、超微細領域でも正常に動作する。さ
らに、機能性を持った素子であるので、容易に機能回路
を構成できるという利点がある(特願平8−24669
7)。Since the surface junction tunnel element has only one depletion layer region, the problem of punch-through does not occur in principle. In addition, since a micro phenomenon called a tunnel effect is used, the device operates normally even in an ultrafine region. Furthermore, since the element has functionality, there is an advantage that a functional circuit can be easily configured (Japanese Patent Application No. Hei 8-24669).
7).
【0006】しかしながら、実際に表面接合トンネル素
子を作製してみると、素子ごとの特性が非常にばらつく
という問題が明らかになった。原因はp++領域の形成方
法にある。p++領域の形成にはイオン注入を用いている
が、不純物プロファイルに加工上のばらつきが生じる。
トンネル特性は不純物プロファイルに非常に敏感である
ため、加工ばらつきがそのまま特性ばらつきとなって現
れる。したがって、素子を集積化するLSIに使用する
ことは非常に困難である。However, when a surface junction tunnel device was actually manufactured, it became clear that the characteristics of each device varied greatly. The cause lies in the method of forming the p ++ region. Although ion implantation is used to form the p ++ region, the impurity profile varies in processing.
Since the tunnel characteristic is very sensitive to the impurity profile, the processing variation appears as the characteristic variation as it is. Therefore, it is very difficult to use it for an LSI that integrates elements.
【0007】[0007]
【発明が解決しようとする課題】以上のように、表面接
合トンネル素子は次世代の超微細電子デバイスとして非
常に有望であるが、加工ばらつきに極めて敏感なために
素子特性が非常にばらつき、LSI化が困難であるとい
う問題があった。本発明は、素子特性の均一化をはかる
ことができ、容易に集積化を達成することができる素子
を提供することを目的とする。As described above, the surface junction tunnel element is very promising as a next-generation ultra-fine electronic device. There was a problem that the conversion was difficult. SUMMARY OF THE INVENTION It is an object of the present invention to provide an element that can achieve uniform element characteristics and can easily achieve integration.
【0008】[0008]
【課題を解決するための手段】本発明における半導体素
子は、半導体基板上に形成された絶縁膜と、この絶縁膜
上に形成され前記半導体基板の表面に第1導電型の少な
くとも一つの第1の電導領域を誘起するための少なくと
も一つの第1の電極と、前記絶縁膜上に形成され前記半
導体基板の表面に少なくとも一つの前記第1の電導領域
と隣接する第2導電型の少なくとも一つの第2の電導領
域を誘起するための少なくとも一つの第2の電極と、少
なくとも一つの前記第1の電導領域が誘起される領域に
隣接して形成された第1導電型の第1の不純物領域と、
少なくとも一つの前記第2の電導領域が誘起される領域
に隣接して形成された第2導電型の第2の不純物領域と
を有することを特徴とする。According to the present invention, there is provided a semiconductor device comprising: an insulating film formed on a semiconductor substrate; and at least one first conductive type of first conductive type formed on the insulating film on the surface of the semiconductor substrate. At least one first electrode for inducing a conductive region, and at least one second conductive type formed on the insulating film and adjacent to the at least one first conductive region on a surface of the semiconductor substrate. At least one second electrode for inducing a second conductive region, and a first impurity region of a first conductivity type formed adjacent to at least one region where the first conductive region is induced. When,
A second conductivity type second impurity region formed adjacent to at least one region where the second conductive region is induced.
【0009】上記発明では、第1の電極及び第2の電極
に所定の電位を付与することにより、第1の電極及び第
2の電極下の半導体基板表面には互いに逆の導電型の第
1の電導領域及び第2の電導領域が誘起される。その結
果、第1の電導領域及び第2の電導領域の境界には負性
微分抵抗特性を有するエサキ・ダイオードが形成され
る。このように、半導体表面に電気的に形成された第1
及び第2の電導領域を用いて表面接合トンネル素子を実
現しているので、従来のように加工ばらつきがトンネル
特性に影響を与えることはない。従って、特性ばらつき
がなく素子特性が均一で、超微細化及び集積化に適した
半導体素子が実現可能となる。In the above invention, a predetermined potential is applied to the first electrode and the second electrode, so that the surfaces of the semiconductor substrate under the first electrode and the second electrode have the first conductivity type opposite to each other. And the second conductive region are induced. As a result, an Esaki diode having a negative differential resistance characteristic is formed at the boundary between the first conductive region and the second conductive region. As described above, the first electrically formed semiconductor surface is formed.
In addition, since the surface junction tunnel element is realized by using the second conductive region, the processing variation does not affect the tunnel characteristic as in the related art. Therefore, it is possible to realize a semiconductor device having uniform device characteristics without variation in characteristics and suitable for ultraminiaturization and integration.
【0010】また、本発明における半導体素子は、半導
体基板上に形成された第1の絶縁膜と、この第1の絶縁
膜上に形成され前記半導体基板の表面に第1導電型の少
なくとも一つの第1の電導領域を誘起するための少なく
とも一つの第1の電極と、この第1の電極上に形成され
た第2の絶縁膜と、前記第1の絶縁膜上及び前記第2の
絶縁膜上に形成され、前記半導体基板の表面に少なくと
も一つの前記第1の電導領域と隣接する第2導電型の少
なくとも一つの第2の電導領域を誘起するため及び前記
第1の絶縁膜を通して前記半導体基板と少なくとも一つ
の前記第1の電極との間で電荷の注入及び放出を行うた
めの少なくとも一つの第2の電極と、少なくとも一つの
前記第1の電導領域が誘起される領域に隣接して形成さ
れた第1導電型の第1の不純物領域と、少なくとも一つ
の前記第2の電導領域が誘起される領域に隣接して形成
された第2導電型の第2の不純物領域とを有することを
特徴とする。The semiconductor device according to the present invention comprises a first insulating film formed on a semiconductor substrate and at least one of a first conductivity type formed on the first insulating film on a surface of the semiconductor substrate. At least one first electrode for inducing a first conductive region, a second insulating film formed on the first electrode, and on the first insulating film and the second insulating film A semiconductor layer formed on the surface of the semiconductor substrate to induce at least one second conductive region of a second conductivity type adjacent to at least one first conductive region on the surface of the semiconductor substrate and through the first insulating film; At least one second electrode for injecting and releasing charge between a substrate and at least one first electrode, and adjacent to a region where at least one first conductive region is induced Of the first conductivity type formed A first impurity region, and having at least one second impurity region of said second conductivity type second conductive region is formed adjacent to the region to be induced.
【0011】上記発明では、第1の電極を浮遊電極と
し、第2の電極に所定の電圧を印加することによって半
導体基板と第1の電極との間で電荷の注入及び放出を行
う。従って、注入された電荷によって第1の電極には予
め所定の電位が付与され、第1の電極下の半導体基板表
面に予め第1の電導領域を形成しておくことができる。
よって、第1の電極に電荷が注入されているか否か、す
なわち予め第1の電導領域が形成されているか否かによ
ってメモリー機能を持たせることができる。これによ
り、特性ばらつきがなく素子特性が均一で、超微細化及
び集積化に適した不揮発性のメモリー機能を有する半導
体素子が実現可能となる。In the above invention, the first electrode is a floating electrode, and a predetermined voltage is applied to the second electrode to inject and discharge charges between the semiconductor substrate and the first electrode. Therefore, a predetermined potential is applied to the first electrode in advance by the injected charge, and the first conductive region can be formed in advance on the surface of the semiconductor substrate below the first electrode.
Therefore, a memory function can be provided depending on whether or not charge is injected into the first electrode, that is, whether or not the first conductive region is formed in advance. As a result, it is possible to realize a semiconductor device having a non-volatile memory function suitable for ultra-miniaturization and integration with uniform device characteristics without characteristic variations.
【0012】[0012]
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図1は、本発明に係る半導体装置の第
1の実施形態である。p型シリコン基板11上に、ゲー
ト酸化膜12を介して第1のゲート電極13及び第2の
ゲート電極14が形成されている。ゲート電極13及び
14の形成材料には例えばポリシリコンが用いられる。
ゲート電極13とゲート電極14とは酸化膜15によっ
て絶縁されており、ゲート電極13及び14の両側には
p++ドレイン16及びn++ソース17が形成されてい
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a first embodiment of a semiconductor device according to the present invention. A first gate electrode 13 and a second gate electrode 14 are formed on a p-type silicon substrate 11 with a gate oxide film 12 interposed therebetween. For example, polysilicon is used as a material for forming the gate electrodes 13 and 14.
Gate electrode 13 and gate electrode 14 are insulated by oxide film 15, and p ++ drain 16 and n ++ source 17 are formed on both sides of gate electrodes 13 and 14.
【0013】ゲート電極13に負のバイアス、ゲート電
極14に正のバイアスを与えると、シリコン基板11の
表面に、それぞれ正孔蓄積層18及び電子反転層19が
形成される。その結果、正孔蓄積層18及び電子反転層
19の境界にエサキ・ダイオードが発生し、電気特性に
負性微分抵抗が現れる。一方、どちらかのゲートに電圧
が与えられていないときは、エサキ・ダイオードは形成
されず、通常のp−n接合特性となる。電流−電圧特性
は、従来技術の項で述べた表面接合トンネル素子と同様
であり、図11に示すような特性となる。When a negative bias is applied to the gate electrode 13 and a positive bias is applied to the gate electrode 14, a hole accumulation layer 18 and an electron inversion layer 19 are formed on the surface of the silicon substrate 11, respectively. As a result, an Esaki diode is generated at the boundary between the hole accumulation layer 18 and the electron inversion layer 19, and a negative differential resistance appears in the electrical characteristics. On the other hand, when no voltage is applied to either of the gates, no Esaki diode is formed and the pn junction characteristics are normal. The current-voltage characteristics are the same as those of the surface junction tunnel element described in the section of the prior art, and have characteristics as shown in FIG.
【0014】大きな特徴は、エサキ・ダイオードを構成
する二つの領域がいずれも、ゲート電極13とゲート電
極14によって電気的に制御されていることである。こ
のため、ソース・ドレインの不純物プロファイルがばら
ついても、トンネル特性に何ら影響を及ぼさない。従っ
て、素子特性の均一な表面接合トンネル素子が実現でき
る。また、電子や正孔の分布が非常に急峻であることか
ら、トンネル電流の増大や寄生容量の低減といった利点
を引き出すこともできる。このような急峻なプロファイ
ルをイオン注入で制御することは非常に難しい。A major feature is that the two regions constituting the Esaki diode are both electrically controlled by the gate electrode 13 and the gate electrode 14. Therefore, even if the impurity profile of the source / drain varies, it does not affect the tunnel characteristics at all. Therefore, a surface junction tunnel element having uniform element characteristics can be realized. Further, since the distribution of electrons and holes is very steep, advantages such as an increase in tunnel current and a reduction in parasitic capacitance can be obtained. It is very difficult to control such a steep profile by ion implantation.
【0015】ところで、上述のようにゲート電極13と
ゲート電極14に別々の電圧を与えてもよいが、ゲート
電極13を浮遊電極にすることも可能である。この場
合、ゲート電極14に正の高い電圧を与えてシリコン基
板11からゲート電極13に電子を注入することによ
り、シリコン基板11表面に正孔蓄積層18が形成され
る。また、ゲート電極14に負の高い電圧を与えるとゲ
ート電極13中の電子はシリコン基板11に放出され、
正孔蓄積層18は消失する。つまり、ゲート電極13に
電子が注入されているか注入されていないかによって、
ゲート電極14に正の電圧を印加しても負性微分抵抗が
現れたり現れなかったりする。このような一種のメモリ
ー機能を表面接合トンネル素子へ付加することで、不揮
発性メモリーを構成することも可能である。As described above, different voltages may be applied to the gate electrode 13 and the gate electrode 14, but the gate electrode 13 may be a floating electrode. In this case, by applying a high positive voltage to the gate electrode 14 and injecting electrons from the silicon substrate 11 to the gate electrode 13, the hole accumulation layer 18 is formed on the surface of the silicon substrate 11. When a high negative voltage is applied to the gate electrode 14, electrons in the gate electrode 13 are emitted to the silicon substrate 11,
The hole accumulation layer 18 disappears. That is, depending on whether electrons are injected into the gate electrode 13 or not.
Even if a positive voltage is applied to the gate electrode 14, a negative differential resistance may or may not appear. By adding such a kind of memory function to the surface junction tunnel element, it is also possible to constitute a nonvolatile memory.
【0016】図2は、本発明に係る半導体装置の第2の
実施形態である。本実施形態では、図2に示すように、
ゲート電極13とゲート電極14とが重なり合うことな
く平面的に加工されている。具体的な素子動作は図1に
示した第1の実施形態と同様である。FIG. 2 shows a second embodiment of the semiconductor device according to the present invention. In the present embodiment, as shown in FIG.
The gate electrode 13 and the gate electrode 14 are processed two-dimensionally without overlapping. The specific element operation is the same as that of the first embodiment shown in FIG.
【0017】図3は、本発明に係る半導体装置の第3の
実施形態である。本実施形態では、ゲート電極の形状が
図1に示した構造とは異なっており、ゲート電極13を
テーパ形状に加工することで電界集中を緩和させるとい
うものである。ゲート電極13とゲート電極14とを絶
縁する酸化膜15の電気的耐圧が悪い場合に本構造は特
に有効である。FIG. 3 shows a third embodiment of the semiconductor device according to the present invention. In the present embodiment, the shape of the gate electrode is different from the structure shown in FIG. 1, and the electric field concentration is reduced by processing the gate electrode 13 into a tapered shape. This structure is particularly effective when the electrical breakdown voltage of the oxide film 15 that insulates the gate electrode 13 and the gate electrode 14 is poor.
【0018】図4は、本発明に係る半導体装置の第4の
実施形態である。本実施形態では、ゲート電極13及び
14の平面形状が櫛形になっている。これによって実効
的なトンネル領域が増し、トンネル電流を稼ぐことがで
きる。また、トンネル領域が素子分離端20と接点を持
たないことも本実施形態の特徴である。これにより、素
子分離端20でのリーク電流が排除され、良好な負性微
分特性を実現することができる。なお、ここでは櫛形を
例にあげたが、これ以外にも渦巻形など変形が可能であ
る。FIG. 4 shows a fourth embodiment of the semiconductor device according to the present invention. In the present embodiment, the planar shape of the gate electrodes 13 and 14 is comb-shaped. As a result, the effective tunnel area increases, and the tunnel current can be increased. The present embodiment is also characterized in that the tunnel region has no contact with the element isolation end 20. As a result, a leak current at the element isolation end 20 is eliminated, and good negative differential characteristics can be realized. Here, a comb shape is described as an example, but other shapes such as a spiral shape are also possible.
【0019】図5は、図1に示した第1の実施形態に係
る半導体装置を作製する場合の製造工程を示した断面図
である。まず、p型シリコン基板11の表面に、例えば
LOCOS法を用いて素子分離用酸化膜(図示せず)を
形成する。続いて、ゲート酸化膜12を形成した後、第
1のゲート電極を形成するために例えばポリシリコン膜
13を成膜し、これを所定の形状に加工する(図5
(a))。FIG. 5 is a cross-sectional view showing a manufacturing process for manufacturing the semiconductor device according to the first embodiment shown in FIG. First, an oxide film for element isolation (not shown) is formed on the surface of the p-type silicon substrate 11 using, for example, the LOCOS method. Subsequently, after forming the gate oxide film 12, for example, a polysilicon film 13 is formed in order to form a first gate electrode, and this is processed into a predetermined shape (FIG. 5).
(A)).
【0020】次に、ポリシリコン膜13の表面を酸化し
て酸化膜15を形成した後、第2のゲート電極を形成す
るために例えばポリシリコン膜14を成膜し、これを所
定の形状に加工する。続いて、ポリシリコン膜14の加
工に用いたレジストをマスクとしてひ素のイオン注入を
行い、ソース領域17を形成する(図5(b))。Next, after the surface of the polysilicon film 13 is oxidized to form an oxide film 15, a polysilicon film 14, for example, is formed to form a second gate electrode. Process. Subsequently, arsenic ions are implanted using the resist used for processing the polysilicon film 14 as a mask to form the source region 17 (FIG. 5B).
【0021】次に、レジスト21をマスクとして、ゲー
ト電極14及びゲート電極13を連続的にパターン加工
する。さらに、レジスト21を残した状態でボロンのイ
オン注入を行い、ドレイン領域16を形成する(図5
(c))。最後に、レジスト21を除去し、図1に示す
ような構造が完成する。Next, the gate electrode 14 and the gate electrode 13 are continuously patterned using the resist 21 as a mask. Further, boron ions are implanted with the resist 21 left to form the drain region 16 (FIG. 5).
(C)). Finally, the resist 21 is removed, and a structure as shown in FIG. 1 is completed.
【0022】通常では、第1のゲート電極13の加工、
第2のゲート電極14の加工、ソース領域17の形成及
びドレイン領域16の形成と、合計4回のパターニング
が必要になるが、上記の製造プロセスを採用すればパタ
ーニングが3回で済み、製造工程の短縮、コストの削減
につながる。Normally, processing of the first gate electrode 13
Processing of the second gate electrode 14, formation of the source region 17, and formation of the drain region 16 require a total of four times of patterning. However, if the above-described manufacturing process is adopted, three times of patterning are required. Leads to reduced costs and costs.
【0023】上記製造方法と同様の考え方は、図10に
示した従来の構造にも適用が可能である。図10の構造
を実現するためには、通常は、ゲート電極の加工、ソー
ス領域の形成及びドレイン領域の形成と、合計3回のパ
ターニングを必要とする。これを2回に簡略化した製造
プロセスを図6を用いて説明する。The same concept as in the above manufacturing method can be applied to the conventional structure shown in FIG. In order to realize the structure of FIG. 10, usually, processing of a gate electrode, formation of a source region and formation of a drain region, and a total of three times of patterning are required. A manufacturing process in which this is simplified twice will be described with reference to FIG.
【0024】まず、p型シリコン基板31の表面に、例
えばLOCOS法を用いて素子分離用酸化膜(図示せ
ず)を形成する。続いて、ゲート酸化膜32を形成した
後、ゲート電極を形成するために例えばポリシリコン膜
33を成膜し、これを所定の形状に加工する。続いて、
ポリシリコン膜33の加工に用いたレジスト35をマス
クとしてひ素のイオン注入を行いソース領域34を形成
する(図6(a))。First, an oxide film for element isolation (not shown) is formed on the surface of the p-type silicon substrate 31 by using, for example, the LOCOS method. Subsequently, after forming the gate oxide film 32, for example, a polysilicon film 33 is formed to form a gate electrode, and this is processed into a predetermined shape. continue,
Arsenic ions are implanted using the resist 35 used for processing the polysilicon film 33 as a mask to form a source region 34 (FIG. 6A).
【0025】次に、レジスト35を除去した後、レジス
ト37を形成し、これをマスクとしてゲート電極33の
加工及びドレイン領域36の形成を行う(図6
(b))。最後にレジスト37を除去すれば、2回のパ
ターニングで図10に示すような素子が完成する。Next, after removing the resist 35, a resist 37 is formed, and the gate electrode 33 is processed and the drain region 36 is formed using the resist 37 as a mask (FIG. 6).
(B)). Finally, if the resist 37 is removed, an element as shown in FIG. 10 is completed by two patterning operations.
【0026】図7は、図2に示した第2の実施形態に係
る半導体装置を作製する場合の製造工程を示した断面図
である。まず、p型シリコン基板11の表面に、例えば
LOCOS法を用いて素子分離用酸化膜(図示せず)を
形成する。続いて、ゲート酸化膜12を形成した後、第
1のゲート電極を形成するために例えばポリシリコン膜
13を成膜し、これを所定の形状に加工する(図7
(a))。FIG. 7 is a cross-sectional view showing a manufacturing process for manufacturing the semiconductor device according to the second embodiment shown in FIG. First, an oxide film for element isolation (not shown) is formed on the surface of the p-type silicon substrate 11 using, for example, the LOCOS method. Subsequently, after forming the gate oxide film 12, for example, a polysilicon film 13 is formed to form a first gate electrode, and this is processed into a predetermined shape (FIG. 7).
(A)).
【0027】次に、ポリシリコン膜13の表面を酸化し
て酸化膜15を形成した後、第2のゲート電極を形成す
るために例えばポリシリコン膜14を成膜する。続い
て、異方性エッチングを行い、ポリシリコン膜13の側
壁部のみにゲート電極14を残す。その後、ゲート電極
をマスクにしてひ素のイオン注入を行うことにより、ソ
ース領域17を形成する(図7(b))。Next, after the surface of the polysilicon film 13 is oxidized to form an oxide film 15, for example, a polysilicon film 14 is formed to form a second gate electrode. Subsequently, anisotropic etching is performed to leave the gate electrode 14 only on the side wall of the polysilicon film 13. Thereafter, the source region 17 is formed by arsenic ion implantation using the gate electrode as a mask (FIG. 7B).
【0028】次に、レジスト21をマスクとして、ゲー
ト電極13をパターン加工する。さらに、レジスト21
を残した状態でボロンのイオン注入を行い、ドレイン領
域16を形成する(図7(c))。最後に、レジスト2
1を除去し、図2に示すような構造が完成する。Next, the gate electrode 13 is patterned using the resist 21 as a mask. Further, the resist 21
Is implanted in a state where is left, thereby forming a drain region 16 (FIG. 7C). Finally, resist 2
1 is removed, and the structure as shown in FIG. 2 is completed.
【0029】図8は、本発明に係る半導体装置の第5の
実施形態である。図8(A)はその等価回路図、図8
(B)は平面図、図8(C)は断面図である。本実施形
態では、複数の表面接合トンネル素子を直列に接続した
構造になっている。図8に示すように、高電源Vddと低
電源Vssを配置して双安定回路が構成される。すなわ
ち、二つの表面接合トンネル素子を直列接続した場合に
は、図9に示すように二つの安定点a及びbが存在する
ため、双安定回路を構成することができる(詳細につい
ては、特願平8−246697に記載されている)。負
性微分抵抗素子では、このような双安定回路を基本にし
て機能回路が組まれる。FIG. 8 shows a fifth embodiment of the semiconductor device according to the present invention. FIG. 8A is an equivalent circuit diagram of FIG.
8B is a plan view, and FIG. 8C is a cross-sectional view. In the present embodiment, the structure is such that a plurality of surface junction tunnel elements are connected in series. As shown in FIG. 8, the bistable circuit is constituted by arranging the high power and V dd to a low power supply V ss. That is, when two surface junction tunnel elements are connected in series, a bistable circuit can be formed because two stable points a and b exist as shown in FIG. Hei 8-246697). In the negative differential resistance element, a functional circuit is assembled based on such a bistable circuit.
【0030】本実施形態では、図8(C)に示すよう
に、シリコンベース基板51上に酸化膜52を介してシ
リコン素子領域53が形成されたSOI基板54を用い
ている。図8の例では3個のエサキ・ダイオードD1 、
D2 及びD3 が形成されるが、順バイアスになるのはD
1 とD3 のみで、これらで双安定回路が構成される。D
2 は逆バイアス状態なので、単に抵抗とみなすことがで
きる。In this embodiment, as shown in FIG. 8C, an SOI substrate 54 in which a silicon element region 53 is formed on a silicon base substrate 51 via an oxide film 52 is used. In the example of FIG. 8, three Esaki diodes D1,
D2 and D3 are formed, but the forward bias
Only 1 and D3 form a bistable circuit. D
Since 2 is in reverse bias, it can be regarded as simply a resistor.
【0031】単体素子だけで見ると、図10の従来構造
よりも図1に代表される本発明の構造の方が大きく、チ
ップ面積の増大が懸念される。ところが、LSIによう
に複数の素子を配置する場合には、図8に示すように、
本発明の素子を用いることによりソース・ドレイン領域
を省略できるため、結果的にコンパクトなレイアウトが
実現可能である。従って、懸念されるようなチップ面積
の増大はなく、むしろ省面積化を図ることができる。Looking at the single element alone, the structure of the present invention represented by FIG. 1 is larger than the conventional structure of FIG. 10, and there is a concern that the chip area may be increased. However, when a plurality of elements are arranged as in an LSI, as shown in FIG.
By using the device of the present invention, the source / drain regions can be omitted, and as a result, a compact layout can be realized. Therefore, there is no increase in the chip area as a concern, and the area can be reduced.
【0032】以上、各実施形態について説明したが、本
発明はこれらの実施形態に限定されるものではなく、そ
の主旨を逸脱しない範囲内で種々変形して実施すること
ができる。Although the embodiments have been described above, the present invention is not limited to these embodiments, and can be variously modified and implemented without departing from the gist of the invention.
【0033】[0033]
【発明の効果】本発明によれば、半導体表面に電気的に
誘起された電導領域を用いてエサキダイオードが形成さ
れるので、加工ばらつきがトンネル特性に影響を与える
ことがない。従って、素子特性が均一で、超微細化及び
集積化に適した半導体素子が実現可能となる。According to the present invention, since an Esaki diode is formed using a conductive region electrically induced on a semiconductor surface, processing variations do not affect tunnel characteristics. Therefore, a semiconductor device having uniform device characteristics and suitable for ultra-miniaturization and integration can be realized.
【図1】本発明の第1の実施形態を示した断面図。FIG. 1 is a sectional view showing a first embodiment of the present invention.
【図2】本発明の第2の実施形態を示した断面図。FIG. 2 is a sectional view showing a second embodiment of the present invention.
【図3】本発明の第3の実施形態を示した断面図。FIG. 3 is a sectional view showing a third embodiment of the present invention.
【図4】本発明の第4の実施形態を示した平面図。FIG. 4 is a plan view showing a fourth embodiment of the present invention.
【図5】本発明の第1の実施形態に係る製造工程を示し
た図。FIG. 5 is a view showing a manufacturing process according to the first embodiment of the present invention.
【図6】第1の実施形態に係る製造方法と同様の考え方
を図10に示した従来構成に適用した場合の製造工程を
示した図。FIG. 6 is a view showing a manufacturing process when the same concept as the manufacturing method according to the first embodiment is applied to the conventional configuration shown in FIG. 10;
【図7】本発明の第2の実施形態に係る製造工程を示し
た図。FIG. 7 is a view showing a manufacturing process according to a second embodiment of the present invention.
【図8】本発明の第5の実施形態を示した図。FIG. 8 is a diagram showing a fifth embodiment of the present invention.
【図9】第5の実施形態によって双安定回路を実現する
場合の動作原理について示した図。FIG. 9 is a diagram illustrating an operation principle when a bistable circuit is realized by a fifth embodiment.
【図10】従来技術に係る半導体素子の構成を示した断
面図。FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to a conventional technique.
【図11】本発明及び従来技術に係る半導体素子の電流
−電圧特性を示した図。FIG. 11 is a diagram showing current-voltage characteristics of a semiconductor device according to the present invention and a conventional technique.
11…シリコン基板(半導体基板) 12…ゲート絶縁膜(第1の絶縁膜) 13…ゲート電極(第1の電極) 14…ゲート電極(第2の電極) 15…酸化膜(第2の絶縁膜) 16…ドレイン領域(第1の不純物領域) 17…ソース領域(第2の不純物領域) 18…蓄積層(第1の電導領域) 19…反転層(第2の電導領域) 54…SOI基板(半導体基板) Reference Signs List 11 silicon substrate (semiconductor substrate) 12 gate insulating film (first insulating film) 13 gate electrode (first electrode) 14 gate electrode (second electrode) 15 oxide film (second insulating film) 16: drain region (first impurity region) 17: source region (second impurity region) 18: storage layer (first conductive region) 19: inversion layer (second conductive region) 54: SOI substrate ( Semiconductor substrate)
Claims (2)
の絶縁膜上に形成され前記半導体基板の表面に第1導電
型の少なくとも一つの第1の電導領域を誘起するための
少なくとも一つの第1の電極と、前記絶縁膜上に形成さ
れ前記半導体基板の表面に少なくとも一つの前記第1の
電導領域と隣接する第2導電型の少なくとも一つの第2
の電導領域を誘起するための少なくとも一つの第2の電
極と、少なくとも一つの前記第1の電導領域が誘起され
る領域に隣接して形成された第1導電型の第1の不純物
領域と、少なくとも一つの前記第2の電導領域が誘起さ
れる領域に隣接して形成された第2導電型の第2の不純
物領域とを有することを特徴とする半導体装置。1. An insulating film formed on a semiconductor substrate, and at least one insulating film formed on the insulating film for inducing at least one first conductive region of a first conductivity type on a surface of the semiconductor substrate. A first electrode and at least one second conductive type second conductive type formed on the insulating film and adjacent to the at least one first conductive region on the surface of the semiconductor substrate;
At least one second electrode for inducing a conductive region of the first conductivity type, and a first impurity region of a first conductivity type formed adjacent to a region where at least one of the first conductive regions is induced; A semiconductor device comprising: a second impurity region of a second conductivity type formed adjacent to at least one region where the second conductive region is induced.
と、この第1の絶縁膜上に形成され前記半導体基板の表
面に第1導電型の少なくとも一つの第1の電導領域を誘
起するための少なくとも一つの第1の電極と、この第1
の電極上に形成された第2の絶縁膜と、前記第1の絶縁
膜上及び前記第2の絶縁膜上に形成され、前記半導体基
板の表面に少なくとも一つの前記第1の電導領域と隣接
する第2導電型の少なくとも一つの第2の電導領域を誘
起するため及び前記第1の絶縁膜を通して前記半導体基
板と少なくとも一つの前記第1の電極との間で電荷の注
入及び放出を行うための少なくとも一つの第2の電極
と、少なくとも一つの前記第1の電導領域が誘起される
領域に隣接して形成された第1導電型の第1の不純物領
域と、少なくとも一つの前記第2の電導領域が誘起され
る領域に隣接して形成された第2導電型の第2の不純物
領域とを有することを特徴とする半導体装置。2. A first insulating film formed on a semiconductor substrate, and at least one first conductive region of a first conductivity type is induced on a surface of the semiconductor substrate formed on the first insulating film. At least one first electrode for performing
A second insulating film formed on the first electrode, a second insulating film formed on the first insulating film and the second insulating film, and adjacent to at least one first conductive region on a surface of the semiconductor substrate; To induce at least one second conductive region of the second conductivity type and to inject and discharge charges between the semiconductor substrate and at least one first electrode through the first insulating film. At least one second electrode, a first impurity region of a first conductivity type formed adjacent to a region where at least one first conductive region is induced, and at least one second impurity region. And a second impurity region of a second conductivity type formed adjacent to the region where the conductive region is induced.
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JP2014154862A (en) * | 2013-02-14 | 2014-08-25 | Toshiba Corp | Semiconductor device |
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