JPH1139876A - Semiconductor storage device - Google Patents
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- JPH1139876A JPH1139876A JP9186169A JP18616997A JPH1139876A JP H1139876 A JPH1139876 A JP H1139876A JP 9186169 A JP9186169 A JP 9186169A JP 18616997 A JP18616997 A JP 18616997A JP H1139876 A JPH1139876 A JP H1139876A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特にアドレス信号の遷移を検出するためのアドレス
遷移検出回路を備えた半導体記憶装置に関する。The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having an address transition detecting circuit for detecting a transition of an address signal.
【0002】[0002]
【従来の技術】図10は従来の半導体記憶装置の一例の
ブロック図を示す。同図に示す従来の半導体記憶装置
は、アドレスバッファ61、ノイズキャンセラ62、ア
ドレス遷移検出回路(ATD:Address Transition Det
ector )回路63及び各ATDパルスマルチプレクス部
64から構成されている。2. Description of the Related Art FIG. 10 is a block diagram showing an example of a conventional semiconductor memory device. The conventional semiconductor memory device shown in FIG. 1 includes an address buffer 61, a noise canceller 62, an address transition detection circuit (ATD: Address Transition Det).
ector) circuit 63 and each ATD pulse multiplex unit 64.
【0003】この従来の半導体記憶装置について、図1
1のタイムチャートと共に説明する。図10において、
図11(A)に模式的に示すアドレス入力信号が端子6
0を介してアドレスバッファ61に入力されて緩衝増幅
されて図11(B)に示すアドレス信号とされ、更にノ
イズキャンセラ62に供給される。ノイズキャンセラ6
2は、入力アドレス信号を図11(B)にで示す如く
一定期間遅延して、その期間のイレギュラーなアドレ
スノイズを除去できる構成となっていて、図11(C)
に示すアドレス信号をATD回路63に供給する。FIG. 1 shows a conventional semiconductor memory device.
1 will be described together with the time chart. In FIG.
The address input signal schematically shown in FIG.
The address signal is input to an address buffer 61 via buffer 0, is buffer-amplified, becomes an address signal shown in FIG. 11B, and is further supplied to a noise canceller 62. Noise canceller 6
2 has a configuration in which the input address signal is delayed for a predetermined period as shown in FIG. 11B, and irregular address noise during that period can be removed.
Is supplied to the ATD circuit 63.
【0004】ATD回路63は、後述する図8の構成と
されており、アドレス遷移検出信号として図11(D)
に示すようなワンショットパルスを発生して、各ATD
パルスマルチプレクス部64に供給して所望パルスに合
成される。The ATD circuit 63 has a configuration shown in FIG. 8 which will be described later, and generates an address transition detection signal as shown in FIG.
A one-shot pulse is generated as shown in
The pulse is supplied to the pulse multiplexing unit 64 to be synthesized into a desired pulse.
【0005】図12は従来の半導体記憶装置の他の例の
ブロック図を示す。同図に示す従来の半導体記憶装置
は、特開平8−55478号公報記載の半導体記憶装置
で、アドレスバッファ71、スタティック系ATD回路
72、ダイナミック系ATD回路73、NOR回路74
及び各ATDパルスマルチプレクス部75から構成され
ている。FIG. 12 is a block diagram showing another example of a conventional semiconductor memory device. The conventional semiconductor memory device shown in FIG. 1 is a semiconductor memory device described in Japanese Patent Application Laid-Open No. 8-55478, and includes an address buffer 71, a static ATD circuit 72, a dynamic ATD circuit 73, and a NOR circuit 74.
And each ATD pulse multiplex unit 75.
【0006】この従来の半導体記憶装置について、図1
3のタイムチャートと共に説明する。図12において、
図13(A)に模式的に示すアドレス入力信号が端子7
0を介してアドレスバッファ71に入力されて緩衝増幅
された後、スタティック系ATD回路72とダイナミッ
ク系ATD回路73にそれぞれ供給される。スタティッ
ク系ATD回路72は、すべてのアドレス入力遷移に対
して俊敏に応答し、図13(B)に示す如きワンショッ
トパルスを出力する。また、ダイナミック系ATD回路
73は、アドレス入力遷移があると、例えばハイレベル
になり、その後入力遷移に関係無く所定時間経過後にロ
ーレベルになる、図13(C)に示す如きパルスを出力
する。FIG. 1 shows the conventional semiconductor memory device.
3 will be described together with the time chart. In FIG.
The address input signal schematically shown in FIG.
After being input to an address buffer 71 via buffer 0 and buffer-amplified, it is supplied to a static ATD circuit 72 and a dynamic ATD circuit 73, respectively. The static ATD circuit 72 responds promptly to all address input transitions and outputs a one-shot pulse as shown in FIG. In addition, the dynamic ATD circuit 73 outputs a pulse as shown in FIG. 13C, for example, which goes high when there is an address input transition and goes low after a lapse of a predetermined time regardless of the input transition.
【0007】NOR回路74はスタティック系ATD回
路72とダイナミック系ATD回路73からそれぞれ出
力された図13(B)、(C)に示す如き両パルスの少
なくとも一方がハイレベルの時にはローレベルとなる否
定論理和をとり、図13(D)に示す如きパルスを発生
して、各ATDパルスマルチプレクス部75に供給して
所望パルスに合成する。A NOR circuit 74 has a negation that becomes low when at least one of both pulses output from the static ATD circuit 72 and the dynamic ATD circuit 73 is high as shown in FIGS. 13B and 13C. The logical sum is calculated, and a pulse as shown in FIG. 13D is generated and supplied to each ATD pulse multiplexing unit 75 to synthesize a desired pulse.
【0008】この従来の半導体記憶装置では、ノイズ等
により短い時間間隔でアドレス信号が遷移する場合に
は、ダイナミック系ATD回路73の出力パルスが図1
3(C)に示すように所定時間の間はハイレベルが保持
されるので、短サイクルのATDパルスすり抜けを発生
させることなく、正常アドレス遷移時のATDパルス幅
に対して短サイクル分(図13(D)の)延長された
ATDパルスがNOR回路74に出力されるため、NO
R回路74からは図15(D)に示すATDパルスが出
力される。In this conventional semiconductor memory device, when the address signal transitions at a short time interval due to noise or the like, the output pulse of the dynamic ATD circuit 73 is changed as shown in FIG.
Since the high level is maintained for a predetermined time as shown in FIG. 3 (C), a short cycle of the ATD pulse width at the time of normal address transition (FIG. 13 Since the extended ATD pulse (of (D)) is output to the NOR circuit 74, NO
The ATD pulse shown in FIG. 15D is output from the R circuit 74.
【0009】[0009]
【発明が解決しようとする課題】しかるに、図10に示
した従来の半導体記憶装置では、ノイズキャンセラ62
がすべてのATDパルス発生時刻を遅らせて(図11中
ので示す遅延期間)、その期間のイレギュラーなアド
レスノイズを除去できる回路構成となっており、かつ、
内部回路の活性開始、すなわちアクセススピードは前述
のATDパルスの発生時刻に依存しているため、アドレ
ス入力ノイズの除去可能時間(図11中ので示す遅延
期間)分だけ、アクセスの遅延を見込まなければならな
いという問題がある。However, in the conventional semiconductor memory device shown in FIG.
Has a circuit configuration capable of delaying all ATD pulse generation times (delay period indicated by in FIG. 11) and removing irregular address noise during that period, and
Since the start of activation of the internal circuit, that is, the access speed depends on the generation time of the above-mentioned ATD pulse, an access delay must be anticipated by the time during which the address input noise can be removed (delay period shown by in FIG. 11). There is a problem that it does not.
【0010】また、図10に示した従来の半導体記憶装
置では、ATD回路63は図8の回路構成とされてい
る。このATD回路63は4個のインバータの縦続接続
回路21と、入力端子と縦続接続回路21からそれぞれ
信号が入力される2入力NAND回路22及び2入力N
OR回路23と、NOR回路23の出力信号を反転する
インバータ24と、NAND回路22及びインバータ2
4の出力信号がそれぞれ供給される2入力NAND回路
25と、NAND回路25の出力信号を反転するインバ
ータ26とから構成されている。In the conventional semiconductor memory device shown in FIG. 10, the ATD circuit 63 has the circuit configuration shown in FIG. The ATD circuit 63 includes a cascade connection circuit 21 of four inverters, a two-input NAND circuit 22 and a two-input N circuit to which signals are respectively input from an input terminal and the cascade connection circuit 21.
OR circuit 23, inverter 24 for inverting the output signal of NOR circuit 23, NAND circuit 22 and inverter 2
It comprises a two-input NAND circuit 25 to which four output signals are supplied, respectively, and an inverter 26 for inverting the output signal of the NAND circuit 25.
【0011】このATD回路63では、図9(A)に示
す入力信号ATDINが入力されると、縦続接続回路2
1からは4個のインバータによる総遅延時間で、か
つ、入力信号と同相の、図9(B)に示す正相遅延信号
が取り出される。これにより、入力信号ATDINに含
まれるイレギュラーノイズa1は、上記の遅延により正
相遅延信号中ではa2に示すように自然消滅している。In the ATD circuit 63, when an input signal ATDIN shown in FIG.
From (1), a positive-phase delay signal shown in FIG. 9B having the total delay time of the four inverters and the same phase as the input signal is extracted. As a result, the irregular noise a1 included in the input signal ATDIN naturally disappears as indicated by a2 in the in-phase delay signal due to the above-described delay.
【0012】上記の正相遅延信号は入力信号ATDIN
と2入力NOR回路23に供給されて、図9(C)に示
す信号とされた後、次段のインバータ24で論理反転さ
れて図9(D)に示す信号とされる。一方、上記の正相
遅延信号は入力信号ATDINと2入力NAND回路2
2に供給されて、図9(E)に示す如き短パルス幅の信
号とされる。インバータ24の出力信号とNAND回路
22の出力信号は、NAND回路25及びインバータ2
6を通して図9(F)に示す如き信号として出力され
る。The above-mentioned in-phase delay signal is the input signal ATDIN.
9C is supplied to the two-input NOR circuit 23, and is then logically inverted by the next-stage inverter 24 to become the signal shown in FIG. 9D. On the other hand, the above-mentioned positive-phase delay signal is the input signal ATDIN and the two-input NAND circuit 2.
2 and a signal having a short pulse width as shown in FIG. The output signal of the inverter 24 and the output signal of the NAND circuit 22 are output from the NAND circuit 25 and the inverter 2.
6 is output as a signal as shown in FIG.
【0013】このように、図10に示した従来の半導体
記憶装置では、ATD回路63が入力アドレス信号が遷
移する毎に正相遅延時間分(図9の遅延時間)の幅の
ワンショットパルスをインバータ26からATDOUT
信号として出力しているため、ATDパルス発生開始決
定経路(図8のATDIN入力)にすり抜けが生じてし
まい、イレギュラーノイズa1が入力された場合、その
イレギュラーノイズa1に応答し、誤パルスがすり抜
け、図9(F)に示すようにATDOUT信号中に短パ
ルスa3が出力されてしまう。そのため、その生成パル
ス(ATDOUT信号)をディジット線プリチャージや
センスアンプ内部節点イコライズに使用している場合、
読み出し準備不十分状態にもかかわらず、動作リセット
が発生し、誤読み出しの危険性がある。As described above, in the conventional semiconductor memory device shown in FIG. 10, the ATD circuit 63 generates a one-shot pulse having a width corresponding to the normal phase delay time (the delay time in FIG. 9) every time the input address signal transitions. ATDOUT from inverter 26
Since the signal is output as a signal, a slip-through occurs in the ATD pulse generation start determination path (ATDIN input in FIG. 8), and when the irregular noise a1 is input, it responds to the irregular noise a1 and an erroneous pulse is generated. As a result, a short pulse a3 is output in the ATDOUT signal as shown in FIG. Therefore, when the generated pulse (ATDOUT signal) is used for digit line precharge or equalization in the sense amplifier,
Despite the insufficient read preparation state, an operation reset occurs and there is a risk of erroneous read.
【0014】一方、図12に示した従来の半導体記憶装
置では、如何なるアドレス遷移に対してもATDパルス
を確実に発生させ、かつ、内部回路の動作リセットを発
生させる構成となっているため、アドレス入力ノイズに
対して、内部回路の誤動作を起こすことはないが、動作
リセット、すなわち再アクセスという面で、もし前述の
アドレス入力ノイズが集積回路(IC)自身の動作に依
存するノイズであれば、アクセス遅延として見えてしま
うという問題がある。On the other hand, the conventional semiconductor memory device shown in FIG. 12 has a configuration in which an ATD pulse is reliably generated for any address transition and an operation reset of an internal circuit is generated. Although the internal circuit does not malfunction due to the input noise, if the above-mentioned address input noise depends on the operation of the integrated circuit (IC) itself in terms of operation reset, that is, re-access, There is a problem that it appears as an access delay.
【0015】本発明は以上の点に鑑みなされたもので、
イレギュラーなアドレスノイズに対して内部データを破
壊することのない半導体記憶装置を提供することを目的
とする。The present invention has been made in view of the above points,
It is an object of the present invention to provide a semiconductor memory device that does not destroy internal data due to irregular address noise.
【0016】また、本発明の他の目的は、アドレスノイ
ズによるアクセス遅延を防止し得る半導体記憶装置を提
供することにある。Another object of the present invention is to provide a semiconductor memory device capable of preventing an access delay due to address noise.
【0017】[0017]
【課題を解決するための手段】本発明は上記の目的を達
成するため、アドレス信号を入力信号として受け、アド
レス信号が遷移する毎にワンショットパルスの第1のア
ドレス遷移検出信号を出力する第1のアドレス遷移検出
回路と、アドレス信号を入力信号として受け、アドレス
信号が遷移する毎に、第1のアドレス遷移検出信号より
も所定時間遅れたワンショットパルスの第2のアドレス
遷移検出信号を出力する第2のアドレス遷移検出回路
と、第1のアドレス遷移検出信号と第2のアドレス遷移
検出信号との間の所定時間の差を、アドレス遷移検出信
号を活性信号として入力する内部回路の活性順序に合わ
せて駆動する論理パルス発生手段とを有する構成とした
ものである。In order to achieve the above object, the present invention provides a first address transition detection signal which receives an address signal as an input signal, and outputs a one-shot pulse first address transition detection signal every time the address signal transitions. 1 address transition detection circuit, and receives an address signal as an input signal, and outputs a one-shot pulse second address transition detection signal delayed by a predetermined time from the first address transition detection signal every time the address signal transitions. A second address transition detection circuit, and an activation sequence of an internal circuit that inputs a difference of a predetermined time between the first address transition detection signal and the second address transition detection signal as an activation signal. And a logic pulse generating means driven in accordance with the timing.
【0018】本発明では、アドレス信号の遷移を検出す
るアドレス遷移検出回路をアドレス信号の遷移と略同時
に最速のアドレス遷移検出信号を出力する第1のアドレ
ス遷移検出回路と、第1のアドレス遷移検出信号よりも
所定時間遅れた第2のアドレス遷移検出信号を出力する
第2のアドレス遷移検出回路の2系統に分けるようにし
たため、内部回路の活性順序に合わせた論理パルスの発
生ができる。According to the present invention, an address transition detection circuit for detecting a transition of an address signal includes a first address transition detection circuit for outputting a fastest address transition detection signal at substantially the same time as a transition of an address signal, and a first address transition detection circuit. Since the system is divided into two systems of a second address transition detection circuit that outputs a second address transition detection signal delayed by a predetermined time from the signal, a logic pulse can be generated in accordance with the activation order of the internal circuit.
【0019】また、本発明は、アドレス信号を入力信号
として受け、所定時間の遅延時間を有してノイズキャン
セルを行い、得られたアドレス信号を第2のアドレス遷
移検出回路に入力するノイズキャンセラを有することを
特徴とする。Further, the present invention has a noise canceller that receives an address signal as an input signal, performs noise cancellation with a predetermined delay time, and inputs the obtained address signal to a second address transition detection circuit. It is characterized by the following.
【0020】本発明では、ノイズキャンセラにより、ノ
イズ防止ができるため、自身が発生させた電源ノイズに
より、内部アドレス遷移が発生する場合においても、ノ
イズキャンセラがアドレスノイズを除去することにより
動作リセットを発生しないようにできる。また、第1の
アドレス遷移検出回路からは最速の第1のアドレス遷移
検出信号を得ることができる。According to the present invention, noise can be prevented by the noise canceller. Therefore, even when internal address transition occurs due to power supply noise generated by the noise canceller, the noise canceller eliminates address noise to prevent operation reset. Can be. Further, the fastest first address transition detection signal can be obtained from the first address transition detection circuit.
【0021】また、本発明における論理パルス発生手段
は、第1のアドレス遷移検出信号に基づいてディジット
線プリチャージやセンスアンプ内部節点イコライズなど
へのパルスを発生し、第2のアドレス遷移検出信号に基
づいてデータリセットのパルスを発生するようにしたも
のである。The logic pulse generating means according to the present invention generates a pulse to a digit line precharge or a node equalizing inside the sense amplifier based on the first address transition detection signal, and generates a pulse to the second address transition detection signal. A data reset pulse is generated based on the data reset pulse.
【0022】本発明では、ディジット線のプリチャージ
やセンスアンプ内部節点のイコライズによってなされた
後で、論理パルス発生手段の出力パルスに基づいて、デ
ータラッチ期間が得られ、データリセットが発生するた
め、アクセスが発生せず、アクセス遅延も発生しない回
路構成にできる。In the present invention, the data latch period is obtained based on the output pulse of the logic pulse generating means after the precharging of the digit line and the equalizing of the internal node of the sense amplifier, and the data reset occurs. A circuit configuration in which no access occurs and no access delay occurs can be achieved.
【0023】[0023]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図1は本発明になる半導体記憶
装置の一実施の形態のブロック図を示す。この実施の形
態は、アドレスバッファ11、ノイズキャンセラ12、
ファースト系ATD回路13、各ATDパルスマルチプ
レクス部14、スロー系ATD回路15及び各ATDパ
ルスマルチプレクス部16から構成されており、スロー
経路とファースト経路の2系統を有している点に特徴が
ある。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a semiconductor memory device according to the present invention. In this embodiment, an address buffer 11, a noise canceller 12,
It comprises a fast ATD circuit 13, each ATD pulse multiplex unit 14, a slow ATD circuit 15 and each ATD pulse multiplex unit 16, and is characterized in that it has two systems, a slow route and a fast route. is there.
【0024】ノイズキャンセラ12は従来と同様の回路
構成であり、図6に示す論理回路タイプのものと、図7
に示すCR遅延タイプのものがある。図6に示す論理回
路タイプのノイズキャンセラは、インバータ31〜36
と、PチャネルMOSトランジスタP1〜P4と、Nチ
ャネルMOSトランジスタN1〜N4とから構成されて
おり、インバータ31〜36の固有の遅延時間などを用
いる。The noise canceller 12 has the same circuit configuration as the conventional one, and has a logic circuit type shown in FIG.
There is a CR delay type shown in FIG. The noise canceller of the logic circuit type shown in FIG.
, P-channel MOS transistors P1 to P4, and N-channel MOS transistors N1 to N4, and the delay time inherent to inverters 31 to 36 is used.
【0025】また、図7に示すCR遅延タイプのノイズ
キャンセラは、AIマスタスライス切換スイッチ41
と、切換最小ユニット42〜44とからなる。切換最小
ユニット42〜44はそれぞれ縦続接続された、CRに
よる積分回路で、それぞれCRの積分時定数による遅延
時間を有する。ATDパルス発生回路13及び15はそ
れぞれ従来と同じ図8の回路構成とされている。The CR delay type noise canceler shown in FIG.
And switching minimum units 42 to 44. The minimum switching units 42 to 44 are cascade-connected CR integrating circuits, each having a delay time according to the CR integration time constant. The ATD pulse generation circuits 13 and 15 have the same circuit configuration as in FIG.
【0026】次に、本実施の形態の動作について説明す
る。まず、アドレス入力にイレギュラーノイズが生じて
いない場合の動作について説明する。図2(A)に模式
的に示すアドレス入力信号が端子10を介してアドレス
バッファ11に供給されて緩衝増幅された後、スロー経
路のノイズキャンセラ12とファースト経路のATD回
路13に入力される。Next, the operation of this embodiment will be described. First, an operation when no irregular noise is generated in the address input will be described. An address input signal schematically shown in FIG. 2A is supplied to an address buffer 11 via a terminal 10 and buffer-amplified, and then input to a noise canceller 12 on a slow path and an ATD circuit 13 on a fast path.
【0027】ノイズキャンセラ12は、アドレスバッフ
ァ11から出力された図2(B)に模式的に示すアドレ
ス信号を受け、これを所定遅延時間だけ遅延して図2
(C)に示すアドレス信号を生成してスロー系のATD
回路15に供給する。この遅延時間が除去可能なアド
レスノイズ幅である。スロー系のATD回路15は、図
8の回路構成により、ノイズキャンセラ12からの遅延
アドレス信号に基づいて、図2(E)に示すワンショッ
トパルスを発生して、各ATDパルスマルチプレックス
部16に供給して所望パルスに合成する。The noise canceller 12 receives the address signal schematically shown in FIG. 2B output from the address buffer 11, delays this by a predetermined delay time, and
The address signal shown in FIG.
Supply to circuit 15. This delay time is an address noise width that can be removed. The slow ATD circuit 15 generates the one-shot pulse shown in FIG. 2E based on the delay address signal from the noise canceller 12 and supplies it to each ATD pulse multiplex unit 16 by the circuit configuration of FIG. To synthesize a desired pulse.
【0028】一方、ファースト経路のATD回路13
は、アドレスバッファ11から出力された図2(B)に
模式的に示すアドレス信号を受け、これに基づいて図8
に示す回路構成により図2(D)に示すワンショットパ
ルスを発生して、各ATDパルスマルチプレックス部1
4に供給して所望パルスに合成する。このファースト経
路のワンショットパルスは、図8及び図9に示すよう
に、ディジット線のプリチャージやセンスアンプ回路の
内部節点のイコライズ等の活性開始が早ければ早いほど
アクセススピード高速化につながる系統のパルス合成部
入力として使用される。On the other hand, the fast path ATD circuit 13
Receives the address signal output from the address buffer 11 and shown schematically in FIG.
The one-shot pulse shown in FIG. 2D is generated by the circuit configuration shown in FIG.
4 to synthesize a desired pulse. As shown in FIGS. 8 and 9, this one-shot pulse of the fast path is used for a system which leads to an increase in access speed as the activation of digit line precharge and the equalization of an internal node of the sense amplifier circuit is started earlier. Used as pulse synthesizer input.
【0029】スロー経路のATD回路15の出力ワンシ
ョットパルスは、ファースト経路のATD回路13の出
力ワンショットパルスに比べて、ノイズキャンセラ12
による遅延時間分だけ遅延しており、その遅延によりセ
ンスアンプデータのラッチ等の活性開始時刻が、前述の
ファースト経路のATD回路13の出力ワンショットパ
ルスによるそれよりも遅れてもアクセスへの実影響はな
い。なぜならば、前述のファースト経路のワンショット
パルス(図2(D))が、内部回路の読み出し準備を完
了して後の活性で構わないからである。The output one-shot pulse of the ATD circuit 15 on the slow path is compared with the output one-shot pulse of the ATD circuit 13 on the fast path.
, And even if the activation start time of the latch of the sense amplifier data or the like is delayed by the delay due to the one-shot pulse output from the ATD circuit 13 on the first path, the access is actually affected. There is no. This is because the one-shot pulse of the first path (FIG. 2D) may be ready to be read after the internal circuit is activated and activated later.
【0030】次に、アドレス入力にイレギュラーノイズ
が生じている場合の動作について、図3のタイムチャー
トと共に説明する。端子10を介して入力されるアドレ
ス入力信号に、図3(A)に模式的に示すようにn1で
示す如きイレギュラーノイズが生じている場合、このア
ドレス入力信号は、アドレスバッファ11に供給されて
緩衝増幅されて、図3(B)にn2で示すようにアドレ
ス信号中のイレギュラーノイズは、そのまま伝達されて
スロー経路のノイズキャンセラ12とファースト経路の
ATD回路13に入力される。Next, the operation in the case where irregular noise occurs in the address input will be described with reference to the time chart of FIG. If the address input signal input via the terminal 10 has irregular noise as indicated by n1 as schematically shown in FIG. 3A, the address input signal is supplied to the address buffer 11. Irregular noise in the address signal is buffer-amplified as shown by n2 in FIG. 3 (B) and transmitted as it is to the noise canceller 12 on the slow path and the ATD circuit 13 on the fast path.
【0031】ATD回路13は図3(B)に示す信号を
受けると、図8及び図9と共に説明したように、図3
(D)に示すように、正規のパルス幅のワンショットパ
ルスと共に、イレギュラーノイズn2のノイズ幅に依存
し、ワンショットパルスの幅よりも短い短パルスn4を
出力する。When the ATD circuit 13 receives the signal shown in FIG. 3B, as described with reference to FIGS.
As shown in (D), together with a one-shot pulse having a regular pulse width, a short pulse n4 shorter than the one-shot pulse width depending on the noise width of the irregular noise n2 is output.
【0032】一方、スロー経路ではノイズキャンセラ1
2は、図3(B)に示す信号を受けると、図3(C)に
示すように、イレギュラーノイズn2に対してはn3で
示すように略除去した信号を出力する。従って、ATD
回路15はノイズキャンセラ12から図3(C)に示す
信号を受けると、図3(E)に示すように、正規のパル
ス幅のワンショットパルスのみを出力し、イレギュラー
ノイズn3による短パルスは出力しない。On the other hand, in the slow path, the noise canceller 1
When receiving the signal shown in FIG. 3B, the signal 2 outputs a signal substantially removed as shown by n3 for the irregular noise n2 as shown in FIG. 3C. Therefore, ATD
When the circuit 15 receives the signal shown in FIG. 3C from the noise canceller 12, it outputs only a one-shot pulse having a regular pulse width as shown in FIG. 3E, and outputs a short pulse due to the irregular noise n3. do not do.
【0033】従って、この実施の形態では、ファースト
経路中のATD回路13からは図3(D)に示すワンシ
ョットパルスの他にイレギュラーノイズn1に起因した
短パルスn4が生じるが、スロー経路中のATD回路1
5からは図3(E)に示すワンショットパルスのみが生
じ、イレギュラーノイズによる短パルスは発生しない。
また、ファースト経路中のATD回路13からのワンシ
ョットパルスは、スロー経路中のA回路15からのワン
ショットパルスに比べて時間的に早く発生する。Therefore, in this embodiment, the ATD circuit 13 in the fast path generates a short pulse n4 due to the irregular noise n1 in addition to the one-shot pulse shown in FIG. ATD circuit 1
From FIG. 5, only the one-shot pulse shown in FIG. 3E is generated, and no short pulse due to irregular noise is generated.
The one-shot pulse from the ATD circuit 13 in the fast path is generated earlier in time than the one-shot pulse from the A circuit 15 in the slow path.
【0034】そこで、この実施の形態における各パルス
マルチプレックス部14及び16は、図4に示すよう
に、ATD回路13の出力信号が入力されるファースト
系の各パルスマルチプレックス部14はディジット線プ
リチャージやセンスアンプ内部節点イコライズなどへの
パルスを発生し、ATD回路15の出力信号が入力され
るスロー系の各パルスマルチプレックス部16はデータ
リセット(=センスアンプデータラッチ)のパルスを発
生するように構成する。Therefore, as shown in FIG. 4, each pulse multiplex unit 14 and 16 in this embodiment is provided with a first-line pulse multiplex unit 14 to which an output signal of the ATD circuit 13 is input. Each pulse multiplex unit 16 of the slow system, which generates a pulse to charge or equalize the internal node of the sense amplifier, and receives the output signal of the ATD circuit 15, generates a pulse for data reset (= sense amplifier data latch). To be configured.
【0035】これにより、図5(A)に示すアドレス信
号が入力された場合、ATD回路13よりファースト系
の各パルスマルチプレックス部14には図5(B)に示
すワンショットパルスが入力され、ATD回路15から
スロー系の各パルスマルチプレックス部16には図5
(C)に示すワンショットパルスが入力されるので、読
み出しの準備が、各パルスマルチプレックス部14の出
力パルスに基づいて図5(D)に模式的に示すようにデ
ィジット線のプリチャージやセンスアンプ内部節点のイ
コライズによってなされた後で、各パルスマルチプレッ
クス部16の出力パルスに基づいて、図5(E)に模式
的に示すようにデータラッチ期間が得られ、データリセ
ットが発生する。従って、アクセスが発生せず、アクセ
ス遅延も発生しない回路構成にできる。Thus, when the address signal shown in FIG. 5A is inputted, the one-shot pulse shown in FIG. 5B is inputted from the ATD circuit 13 to each pulse multiplexing section 14 of the fast system. 5 from the ATD circuit 15 to each pulse multiplex unit 16 of the slow system.
Since the one-shot pulse shown in FIG. 5C is input, the read preparation is performed based on the output pulse of each pulse multiplex unit 14 as shown in FIG. 5D. After the equalization of the internal node of the amplifier, a data latch period is obtained based on the output pulse of each pulse multiplex unit 16 as schematically shown in FIG. 5E, and a data reset occurs. Therefore, a circuit configuration can be provided in which no access occurs and no access delay occurs.
【0036】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えば図1中のノイズキャンセラ1
2を図6に示す構成ものではなく、図7に示す単純CR
による遅延回路によるノイズキャンセラをの代替えとし
て用いる構成が考えられる。図7の回路構成を用いる
と、拡散条件のバラツキの影響が図6のような回路論理
タイプノイズキャンセラーに比べ大きいが、ノイズキャ
ンセラ12自体の回路素子規模の縮小だけでなく、図7
に示すようなスイッチ41をアルミマスタスライスで仕
込んでおけば、CR遅延によるキャンセル可能なノイズ
幅を容易に最適化し得るという利点も上げられる。It should be noted that the present invention is not limited to the above-described embodiment. For example, the noise canceller 1 shown in FIG.
2 is not the one shown in FIG. 6 but a simple CR shown in FIG.
, A configuration using a noise canceller with a delay circuit as an alternative is conceivable. When the circuit configuration of FIG. 7 is used, the influence of the variation of the diffusion condition is larger than that of the circuit logic type noise canceller as shown in FIG. 6, but not only the circuit element scale of the noise canceller 12 itself is reduced but also the circuit configuration of FIG.
If the switch 41 as shown in (1) is prepared using an aluminum master slice, the advantage that the cancelable noise width due to the CR delay can be easily optimized can be obtained.
【0037】[0037]
【発明の効果】以上説明したように、本発明によれば、
アドレス信号の遷移を検出するアドレス遷移検出回路を
アドレス信号の遷移と略同時に最速のアドレス遷移検出
信号を出力する第1のアドレス遷移検出回路と、第1の
アドレス遷移検出信号よりも所定時間遅れた第2のアド
レス遷移検出信号を出力する第2のアドレス遷移検出回
路の2系統に分けるようにしたため、内部回路の活性順
序に合わせた論理パルスの発生ができる。As described above, according to the present invention,
An address transition detection circuit for detecting a transition of an address signal, a first address transition detection circuit for outputting a fastest address transition detection signal at substantially the same time as a transition of the address signal, and a delay of a predetermined time from the first address transition detection signal Since the system is divided into two systems of the second address transition detection circuit that outputs the second address transition detection signal, it is possible to generate a logic pulse in accordance with the activation order of the internal circuit.
【0038】また、本発明によれば、ノイズキャンセラ
により、ノイズ防止ができるため、アドレス入力ノイズ
による内部誤動作を防止し、安定した読み出し動作が得
られる。According to the present invention, since noise can be prevented by the noise canceller, internal malfunction due to address input noise can be prevented, and a stable read operation can be obtained.
【0039】更に、本発明によれば、例えば自身が発生
させた電源ノイズにより、内部アドレス遷移が発生する
場合においても、ノイズキャンセラがアドレスノイズを
除去することにより動作リセットを発生しないようにで
き、また、第1のアドレス遷移検出回路からは如何なる
アドレス信号遷移に対しても常に最速の第1のアドレス
遷移検出信号を得ることができるため、アドレスノイズ
入力に対して動作リセットを発生させることなく、か
つ、正常アドレス遷移を犠牲にすることがなく、アクセ
ス遅延を発生させることもない。Furthermore, according to the present invention, even when an internal address transition occurs due to, for example, power supply noise generated by itself, the noise canceller can eliminate the address noise to prevent the operation reset from being generated. Since the fastest first address transition detection signal can always be obtained from the first address transition detection circuit for any address signal transition, an operation reset is not generated for an address noise input, and In addition, the normal address transition is not sacrificed, and no access delay occurs.
【図1】本発明の半導体記憶装置の一実施の形態のブロ
ック図である。FIG. 1 is a block diagram of one embodiment of a semiconductor memory device of the present invention.
【図2】図1の通常アドレス入力時の動作説明用タイム
チャートである。FIG. 2 is a time chart for explaining the operation when a normal address is input in FIG. 1;
【図3】図1のアドレスノイズ入力時の動作説明用タイ
ムチャートである。FIG. 3 is a time chart for explaining the operation at the time of inputting the address noise of FIG. 1;
【図4】本発明の要部のATD合成パルス用途説明図で
ある。FIG. 4 is an explanatory diagram of an ATD synthetic pulse application of a main part of the present invention.
【図5】図4の動作説明用タイムチャートである。FIG. 5 is a time chart for explaining the operation of FIG. 4;
【図6】図1及び図10に用いるノイズキャンセラの一
例の回路図である。FIG. 6 is a circuit diagram of an example of a noise canceller used in FIGS. 1 and 10;
【図7】図1及び図10に用いるノイズキャンセラの他
の例の回路図である。FIG. 7 is a circuit diagram of another example of the noise canceller used in FIGS. 1 and 10;
【図8】図1及び図10に用いるATD回路の一例の回
路図である。FIG. 8 is a circuit diagram of an example of an ATD circuit used in FIGS. 1 and 10;
【図9】図8のATD回路の動作説明用タイムチャート
である。9 is a time chart for explaining the operation of the ATD circuit of FIG. 8;
【図10】従来装置の一例のブロック図である。FIG. 10 is a block diagram of an example of a conventional device.
【図11】図10の動作説明用タイムチャートである。FIG. 11 is a time chart for explaining the operation of FIG. 10;
【図12】従来装置の他の例の構成図である。FIG. 12 is a configuration diagram of another example of the conventional device.
【図13】図12の動作説明用タイムチャートである。FIG. 13 is a time chart for explaining the operation of FIG. 12;
10 アドレス信号入力端子 11 アドレスバッファ 12 ノイズキャンセラ 13 ファースト系アドレス遷移検出(ATD)回路 14 ファースト系各ATDパルスマルチプレックス部 15 スロー系アドレス遷移検出(ATD)回路 16 スロー系各ATDパルスマルチプレックス部 31〜36 インバータ 41 AIマスタスライス切換スイッチ 42 切換最小ユニット P1〜P4 PチャネルMOSトランジスタ N1〜N4 NチャネルMOSトランジスタ R1〜R3 抵抗 C1〜C3 コンデンサ DESCRIPTION OF SYMBOLS 10 Address signal input terminal 11 Address buffer 12 Noise canceller 13 Fast system address transition detection (ATD) circuit 14 Fast system ATD pulse multiplex unit 15 Slow system address transition detection (ATD) circuit 16 Slow system ATD pulse multiplex unit 31-31 36 Inverter 41 AI master slice switch 42 Minimum switching unit P1-P4 P-channel MOS transistor N1-N4 N-channel MOS transistor R1-R3 Resistance C1-C3 Capacitor
Claims (3)
アドレス信号が遷移する毎にワンショットパルスの第1
のアドレス遷移検出信号を出力する第1のアドレス遷移
検出回路と、 前記アドレス信号を入力信号として受け、該アドレス信
号が遷移する毎に、前記第1のアドレス遷移検出信号よ
りも所定時間遅れたワンショットパルスの第2のアドレ
ス遷移検出信号を出力する第2のアドレス遷移検出回路
と、 前記第1のアドレス遷移検出信号と前記第2のアドレス
遷移検出信号との間の前記所定時間の差を、アドレス遷
移検出信号を活性信号として入力する内部回路の活性順
序に合わせて駆動する論理パルス発生手段とを有するこ
とを特徴とする半導体記憶装置。An address signal is received as an input signal.
A first address transition detection circuit that outputs an address transition detection signal, and a one-time delay circuit that receives the address signal as an input signal and that is delayed by a predetermined time from the first address transition detection signal every time the address signal transitions. A second address transition detection circuit that outputs a second address transition detection signal of a shot pulse; and a difference of the predetermined time between the first address transition detection signal and the second address transition detection signal; A semiconductor memory device comprising: logic pulse generating means for driving in accordance with an activation order of an internal circuit for inputting an address transition detection signal as an activation signal.
け、前記所定時間の遅延時間を有してノイズキャンセル
を行い、得られたアドレス信号を前記第2のアドレス遷
移検出回路に入力するノイズキャンセラを有することを
特徴とする請求項1記載の半導体記憶装置。2. A noise canceller that receives the address signal as an input signal, performs noise cancellation with the predetermined delay time, and inputs the obtained address signal to the second address transition detection circuit. 2. The semiconductor memory device according to claim 1, wherein:
アドレス遷移検出信号に基づいてディジット線プリチャ
ージやセンスアンプ内部節点イコライズなどへのパルス
を発生し、前記第2のアドレス遷移検出信号に基づいて
データリセットのパルスを発生することを特徴とする請
求項1又は2記載の半導体記憶装置。3. The logic pulse generation means generates a pulse to a digit line precharge or a node inside a sense amplifier based on the first address transition detection signal, and generates a pulse to the second address transition detection signal. 3. The semiconductor memory device according to claim 1, wherein a data reset pulse is generated based on the data reset pulse.
Priority Applications (1)
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KR100439044B1 (en) * | 2001-06-29 | 2004-07-05 | 주식회사 하이닉스반도체 | Address transition detecting circuit |
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