JPH11339495A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ記憶時および読み出し時のエラーを抑
制でき、センシング時間の短縮およびＳ／Ｎのマージン
を十分にとることができ、大容量且つ高精度なデータ記
憶を実現できる不揮発性半導体記憶装置を提供する。 【解決手段】 符号化回路によりＭ個の入力データを一
単位としてＮ個の誤り訂正符号を付加し、得られたＫ個
のデータに乱数加算回路で生成されたＫ個の乱数列を加
算することにより乱数化し、乱数化したデータをフラッ
シュメモリセルアレイに記憶する。メモリセルアレイか
ら読み出されたデータに対して、乱数減算回路において
加算した乱数を減算処理により除去し、さらに誤り訂正
回路により付加された誤り訂正符号に基づき誤りを訂正
するので、データ記憶時および読み出し時に生じたエラ
ーを訂正でき、多値メモリにおけるエラー発生の確率を
低減させ、大容量且つ高精度なデータ記憶を実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、例えば、ＮＡＮＤ型のフラッシュメモリにおけ
る記憶データ信頼性の向上に関するものである。

【０００２】

【従来の技術】近年、半導体製造技術の進歩に伴い、不
揮発性半導体記憶装置の高集積度化、大容量化が進み、
低消費電力の特性を維持しながら大容量な情報記録を実
現可能となっている。

【０００３】特に、不揮発性半導体記憶装置において、
一つのメモリセルに２以上のしきい値電圧レベルを設定
することにより、一ビット以上の情報を記憶できるいわ
ゆる多値メモリを実現できた。このため、この多値技術
を用いることにより不揮発性半導体記憶装置の記憶容量
を容易に拡大でき、ディジタル化した音声情報および画
像情報を記憶するなど、大容量な情報を記録する場合に
は有利である。

【０００４】

【発明が解決しようとする課題】ところで、上述した不
揮発性半導体記憶装置を用いる場合に、特にフラッシュ
メモリにおけるＮＡＮＤ型の多値メモリの場合に、構造
的に複数のメモリセルがビット線とソース線との間に直
列接続されていることを原因に、例えば、カップリング
ノイズ、ＡＧＬ（Array Ground Line ）およびＢＰＤ
（Back Pattern Dependence ）などの不利益がある。

【０００５】カップリングノイズは、主にビット線同士
間の静電容量結合によって発生し、選択されたビットの
電圧が時間的に変化することをいう。ＡＧＬは、複数の
メモリセルユニットが同時に動作するためソース線、即
ち接地端子側の配線抵抗の効果で、メモリセルユニット
が消去状態から順に書き込まれた状態においては、書き
込みが終了したメモリセルの読み出ししきい値電圧が変
化することをいう。この場合に、ソース線の電流が減少
するので、しきい値電圧が上昇する。また、メモリセル
ユニットが消去状態で、通常はソース線側から順にメモ
リセルに書き込まれる。この場合に、書き込みが終了し
たメモリセルのしきい値電圧は、後から書き込まれるメ
モリセルのデータ、即ちメモリセルのしきい値電圧によ
りセンスアンプ電流が変化し、読み出ししきい値電圧が
変化する。この現象をＢＰＤという。

【０００６】カップリングノイズはとＡＧＬは、ＮＡＮ
Ｄ型フラッシュメモリのメモリセルアレイの構成と動作
タイミングの最適化、またはソース線を形成するアルミ
ニウム（Ａｌ）配線の配線抵抗を低減させることなどに
より、問題となるレベル以下に制限することができる。
しかし、ＢＰＤは現在のところ、センスアンプの電流を
小さくする以外に有効な対策は殆どない。

【０００７】ＢＰＤは、書き込まれたデータに規則的な
偏り、例えば、ブロックデータのほとんどのビットが
“１”、即ち、書き込みメモリセルのしきい値電圧が高
い場合に、しきい値電圧の変化が最大となる。この場合
に、ＢＰＤが問題になるようなメモリ装置では、ページ
読み出しにおいて多数のデータがエラーとなり、誤り訂
正（ＥＣＣ）回路では完全に訂正できない場合もある。
実際、このような規則的なデータは、ディジタル化した
音声または画像データを記憶する場合に頻繁に現れる。
また、ＢＰＤはＮＡＮＤ型メモリにおけるメモリストリ
ングのセル段数が大きくなるほど、しきい値電圧の変化
が増大するという不利益が生じる。

【０００８】これによって、メモリセルのしきい値電圧
の分布が広がることによって、ＮＡＮＤ型メモリセルア
レイの面積を小さくする効果のあるメモリセルユニット
の直列メモリセルの段数を大きくすることが困難にな
る。また、一メモリセルに３値以上のしきい値電圧を設
定する多値メモリではさらに大きな問題となる。またセ
ンスアンプ電流を小さくする方式での解決方法は、セン
シング時間の増大と信号対雑音比（Ｓ／Ｎ）の悪化から
限界がある。

【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、フラッシュメモリ特にＮＡＮＤ
型多値メモリにおいて、メモリセルユニットのＢＰＤに
起因する読み出し誤差を抑制でき、さらに、センスアン
プ電流を適切に設定できることにより、センシング時間
の短縮およびＳ／Ｎのマージンを十分にとることがで
き、データエラーが発生する確率を低減できる不揮発性
半導体記憶装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、複数の不揮発
性メモリセルにより構成されたメモリセルアレイと、Ｍ
個のデータからなる疑似乱数列を発生する乱数発生手段
と、Ｍ個のデータを有する入力データと上記乱数発生手
段により発生された上記疑似乱数列とに基づき所定の演
算を行い、当該演算によって乱数化されたＭ個のデータ
を上記メモリセルアレイに保持させる乱数化手段とを有
する。

【００１１】また、本発明の不揮発性半導体記憶装置
は、上述した構成に加わって、上記メモリセルアレイに
保持された上記Ｍ個のデータを読み出し、読み出された
データと上記乱数化手段にて用いられた上記疑似乱数列
とに基づき所定の演算を行い、当該演算によって得られ
たＭ個のデータを出力するデータ出力手段をさらに有す
る。

【００１２】また、本発明の不揮発性半導体記憶装置
は、上述した構成に、さらに誤り訂正手段を付加し、デ
ータ記憶および読み出しにおいて生じたエラーを訂正す
ることができる。即ち、半導体記憶装置は複数の不揮発
性メモリセルにより構成されたメモリセルアレイと、Ｋ
（Ｋは２以上の整数）個のデータからなる疑似乱数列を
発生する乱数発生手段と、Ｍ個のデータを有する入力デ
ータに対して、Ｎ（Ｎ＝Ｋ−Ｍ）個のデータからなる誤
り訂正符号を付加する符号化手段と、上記符号化手段に
より得られたＫ個のデータと上記乱数発生手段により発
生された上記疑似乱数列とに基づき所定の演算を行い、
当該演算によって乱数化されたＫ個のデータを上記メモ
リセルアレイに保持させる乱数化手段とを有する。

【００１３】また、本発明の不揮発性半導体記憶装置
は、複数の不揮発性メモリセルにより構成されたメモリ
セルアレイと、Ｋ（Ｋは２以上の整数）個のデータから
なる疑似乱数列を発生する乱数発生手段と、Ｍ個のデー
タを有する入力データに対して、Ｎ（Ｎ＝Ｋ−Ｍ）個の
データからなる誤り訂正符号を付加する符号化手段と、
上記符号化手段により得られたＫ個のデータと上記乱数
発生手段により発生された上記疑似乱数列とに基づき所
定の演算を行い、当該演算によって乱数化されたＫ個の
データを上記メモリセルアレイに保持させる乱数化手段
と、上記メモリセルアレイに保持された上記Ｋ個のデー
タを読み出し、読み出されたデータと上記乱数化手段に
て用いられた上記疑似乱数列とに基づき所定の演算を行
い、当該演算により得られたＫ個のデータを出力するデ
ータ出力手段と、上記データ出力手段から出力された上
記Ｋ個のデータに対して、上記符号化手段により付加さ
れた上記Ｎ個の誤り訂正符号に基づき誤り訂正を行い、
誤り訂正されたＭ個のデータを出力する復号手段とを有
する。

【００１４】また、本発明では、好適には、上記メモリ
セルアレイは、少なくとも２つのメモリセルが直列に接
続されてなるメモリストリングが選択トランジスタを介
して、それぞれビット線およびソース線に接続されて構
成され、書き込み後の読み出し／ベリファイにおいて、
書き込み終了したメモリセルのコントロールゲートに印
加される電圧と消去状態のメモリセルのコントロールゲ
ートに印加される電圧は、上記メモリストリング上のす
べてメモリセルが消去状態でのセンスアンプ電流と、各
メモリセルに乱数化されたデータが書き込まれたときの
統計的な平均センスアンプ電流とがほぼ等しくなるよう
に設定されている。

【００１５】さらに、本発明では、好適には、上記メモ
リセルアレイを構成するメモリセルは、しきい値電圧が
少なくとも２以上のレベルに設定可能な多値メモリセル
であり、上記乱数発生手段は、符号周期Ｌ（Ｌ≧Ｋ）の
Ｍ系列（Maximum length code ）を発生し、上記疑似乱
数列として上記乱数化手段および上記データ出力手段に
供給する。

【００１６】本発明によれば、例えば、Ｍ個の入力デー
タを一単位として符号化処理が行われ、Ｎ個の誤り訂正
符号が付加されてＫ（Ｋ＝Ｍ＋Ｎ）個のデータが生成さ
れる。乱数加算回路により上記Ｋ個のデータに乱数列が
加算される。当該乱数化処理によって乱数化されたＫ個
のデータがフラッシュメモリセルアレイに記憶される。
メモリセルアレイから読み出されたデータに対して、乱
数加算処理で加算した乱数が減算処理により除去され、
さらに符号化処理により付加された誤り訂正符号に基づ
き誤り訂正が行われる。この結果、データ記憶時および
読み出し時におけるエラーの発生を抑制できる。さら
に、メモリセルアレイに乱数化されたデータを格納する
ことにより、センスアンプ電流のマージンが大きくと
れ、データエラーの発生する確率を低減できる。その結
果、大容量且つ高精度のデータ記録を実現できる。

【００１７】

【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置の一実施形態を示す回路図である。図示のよ
うに、本実施形態の不揮発性半導体記憶装置は、訂正符
号回路１０１、誤り訂正回路１０２、乱数加算回路１０
３、乱数減算回路１０４、擬似乱数発生回路１０５、フ
ラッシュメモリセルアレイ１０６およびページ書き込み
読み出し制御回路１０７により構成されている。

【００１８】訂正符号回路１０１は、入力データＤ_INの
所定のビット数、例えばＭ（Ｍは２以上の整数）ビット
の入力データを一単位（ここで、ブロックという）とし
て、各ブロック毎に誤り訂正符号（ＥＣＣ）を付加す
る。なお、本実施形態においては誤り符号の発生方法に
ついて特に限定することをせず、訂正能力が大きいほど
良いが、回路規模、データの冗長度から制限を受けるの
で、エラー発生条件、訂正能力を考慮して、適切な誤り
符号を選択することができる。例えば、ＢＰＤ以外のラ
ンダムエラー発生が相対的に少なければ、一ビットの誤
りを訂正可能な誤り訂正符号、例えば、巡回ハミング符
号を使用することができる。データエラーの条件がより
悪ければ、２ビット以上の誤りを訂正可能なＢＣＨ符
号、リードソロモン符号（並列データ）などの方式も使
用可能である。ここで、誤り符号の符号長をＮとする
と、誤り符号が付加されたデータ長Ｋは（Ｋ＝Ｍ＋Ｎ）
となる。

【００１９】誤り訂正符号が付加されたＫビットのデー
タＤ_ECは、乱数加算回路１０３において、擬似乱数発生
回路１０５により発生されたＫビットの擬似乱数とビッ
ト毎の排他論理和演算が行われる。演算の結果、乱数化
されたＫビットのデータＤ_RMが生成される。例えば、入
力されたＭビットのデータＤ_INの各ビットが“０００…
０”或いは“１１１…１”の場合に、乱数加算回路１０
３において擬似乱数と加算した結果、入力データが乱数
化され、得られたＫビットのデータにおいて“０”と
“１”は、ほぼ均等に分布するようになる。

【００２０】乱数化されたデータＤ_RMがページ毎にフラ
ッシュメモリセル１０６に格納される。ここで、フラッ
シュメモリセルアレイ１０６の各ページは、例えば、一
本のワード線に接続されているＫ個のメモリセルにより
構成されている。フラッシュメモリセルアレイ１０６
は、乱数加算回路１０３により乱数化されたデータ系列
をページ毎に記憶する。読み出し時に、記憶データがペ
ージ毎に外部に読み出される。フラッシュメモリセルア
レイ１０６の記憶データは、電源供給がなくても消滅し
ない、いわゆる不揮発性を有するので、消去が行われる
まで書き込まれたデータをほぼ永久に保持することが可
能である。このため、一旦データが記録されると、フラ
ッシュメモリセルアレイを記録装置から持ち出し、他の
装置、例えば記憶データを読み出して出力する機能を有
する再生装置などと結合して、データの再生を行うこと
ができる。即ち、フラッシュメモリセルアレイは、これ
までの磁気ディスク、ＣＤＲＯＭなどの記録媒体とほぼ
同様に記録情報を流通させる記録媒体の機能を果たす。

【００２１】図１において、ページ書き込み読み出し制
御回路１０７は、フラッシュメモリセルアレイ１０６に
おけるデータの書き込みおよび読み出しを制御する。例
えば、書き込みのとき乱数加算回路１０３によって乱数
化されたデータ系列をページ毎にフラッシュメモリセル
アレイに記憶させる。読み出しのときフラッシュメモリ
セルアレイ１０６に記憶されているデータをページ毎に
読み出して、乱数減算回路１０４に出力する。

【００２２】乱数減算回路１０４は、フラッシュメモリ
セルアレイ１０６から読み出されたページデータ、ここ
で、例えばＫビットのデータに対して、乱数加算回路１
０３で使用された擬似乱数列と同じ乱数列を用いて、減
算処理を行う。ビット毎の排他的論理演算においては、
加算と減算がすべて加算により実現できるので、乱数加
算回路１０３と乱数減算回路１０４においては、実質的
に同様な演算、即ち、ビット毎の排他的に論理和演算が
行われる。乱数減算回路１０４において、フラッシュメ
モリセルアレイ１０６から読み出されたデータが乱数化
処理で用いられた乱数列と同一の乱数列により処理され
る。この結果、訂正符号が付加されたデータＤ_DEとほぼ
同様なデータ列が得られる。

【００２３】誤り訂正回路１０２は、乱数減算回路１０
４の出力データに対して、付加された誤り訂正符号に基
づき、データのエラーを訂正する。誤り訂正方法は訂正
符号回路１０１で付加された誤り符号に応じて決まる。
例えば、誤り符号回路１０１において、畳み込み符号化
が用いられたときそれに応じて、ビタービ復号方法を用
いて、誤り訂正を行うことが可能である。

【００２４】上述した構成を有する本実施形態におい
て、外部から入力されたデータＤ_INは、例えば、Ｍビッ
トを一ブロックとして、訂正符号回路１０１においてブ
ロック毎に、Ｎビットの誤り訂正符号が付される。この
ように符号化されたＫ（Ｋ＝Ｍ＋Ｎ）ビットのデータが
乱数加算回路１０３において疑似乱数発生回路１０５に
より発生されたＫビットの疑似乱数と加算される。その
結果乱数化されたＫビットのデータＤ_RMが生成される。
乱数化されたデータＤ_RMがフラッシュメモリセルアレイ
１０６に書き込まれ、フラッシュメモリセルアレイに保
持される。なお、ここで、フラッシュメモリセルアレイ
１０６の書き込みおよび読み出しはページ単位で行われ
るものとして、一ページはＫビットのデータからなる。

【００２５】フラッシュメモリセルアレイ１０６に保持
されているデータが読み出されて乱数減算回路１０４に
入力される。乱数減算回路１０４において乱数加算回路
１０３に用いられている乱数列と同じ乱数列を用いて、
減算処理（例えば、ビット毎の排他的論理和演算）が行
われ、得られたＫビットのデータが誤り訂正回路１０２
に出力される。誤り訂正回路１０２において、入力され
たＫビットのデータのうち、訂正符号回路１０１におい
て付加されたＮビットの誤り訂正符号に基づき、誤りの
有無を判定し、誤りが検出された場合に誤り符号に基づ
きそれが訂正される。

【００２６】このように、誤り訂正回路１０２から、も
との入力データＤ_INと同じデータＤ_OUT が得られる。例
えば、フラッシュメモリセルアレイの記憶データに、メ
モリセルのしきい値電圧の遷移などにより生じたデータ
エラーが訂正され、記録時と全く同じデータが再生する
ことができる。さらに、データをメモリセルアレイに記
憶する前に乱数化されることによって、メモリセルアレ
イにおける読み出し時のノイズを低減でき、センスアン
プ電流のマージンが大きくなり、読み出しエラーの発生
を抑制できる。なお、読み出しにおけるセンスアンプ電
流の設定および読み出しエラー低減の効果について後述
する。

【００２７】以下、図２および図３を参照しつつ、疑似
乱数発生回路１０５、乱数加算回路１０３および乱数減
算回路１０４の一例を説明する。図２に示すように、疑
似乱数発生回路１０５はシフトレジスタＲ０，Ｒ１，
…，Ｒ６および排他的論理和回路（エクスクルーシブＯ
Ｒゲート）ＸＯＲ１により構成されている。シフトレジ
スタＲ０，Ｒ１，…，Ｒ６が直列に接続されている。シ
フトレジスタＲ０およびＲ３を除いて他の各シフトレジ
スタの入力端子は、前段のシフトレジスタの出力端子に
接続されている。シフトレジスタＲ０の入力端子がシフ
トレジスタＲ６の出力端子に接続され、シフトレジスタ
Ｒ３の入力端子がエクスクルーシブＯＲゲートＸＯＲ１
の出力端子に接続されている。また、エクスクルーシブ
ＯＲゲートＸＯＲ１は、シフトレジスタＲ２とＲ６の出
力信号の排他的論理和を出力する。

【００２８】即ち、図２に示す疑似乱数発生回路１０５
は、Ｍ系列（Maximum length code）を発生するＭ系列
発生回路である。当該Ｍ系列発生回路により、符号周期
Ｌ＝１２７ビットのＭ系列ＳＭを発生することができ
る。発生されたＭ系列ＳＭは、１２７ビット毎に同じパ
ターンで繰り返しているが、各乱数列においては、
“０”のビットと“１”のビットが適当に分散して配置
され、疑似乱数列となる。乱数加算回路１０３により、
当該Ｍ系列とデータＤ_DEのビット毎の排他的論理和が算
出されるので、乱数化されたデータ列Ｄ_RMが出力され
る。

【００２９】図３は、乱数加算回路１０３および乱数減
算回路１０４の一構成例を示す回路図である。図示のよ
うに、本例の乱数加算回路１０３および乱数減算回路１
０４は、排他的論理和回路、即ちエクスクルーシブＯＲ
ゲートにより構成されている。これは、一ビットの排他
的加算および減算は、実質的に同じく排他的加算により
実現されるからである。このため、乱数加算回路１０３
および乱数減算回路１０４は、図３に示すように、二つ
のエクスクルーシブＯＲゲートにより簡単に構成されて
いる。乱数加算回路１０３において入力されたデータと
疑似乱数列のビット毎の排他的論理和が求められ、乱数
データとして、例えば、フラッシュメモリセルアレイに
記憶される。乱数減算回路１０４において、例えば、フ
ラッシュメモリセルアレイから読み出された乱数データ
と疑似乱数列のビット毎排他的論理和が求められ、乱数
化される前の入力データとほぼ同様なデータが出力され
る。

【００３０】なお、フラッシュメモリセルアレイに記憶
された乱数データが不揮発性メモリセルのしきい値電圧
遷移または読み出し時のセンスアンプ電流ノイズなどの
原因で変化することがあるため、乱数減算回路１０４に
より完全にもとの入力データを再現できるとは限らない
が、このように発生した誤りが上述したように、誤り訂
正符号に基づき誤り訂正回路１０２において訂正可能で
ある。

【００３１】図４は、フラッシュメモリセルアレイ１０
６のの一例を示す回路図である。以下、図４を参照しな
がらフラッシュメモリセルアレイにおけるノイズの発生
原因または本実施形態におけるノイズ防止の対策、並び
にセンスアンプ電流の設定について詳細に説明する。

【００３２】図示のように、メモリセルアレイ１０６
は、行列状に配置されている複数の不揮発性メモリセル
ＭＣ₁₁，ＭＣ₁₂，ＭＣ₁₃，…，ＭＣ_mnにより構成されて
いる。各列のメモリセルが直列接続され、複数のメモリ
ストリングを形成している。それぞれのメモリストリン
グは、一方選択トランジスタを介してビット線に接続さ
れ、他方選択トランジスタを介してソース線に接続され
ている。例えば、メモリセルＭＣ₁₁，ＭＣ₂₁，…，ＭＣ
_m1が直列に接続されて形成されているメモリストリング
は、選択トランジスタＢＴ１を介してビット線ＢＬ１に
接続され、選択トランジスタＳＴ１を介してソース線Ｓ
Ｌ１に接続されている。選択トランジスタＢＴ１のゲー
トはビット選択線ＢＳＬ１に接続され、選択トランジス
タＳＴ１のゲートはソース選択線ＳＳＬ１に接続されて
いる。

【００３３】各列のメモリセルアレイがそれぞれ複数の
ワード線ＷＬ１，ＷＬ２，…，ＷＬｎに接続されてい
る。例えば、メモリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ₁₃，…，
ＭＣ_1nのゲートは、ワード線ＷＬ１に接続されている。
ここで、一ワード線に接続されている複数のメモリセ
ル、図４においては例えば、ｎ個のメモリセルを一ペー
ジという。また、複数のストリングによりブロックが構
成されている。ここで、誤り符号化および誤り訂正の単
位であるデータブロックと区別するため、複数のストリ
ングからなるメモリセルのブロックをメモリブロックと
いう。通常、メモリセルアレイ１０６において、データ
の書き込み／読み出しは、ページ単位またはメモリブロ
ック単位で行われ、消去は一般的にメモリブロック単位
で行われる。

【００３４】図４において、各ビット線ＢＬ１，ＢＬ
２，…，ＢＬｎには図示していないセンスアンプおよび
データバッファがそれぞれ接続されている。以下、図４
を参照しつつ、フラッシュメモリセルアレイにおけるデ
ータ書き込み、読み出しおよびベリファイについて説明
する。

【００３５】ここで、初期状態においてすべてのメモリ
セルは消去状態、例えば、しきい値電圧がローレベルに
設定されている。この状態において各メモリセルの格納
データを“０”とする。また、書き込みによりメモリセ
ルのしきい値電圧が高いレベルに設定され、この場合に
おいてメモリセルの格納データを“１”とする。即ち、
各メモリセルはしきい値電圧がローレベルとハイレベル
の何れかに設定されることによりデータ“０”または
“１”の何れかを記憶することが可能である。このよう
に構成された不揮発性メモリは、２値メモリと呼ばれて
いる。メモリセルのしきい値電圧を２以上のレベル、例
えば、８段階に分けた複数のレベルに設定することによ
り一つのメモリセルに、例えば、データ“０００”，
“００１”，…，“１１１”のような複数ビットのデー
タを記憶することができる。このように構成された不揮
発性メモリは、多値メモリと呼ばれている。図５（ａ）
および（ｂ）は、それぞれ２値メモリおよび多値（８
値）メモリのしきい値電圧の分布例を示している。多値
メモリの場合に、一つのメモリセルに１ビット以上のデ
ータを保持できるので、メモリのデータ記憶容量が大幅
に向上できる利点がある。

【００３６】以下、ページ単位で行われる書き込みにつ
いて説明する。ここで、例えば、書き込みは、ワード線
ＷＬ１，ＷＬ２，…，ＷＬｍに接続されているｍページ
のメモリページに対して表記順に行われるとする。書き
込みのとき各ビット線ＢＬ１，ＢＬ２，…，ＢＬｍに接
続されたデータバッファに書き込みデータ、例えば、図
１に示す乱数加算回路１０３により乱数化された複数ビ
ットのデータが保持されている。各ビット線ＢＬ１，Ｂ
Ｌ２，…，ＢＬｍ、それぞれのビット線に接続されてい
るデータバッファのデータに応じて所定のビット線電位
に設定される。さらに、書き込み対象となるページに接
続されているワード線に書き込み電圧が印加される。な
お、書き込み時に、ビット選択線ＢＳＬにハイレベル、
例えば、電源電圧Ｖ_CCレベルの電圧が印加されることに
より各トランジスタＢＴ１，ＢＴ２，…，ＢＴｎがオン
状態に保持され、ソース選択線ＳＳＬにローレベル、例
えば、接地電位ＧＮＤレベルの電圧が印加されることに
より、トランジスタＳＴ１，ＳＴ２，…，ＳＴｎがオフ
状態に保持される。

【００３７】上述したバイアス状態において、選択され
たページにある各メモリセルのしきい値電圧がそれぞれ
書き込みデータに応じて設定される。例えば、書き込み
データが“０”の場合にメモリセルのしきい値電圧は図
５（ａ）に示すＶ_th0 又はその近傍に保持され、書き込
みデータが“１”の場合にメモリセルのしきい値電圧は
同図（ａ）に示すＶ_th1 又はその近傍に設定される。な
お、データ“１”に対応するしきい値電圧のハイレベル
Ｖ_th1 は、所定の電圧範囲内に分布するように制御する
必要があり、書き込みは通常複数回にわたって行われ、
一回の書き込み毎に読み出しを行い、メモリセルのしき
い値電圧が所定の目標電圧範囲内に達したか否かを判定
するいわゆるベリファイが行われる。ベリファイの結
果、しきい値電圧が上記目標電圧範囲内に達した場合、
当該メモリセルに対する書き込みが終了し、しきい値電
圧が上記目標電圧範囲内に達していないメモリセルに対
して、次回の書き込みが行われる。このように、書き込
みと読み出し／ベリファイが繰り返して行われた結果、
選択された一ページのすべてのメモリセルのしきい値電
圧が書き込みデータに応じて所定のレベルに設定され
る。

【００３８】図４は、上述した読み出し／ベリファイに
おける各信号線のバイアス電圧の一例を示している。こ
こで、一例としてワード線ＷＬ１に接続されている一ペ
ージの書き込みが既に終了し、ワード線ＷＬ２に接続さ
れている一ページに対して書き込みが行われているとす
る。図示のように、既に書き込みが終了したワード線Ｗ
Ｌ１に、電圧Ｖ_w が印加され、書き込み対象となるペー
ジに接続されているワード線ＷＬ２に読み出し電圧Ｖ
_ref が印加され、まだ書き込みが行われていない各ペー
ジに対応したワード線ＷＬ３，…，ＷＬｍにそれぞれ電
圧Ｖ_e が印加されている。

【００３９】さらに、読み出し時にビット選択線ＢＳＬ
にハイレベルの電圧、例えば、電源電圧Ｖ_CCが印加され
ることにより各トランジスタＢＴ１，ＢＴ２，…，ＢＴ
ｎがオン状態に保持される。同じく、ソース選択線ＳＳ
Ｌにハイレベルの電圧、例えば、電源電圧Ｖ_CCが印加さ
れることにより、トランジスタＳＴ１，ＳＴ２，…，Ｓ
Ｔｎもオン状態に保持される。

【００４０】書き込み終了したページのワード線に印加
される電圧Ｖ_w は、メモリセルの書き込みデータが
“０”、“１”の何れの場合でもオン状態となるように
十分高いレベルに設定されている。一方、未書き込みペ
ージのワード線に印加される電圧Ｖ_e は、消去状態のメ
モリセルのしきい値電圧より、例えば、わずかに高いレ
ベルに設定される。即ち、図５（ａ）に示すように、消
去状態のメモリセルのしきい値電圧の分布の中心をＶ
_th0 として、書き込み状態のメモリセルのしきい値電圧
の分布の中心をＶ_th1 とすると、書き込み終了したペー
ジのワード線に印加される電圧Ｖ_w は、しきい値電圧Ｖ
_th1 より高いレベルに設定され、未書き込みページのワ
ード線に印加される電圧Ｖ_e は、しきい値電圧Ｖ_th0 よ
り高く、しきい値電圧Ｖ_th1 より低いレベルに設定され
ている。さらに、書き込み対象となるページに接続され
ているワード線ＷＬ２に印加された読み出し電圧Ｖ_ref
は、ほぼしきい値電圧Ｖ_th0 とＶ_th1 の中間に設定され
ている。

【００４１】これにより、例えば、ビット線ＢＬ１およ
びソース線ＳＬ１との間に接続されているメモリセルＭ
Ｃ₁₁，ＭＣ₂₁，ＭＣ₃₁，…，ＭＣ_m1において、メモリセ
ルＭＣ₁₁のコントロールゲートに電圧Ｖ_w が印加されて
いるので、その書き込みデータにかかわらずオン状態に
保持される。また、メモリセルＭＣ₃₁，…，ＭＣ_m1にお
いて、各コントロールゲートに電圧Ｖ_e が印加されてい
るので、すべてオン状態にある。書き込み対象となるメ
モリセルＭＣ₂₁のしきい値電圧が読み出し電圧Ｖ_ref よ
り低い場合に、メモリセルＭＣ₂₁がオン状態となり、こ
の場合にビット線ＢＬ１から、オン状態にある選択トラ
ンジスタＢＴ１、オン状態にあるｍ個のメモリセルＭＣ
_m1，…，ＭＣ₃₁，ＭＣ₂₁，ＭＣ₁₁およびオン状態にある
選択トランジスタＳＴ１を介して、ソース線ＳＬ１まで
に電流経路が形成されているので、読み出し前に所定の
電位にプリチャージされたビット線ＢＬ１の電位が低下
し、ソース線ＳＬ１の電位、即ち接地電位ＧＮＤに近づ
く。

【００４２】一方、書き込み対象となるメモリセルＭＣ
₂₁のしきい値電圧が読み出し電圧Ｖ_ref より高い場合
に、メモリセルＭＣ₂₁がオフ状態となり、この場合にビ
ット線ＢＬ１から、ソース線ＳＬ１までの電流経路が形
成されず、ビット線ＢＬ１は、プリチャージ電位とほぼ
同じ電位に保持される。

【００４３】上述したように、読み出し／ベリファイの
とき選択されたページのワード線に読み出し電圧Ｖ_ref
が印加され、書き込みが終了したページのワード線に電
圧Ｖ_w が印加され、未書き込みのページのワード線に電
圧Ｖ_e が印加され、センスアンプによりビット線の電位
を検出することにより、書き込み対象となるメモリセル
のしきい値電圧が所定の目標値に達したか否かを判断で
きる。書き込みおよび書き込み毎に行われる読み出し／
ベリファイにより、選択ページの各メモリセルが書き込
みデータに応じてそれぞれのしきい値電圧が制御され
る。

【００４４】なお、多値メモリの場合においても上述し
た書き込みおよび読み出し／ベリファイが繰り返して行
われ、メモリセルのしきい値電圧が複数ビットの書き込
みデータに応じて設定される。ただし、図５にも示した
ように多値メモリの場合に、しきい値電圧の分布範囲は
２値メモリに較べて狭く制御する必要がある。このた
め、多値メモリにおいて各しきい値電圧に対応するしき
い値電圧の分布マージンが狭く、しきい値電圧のわずか
の遷移により、他のしきい値電圧の分布範囲に入ってし
まうことが起こりやすくなる。このため多値メモリの記
憶データにエラーが発生する確率は２値メモリに較べて
高くなる。さらに、多値メモリの読み出しにおけるセン
スアンプ電流のマージンも小さくなり、わずかなノイズ
の影響によって読み出しデータが変化することがあり、
読み出しエラーが発生する確率も２値メモリに較べて高
くなる。

【００４５】例えば、ソース線側のメモリセルから順に
データの書き込みが行われる場合に、書き込みが終了し
たメモリセルのしきい値電圧は、後から書き込まれるメ
モリセルのしきい値電圧により読み出し時のセンスアン
プ電流が変化する、いわゆるＢＰＤノイズが生じるの
で、ＢＰＤによるセンスアンプ電流の変化がセンスアン
プ電流の動作マージンを越えた場合に、読み出しデータ
エラーが発生する。特に多値メモリの場合に、センスア
ンプ電流のマージンが小さく、読み出しエラーが発生し
やすくなる。

【００４６】このため、特に多値メモリによりデータを
記憶する場合に、しきい値電圧遷移によるータのエラー
および読み出し時のエラーを防ぐため、データ記憶する
前に誤り訂正符号を付加し、読み出したデータに対して
誤り訂正符号に基づき誤りを訂正する本実施形態の方法
により、データエラーの発生を防止することができる。

【００４７】本実施形態において、上述したように疑似
乱数列により書き込みデータを乱数化し、さらにセンス
アンプ電流を適切に設定することにより、読み出しエラ
ーの発生を防止できる。乱数化されたデータ列がメモリ
セルアレイに書き込まれた場合に、各メモリストリング
において記憶データがすべて“０”またはすべて“１”
の状態はほとんど生じることなく、メモリセルアレイに
おける各メモリセルの記憶データが“０”および“１”
がほぼ均一に分散して分布する状態となる。

【００４８】図５は、一つのＭ系列（系列１）によりデ
ータを乱数化した場合一メモリストリングにおけるデー
タ“１”の分布を示すグラフである。ここで、一メモリ
ストリングは、例えば、３２個のメモリセルにより構成
されていると仮定する。図示のように、ほとんどの確率
が平均値１６付近に集中している。即ち、殆どの場合に
データ“１”と“０”がほぼ同じ数に分散されている。

【００４９】これに応じて、本実施形態においては書き
込み前後でセンスアンプ電流がほとんど変化しないよう
にセンスアンプ電流およびバイアス電圧を設定すること
ができ、読み出し時センスアンプ電流ノイズの発生を抑
制できる。具体的に、書き込み終了したページのワード
線に印加される電圧Ｖ_w と、未書き込み（消去状態）の
ページのワード線に印加される電圧Ｖ_e は、ストリング
上のすべてのメモリセルが消去状態でのセンスアンプ電
流とストリング上のすべてのメモリセルに乱数データが
書き込まれたときの統計的な平均センスアンプ電流とが
等しくなるように設定する。ただし、設定されたバイア
ス電圧Ｖ_w 、Ｖ_e は、（０＜Ｖ_e ＜Ｖ_w）を満足し、且
つ電圧Ｖ_w は、そのメモリストリングのすべてのメモリ
セルに“１”が書き込まれたときでもオン状態に保持で
きる電圧である必要がある。これらの場合にバイアス電
圧は、プロセス条件などに応じて統計的な実測結果に基
づいた計算により求められる。

【００５０】上述したように本実施形態において、各メ
モリストリングに乱数化したデータを書き込み、さらに
読み出し／ベリファイのバイアス電圧を適切に設定する
ことにより、メモリセルアレイにおける読み出し対象メ
モリセルの配置場所に依存せず、センスアンプ電流がほ
ぼ平均値に保持されているので、読み出し時センスアン
プ電流ノイズを低減でき、読み出しエラー発生する確率
を低減できる。

【００５１】以上説明したように、本実施形態によれ
ば、訂正符号回路においてＭ個の入力データを一単位と
してＮ個の誤り訂正符号を付加し、得られたＫ個のデー
タに乱数発生回路により発生されたＫ個の乱数列を加算
することにより乱数化し、乱数化したデータをフラッシ
ュメモリセルアレイに記憶する。メモリセルアレイから
読み出されたデータに対して、乱数化処理で加算した乱
数を減算処理により除去し、さらに誤り訂正回路により
付加された誤り訂正符号に基づき誤りを訂正するので、
データ記憶時および読み出し時に生じたエラーを訂正で
き、もとの入力データを忠実に再現できる。

【００５２】

【発明の効果】以上説明したように、本発明の不揮発性
半導体装置によれば、書き込みデータに疑似乱数を添加
し、乱数化することにより書き込みデータにおける
“０”と“１”をほぼ均一に分散して分布させることが
でき、さらに読み出しセンスアンプ電流を統計結果に基
づき算出された平均値に設定することにより、読み出し
時のセンスアンプ電流をほぼ一定に保持でき、センスア
ンプ電流ノイズの低減を実現でき、データエラーの発生
を抑制できる利点がある。また、本発明によれば、例え
ば、ＮＡＮＤ型のフラッシュメモリセルアレイにおける
各メモリストリングのメモリセル数を大きく設定でき、
多値メモリのしきい値電圧レベル分布幅を小さくでき、
ＩＣメモリチップの集積度の向上を実現できる。多値メ
モリの多値レベルを増加する結果、データの記録密度が
向上でき、誤り訂正符号を付加することによるデータの
増加にもかかわらず、大容量なデータ記録装置を実現で
きる。また、センスアンプ電流を極端に小さくする必要
がなく、センシング時間の短縮および信号対雑音比（Ｓ
／Ｎ）の向上を実現できる。また、書き込みデータを乱
数化することにより、メモリセルの書き込みストレスを
平均化でき、メモリ装置の信頼性の向上を実現できる。
さらに、本発明における誤り訂正符号回路および疑似乱
数発生回路は、独立に半導体チップ内部に配置すること
ができる。また、それらはハードウェア論理回路または
ソフトウェア（プログラム）で処理することができる利
点がある。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。

【図２】疑似乱数列発生回路の一例を示す回路図であ
る。

【図３】乱数加算回路および乱数減算回路の一例を示す
回路図である。

【図４】フラッシュメモリセルアレイの一例を示す回路
図である。

【図５】２値および多値メモリセルのしきい値電圧の分
布例を示す図である。

【図６】乱数化されたデータを記憶するメモリストリン
グの記憶データ分布確率を示すグラフである。

【符号の説明】

１０１…訂正符号回路、１０２…誤り訂正回路、１０３
…乱数加算回路、１０４…乱数減算回路、１０５…疑似
乱数発生回路、１０６…フラッシュメモリセルアレイ、
１０７…ページ書き込み読み出し制御回路、Ｒ０，Ｒ
１，…，Ｒ６…シフトレジスタ、ＸＯＲ１…エクスクル
ーシブＯＲゲート、ＢＬ１，ＢＬ２，…，ＢＬｎ…ビッ
ト線、ＷＬ１，ＷＬ２，…，ＷＬｍ…ワード線、ＳＬ…
ソース線、ＭＣ₁₁，ＭＣ₁₂，ＭＣ₁₃，…，ＭＣ_mn…メモ
リセル、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。

Claims (18)

【特許請求の範囲】
1. 【請求項１】複数の不揮発性メモリセルにより構成され
   たメモリセルアレイと、 Ｍ（Ｍは２以上の整数）個のデータからなる疑似乱数列
   を発生する乱数発生手段と、 Ｍ個のデータを有する入力データと上記乱数発生手段に
   より発生された上記疑似乱数列とに基づき所定の演算を
   行い、当該演算によって乱数化されたＭ個のデータを上
   記メモリセルアレイに保持させる乱数化手段とを有する
   不揮発性半導体記憶装置。
2. 【請求項２】複数の不揮発性メモリセルにより構成され
   たメモリセルアレイと、 Ｍ（Ｍは２以上の整数）個のデータからなる疑似乱数列
   を発生する乱数発生手段と、 Ｍ個のデータを有する入力データと上記乱数発生手段に
   より発生された上記疑似乱数列とに基づき所定の演算を
   行い、当該演算によって乱数化されたＭ個のデータを上
   記メモリセルアレイに保持させる乱数化手段と、 上記メモリセルアレイに保持された上記Ｍ個のデータを
   読み出し、読み出されたデータと上記乱数化手段にて用
   いられた上記疑似乱数列とに基づき所定の演算を行い、
   当該演算によって得られたＭ個のデータを出力するデー
   タ出力手段とを有する不揮発性半導体記憶装置。
3. 【請求項３】上記メモリセルアレイは、複数のメモリセ
   ルが直列に接続されてなるメモリストリングが選択トラ
   ンジスタを介して、それぞれビット線およびソース線に
   接続されて構成されている請求項２記載の不揮発性半導
   体記憶装置。
4. 【請求項４】上記乱数化手段には、上記入力データと上
   記乱数データとの加算を行う加算手段を有し、 上記出力手段には、上記読み出しデータと上記乱数デー
   タとの減算を行う減算手段を有する請求項２記載の不揮
   発性半導体記憶装置。
5. 【請求項５】上記加算手段手段および上記減算手段は、
   ビット毎排他的論理和を求める論理回路から構成されて
   いる請求項４記載の不揮発性半導体記憶装置。
6. 【請求項６】書き込み後の読み出し／ベリファイにおい
   て、書き込み終了したメモリセルのコントロールゲート
   に印加される電圧と消去状態のメモリセルのコントロー
   ルゲートに印加される電圧は、上記メモリストリング上
   のすべてメモリセルが消去状態でのセンスアンプ電流
   と、各メモリセルに乱数化されたデータが書き込まれた
   ときの統計的な平均センスアンプ電流とがほぼ等しくな
   るように設定されている請求項３記載の不揮発性半導体
   記憶装置。
7. 【請求項７】上記メモリセルアレイを構成するメモリセ
   ルは、しきい値電圧が少なくとも２以上のレベルに設定
   可能である請求項２記載の不揮発性半導体記憶装置。
8. 【請求項８】上記乱数発生手段は、符号周期Ｌ（Ｌ≧
   Ｍ）のＭ系列（Maximum length code）を発生し、上記
   疑似乱数列として上記乱数化手段および上記データ出力
   手段に供給する請求項２記載の不揮発性半導体記憶装
   置。
9. 【請求項９】上記乱数発生手段は、少なくとも異なる２
   種類の疑似乱数列を発生する請求項２記載の不揮発性半
   導体記憶装置。
10. 【請求項１０】複数の不揮発性メモリセルにより構成さ
    れたメモリセルアレイと、 Ｋ（Ｋは２以上の整数）個のデータからなる疑似乱数列
    を発生する乱数発生手段と、 Ｍ個のデータを有する入力データに対して、Ｎ（Ｎ＝Ｋ
    −Ｍ）個のデータからなる誤り訂正符号を付加する符号
    化手段と、 上記符号化手段により得られたＫ個のデータと上記乱数
    発生手段により発生された上記疑似乱数列とに基づき所
    定の演算を行い、当該演算によって乱数化されたＫ個の
    データを上記メモリセルアレイに保持させる乱数化手段
    とを有する不揮発性半導体記憶装置。
11. 【請求項１１】複数の不揮発性メモリセルにより構成さ
    れたメモリセルアレイと、 Ｋ（Ｋは２以上の整数）個のデータからなる疑似乱数列
    を発生する乱数発生手段と、 Ｍ個のデータを有する入力データに対して、Ｎ（Ｎ＝Ｋ
    −Ｍ）個のデータからなる誤り訂正符号を付加する符号
    化手段と、 上記符号化手段により得られたＫ個のデータと上記乱数
    発生手段により発生された上記疑似乱数列とに基づき所
    定の演算を行い、当該演算によって乱数化されたＫ個の
    データを上記メモリセルアレイに保持させる乱数化手段
    と、 上記メモリセルアレイに保持された上記Ｋ個のデータを
    読み出し、読み出されたデータと上記乱数化手段にて用
    いられた上記疑似乱数列とに基づき所定の演算を行い、
    当該演算により得られたＫ個のデータを出力するデータ
    出力手段と、 上記データ出力手段から出力された上記Ｋ個のデータに
    対して、上記符号化手段により付加された上記Ｎ個の誤
    り訂正符号に基づき誤り訂正を行い、誤り訂正されたＭ
    個のデータを出力する復号手段とを有する不揮発性半導
    体記憶装置。
12. 【請求項１２】上記メモリセルアレイは、少なくとも２
    つのメモリセルが直列に接続されてなるメモリストリン
    グが選択トランジスタを介して、それぞれビット線およ
    びソース線に接続されて構成されている請求項１１記載
    の不揮発性半導体記憶装置。
13. 【請求項１３】上記乱数化手段には、上記入力データと
    上記乱数データとの加算を行う加算手段を有し、 上記出力手段には、上記読み出しデータと上記乱数デー
    タとの減算を行う減算手段を有する請求項１１記載の不
    揮発性半導体記憶装置。
14. 【請求項１４】上記加算手段および上記減算手段は、ビ
    ット毎に排他的論理和を求める論理回路から構成されて
    いる請求項１３記載の不揮発性半導体記憶装置。
15. 【請求項１５】書き込み後の読み出し／ベリファイにお
    いて、書き込み終了したメモリセルのコントロールゲー
    トに印加される電圧と消去状態のメモリセルのコントロ
    ールゲートに印加される電圧は、上記メモリストリング
    上のすべてメモリセルが消去状態でのセンスアンプ電流
    と、各メモリセルに乱数化されたデータが書き込まれた
    ときの統計的な平均センスアンプ電流とがほぼ等しくな
    るように設定されている請求項１２記載の不揮発性半導
    体記憶装置。
16. 【請求項１６】上記メモリセルアレイを構成するメモリ
    セルは、しきい値電圧が少なくとも２以上のレベルに設
    定可能である請求項１１記載の不揮発性半導体記憶装
    置。
17. 【請求項１７】上記乱数発生手段は、符号周期Ｌ（Ｌ≧
    Ｋ）のＭ系列（Maximum length code）を発生し、上記
    疑似乱数列として上記乱数化手段および上記データ出力
    手段に供給する請求項１１記載の不揮発性半導体記憶装
    置。
18. 【請求項１８】上記乱数発生手段は、少なくとも異なる
    ２種類の疑似乱数列を発生する請求項１１記載の不揮発
    性半導体記憶装置。