JPH11338910A - モジュ―ル合成装置 - Google Patents

Abstract

(57)【要約】 【課題】 データパス回路のモジュール合成装置とし
て、遅延性能に優れたモジュールが合成できるよう、ユ
ーザの利便性を向上させる。 【解決手段】 ファンクション特性表示部２１は、各フ
ァンクションの遅延をタイムスロット毎にまとめて表示
するとともに、タイムスロット毎の各ファンクション遅
延の和をタイムスロットの処理時間として表示する。さ
らに、処理時間が最大となるタイムスロットにクロック
周期を決定するタイムスロットとして“＊”を表示す
る。ユーザは表示されたファンクション遅延を見なが
ら、インタラクティブに、データパスダイアグラムにお
けるレジスタ配置を修正できる。このため、タイムスロ
ット間の処理時間のアンバランスを容易に解消すること
ができ、従来よりも遅延性能に優れたモジュールの合成
が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳのＬＳＩ
等の回路に使用されるデータパス回路のレイアウトモジ
ュールを合成する技術に関する。

【０００２】

【従来の技術】従来のモジュール合成装置としては、デ
ザインルールがパラメタライズされたセルを、垂直方向
をビットに合わせるとともに水平方向を機能に合わせて
配置し、各セルのピン配置の位置合わせおよび上層配線
を行うものがあった。またセルのドライブ能力をセル単
位で最適化する機能を有するものもあった。

【０００３】また、レイアウトモジュール内の各ファン
クションに相当する回路の候補を複数個備えており、こ
の中から自動的に最適なものを選択する機能を有するも
のがあった。

【０００４】

【発明が解決しようとする課題】ところが、従来のモジ
ュール合成装置には以下のような問題があった。

【０００５】近年、ＬＳＩの集積度やクロック周波数は
上昇の一途を辿り、２００３年には、ＬＳＩの面積１ｃ
ｍ² あたりのトランジスタ個数は１８００万に達し、ク
ロック周波数は５００ＭＨｚにもなるとの予測もある
（SRC,"National Technology Roadmap for Semiconduct
or",1997）。

【０００６】このような背景から、ＬＳＩの製造におい
てはディープサブミクロン時代の到来を迎えており、こ
れによりＬＳＩ設計は益々複雑になっている。例えば、
配線間隔が０．１μｍ程度ときわめて微小になったた
め、遅延や消費電力がゲート容量よりも配線負荷の方に
より大きく依存するようになったので、ＬＳＩの遅延、
消費電力やクロックスキューをその設計の上流側（機能
レベル、ＲＴＬレベル）で評価することはきわめて困難
になってきた。また、配線間隔が微小になったことによ
り、配線遅延を推定するための配線モデルに配線間の結
合容量の影響を反映させる必要が生じてきたが、この配
線間の結合容量を設計の上流側で推定することはほとん
ど不可能である。

【０００７】このため、設計の下流側（論理レベル、ト
ランジスタレベル）において、上流側の設計結果を修正
する機能が非常に重要になる。すなわち、設計の上流側
の評価機能と設計の下流側の修正機能とをうまく連携さ
せることによって、ＬＳＩ設計における手戻りを削減す
ることができ、ひいては設計コストを削減するととも
に、より質の高いＬＳＩ設計を実現することができる。

【０００８】設計の上流側と下流側とをうまく連携させ
るためには、上流側が必要とするモジュールの性能や面
積に関する精度の良い情報を、設計の下流側から短時間
で与える必要がある。すなわち、上流設計の合成ツール
がモジュールのアロケーションやバインディングを最適
化する際に設計空間を探索できるようにするためには、
下流側のモジュール合成装置には、複数の条件に対して
合成結果を即座に推定できるような機能が求められる。
ところが従来のモジュール合成装置はこのような機能を
有しておらず、１個の条件についてレイアウトモジュー
ルを合成するのみであった。このため、複数の条件につ
いてモジュールの性能や面積を推定しようとすると、そ
の都度実際にモジュールを合成するしかなく、このため
多大な処理時間を要するという問題があった。

【０００９】また、従来のモジュール合成装置では、セ
ル形状の自由度がほとんどなかったので、例えばドライ
ブ能力の最適なセルを選択したときなどに、セル間にデ
ッドエリアが生じやすかった。すなわち、レイアウトモ
ジュールの形状を精度よく最適化することができないと
いう問題があった。

【００１０】本発明は、かかる点に鑑みてなされたもの
であり、データパス回路のモジュール合成装置として、
遅延性能に優れたモジュールが合成できるように、ユー
ザの利便性を向上させることを課題とする。

【００１１】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、データパス
回路のレイアウトモジュールを合成するモジュール合成
装置として、データパスダイアグラムの各ファンクショ
ンの遅延を推定するファンクション特性推定部と、前記
ファンクション特性推定部によって推定された各ファン
クションの遅延を表示するファンクション特性表示部
と、前記データパスダイアグラムを表示するとともに、
このデータパスダイアグラムにおけるレジスタの配置
を、当該モジュール合成装置の外部から与えられた指示
に従って修正するデータパスダイアグラム表示修正部と
を備えているものである。

【００１２】請求項１の発明によると、ユーザはファン
クション特性表示部によって表示されたファンクション
の遅延を見ながら、インタラクティブに、データパスダ
イアグラムにおけるレジスタ配置をデータパスダイアグ
ラム表示修正部によって修正することができる。このた
め、タイムスロット間の処理時間のアンバランスを容易
に解消することができるので、従来よりも遅延性能に優
れたモジュールを合成することができる。

【００１３】そして、請求項２の発明では、前記請求項
１のモジュール合成装置におけるファンクション特性表
示部は、各ファンクションの遅延をタイムスロット毎に
まとめて表示するとともに、各ファンクションの遅延を
タイムスロット毎に和したものをタイムスロットの処理
時間として表示するものとする。

【００１４】請求項２の発明によると、各タイムスロッ
トの処理時間が表示されるので、ユーザはタイムスロッ
ト間の処理時間のアンバランスを解消するためのレジス
タの配置変更を容易に行うことができる。

【００１５】さらに、請求項３の発明では、前記請求項
２のモジュール合成装置におけるファンクション特性表
示部は、処理時間が最大となるタイムスロットをクロッ
ク周期を決定するタイムスロットとして表示するものと
する。

【００１６】請求項３の発明によると、データパス回路
のクロック周期を決定する，処理時間が最大となるタイ
ムスロットが表示されるので、ユーザはタイムスロット
間の処理時間のアンバランスを解消するためのレジスタ
の配置変更をさらに容易に行うことができる。

【００１７】また、請求項４の発明では、前記請求項１
のモジュール合成装置におけるファンクション特性推定
部は、各ファンクションの固有遅延および出力段ドライ
ブ能力を求める手段と、前記各ファンクションのコント
ロールに要する信号の遅延時間を推定する手段と、前記
各ファンクション間の仮想配線を推定する手段と、一の
ファンクションの遅延を、前記一のファンクションの固
有遅延と、前記一のファンクションのコントロールに要
する信号の遅延時間と、各ファンクション間の仮想配線
のうち前記一のファンクションの出力段が駆動する配線
を前記一のファンクションの出力段ドライブ能力で駆動
したときの配線遅延とを和することによって求める手段
とを備えているものとする。

【００１８】請求項４の発明によると、ファンクション
の遅延を、コントロールに要するキャリー等の信号の遅
延時間も考慮して求めるので、各ファンクションの遅延
がより精度良く推定される。

【００１９】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照して説明する。

【００２０】図１は本実施形態に係るモジュール合成装
置の構成を示すブロック図である。図１に示す本実施形
態に係るモジュール合成装置は、データパスダイアグラ
ム１を論理回路情報２に変換する機能レベル処理部１
１、機能レベル処理部１１からまたは外部から入力され
た論理回路情報２を基にしてデータパス回路においてセ
ルを特定する論理レベル処理部１２、セルが特定された
論理回路情報を基にしてデータパス回路のレイアウトモ
ジュール３を合成する合成処理部１３、ファンクション
やセル等の特性を表示する特性表示部２０、ファンクシ
ョンやセル等の特性を推定する特性推定部３０、合成さ
れるレイアウトモジュールが最適なものになるよう各種
の処理を行う最適化処理部３５、およびライブラリ５０
を備えている。また本実施形態に係るモジュール合成装
置は、モニタ６１と、キーボード、マウスなどの入力手
段６２とをさらに備えている。

【００２１】機能レベル処理部１１はデータパスダイア
グラム表示修正部１１ａを有しており、このデータパス
ダイアグラム表示修正部１１ａは、データパスダイアグ
ラム１をモニタ６１に表示するとともに、表示したデー
タパスダイアグラム１におけるレジスタの配置を、外部
から入力手段６２を介して与えられた指示に従って修正
（レジスタの移動、挿入または削除）する。論理レベル
処理部１２は、論理回路図情報２をモニタ６１に表示す
るとともにこの論理回路図情報２における各セルの範囲
を外部から入力手段６２を介して与えられた指示に従っ
て修正する論理回路図表示修正部１２ａを備えている。
合成処理部１３はレイアウト表示修正部１３ａを有して
おり、このレイアウト表示修正部１３ａは、外部から入
力手段６２を介して入力されたモジュールのフロアプラ
ンをモニタ６１に表示するとともに、表示したフロアプ
ランを、外部から入力手段６２を介して与えられた指示
に従って修正する。

【００２２】特性表示部２０は、データパスダイアグラ
ム１の各ファンクションの遅延時間その他の特性をライ
ブラリ５０から読み出して表示するファンクション特性
表示部２１を備えている。特性推定部３０は、データパ
スダイアグラム１の各ファンクションの遅延時間その他
の特性を推定するファンクション特性推定部３１、およ
びセルの面積等の特性を推定するセル特性推定部３２を
備えている。

【００２３】最適化処理部３５は回路クラスタリング処
理部３６、ゲートレベルドライブ能力最適化部３７、ト
ランジスタレベルドライブ能力最適化部３８、およびモ
ジュール内部配線処理部３９を備えている。またライブ
ラリ５０は、論理回路ライブラリ５１、トランジスタ回
路ライブラリ５２、およびテクノロジライブラリ５３を
備えている。

【００２４】また本実施形態に係るモジュール合成装置
は、モジュールの合成結果であるレイアウトモジュール
３とともに、遅延によってパラメタライズされた、レイ
アウトモジュールの形状関数４をモジュール推定データ
として出力する。または、レイアウトモジュール３およ
び形状関数４のうちのいずれか一方を、モジュール推定
データとして出力する。

【００２５】図２はデータパスダイアグラム表示修正部
１１ａがモニタ６１に表示するデータパスダイアグラム
１の一例である。図２において、Ｉ１〜Ｉ４は入力端
子、Ｆ１〜Ｆ４はファンクション、Ｅ１〜Ｅ９はデータ
の流れ、Ｒ１〜Ｒ６はレジスタ、Ｏ１は出力端子であ
る。なお、本実施形態に係るモジュール合成装置が扱う
データパスダイアグラム１は、レジスタの配置の修正と
モジュールバインディング（前記ファンクションに割り
当てる実際の回路の選択）を変更することを許容する。
一方、リソースシェアリングは認めない。

【００２６】本実施形態に係るモジュール合成装置によ
ると、ユーザは、インタラクティブ操作によって、デー
タパスダイアグラム１におけるレジスタの配置を修正す
ることができる。

【００２７】各ファンクションの遅延時間およびレジス
タの挿入位置は、ＬＳＩのクロック周期に影響を与え
る。通常は上流の設計工程においてリソースシェアリン
グおよびモジュールバインディングが行われるとともに
データパスダイアグラムにおけるレジスタの挿入位置が
決められ、モジュール合成装置は、上流の設計工程にお
いてこれらの条件が与えられたデータパスダイアグラム
についてレイアウトモジュールを合成する。しかし、プ
ロセステクノロジが変化した場合には、上流の設計工程
における情報を最大限に利用して、レイアウトモジュー
ルを再利用、再最適化することが求められる。このよう
な場合には、モジュール合成において、上流の設計工程
で決定された動作仕様を変えない範囲でレジスタの移動
を許容することが好ましい。本実施形態に係るモジュー
ル合成装置を用いれば、パイプライン処理に関するレジ
スタの挿入位置をインタラクティブに指定することがで
きるので、レイアウトモジュールの再利用、再最適化を
行うことができる。

【００２８】すなわち、本実施形態に係るモジュール合
成装置の特徴の１つは、モジュール合成において、デー
タパスダイアグラムにおけるレジスタの配置を、インタ
ラクティブ操作によって修正可能にする機能を有するこ
とである。

【００２９】図３は図２に示すデータパスダイアグラム
１に対応した、ファンクション特性表示部２１がモニタ
６１に表示する画面の一例である。図３に示すように、
ファンクション特性表示部２１の表示画面では、各ファ
ンクションの遅延等の特性がタイムスロット毎にまとめ
て表示される。

【００３０】各ファンクションの遅延はファンクション
特性推定部３１によって求められる。ファンクション特
性推定部３１によって求められた各ファンクションの遅
延は論理回路ライブラリ５１に格納され、また面積、消
費電力についても同様に論理回路ライブラリ５１に格納
される。ファンクション特性表示部２１は論理回路ライ
ブラリ５１から各ファンクションの遅延、面積、消費電
力を読み出して、図３に示すようにモニタ６１に表示す
る。

【００３１】図２に示すデータパスダイアグラムでは、
タイムスロット１において、ファンクションＦ２（加
算）とＦ３（乗算）とが順次行なわれる。この場合、フ
ァンクションＦ２の遅延（１０）とファンクションＦ３
の遅延（４０）との和（５０）がタイムスロット１の処
理時間になる。ファンクション特性表示部２１の表示画
面では、各ファンクションの遅延とともに各タイムスロ
ットの処理時間を表示するために、例えば図３に示すよ
うに、各ファンクションの遅延は黒い帯で表示され、各
タイムスロットの処理時間はハッチのかかった帯で表示
される。

【００３２】各タイムスロットの演算はそれぞれ、１ク
ロック周期内で処理される必要がある。したがって、ク
ロック周期を決める要因となるのは、タイムスロット１
個あたりの最大処理時間であり、図３ではタイムスロッ
ト１の処理時間（５０）がこれに相当する。すなわちタ
イムスロット１に割り当てられたファンクションの処理
速度を上げることによってクロック周期を短縮すること
ができる。このことをユーザに示すために、例えば図３
に示すように、処理時間が最大となるタイムスロットに
“＊”を表示する。

【００３３】また、処理時間が最大になるタイムスロッ
ト以外のタイムスロットに割り当てられたファンクショ
ンは、そのタイムスロットの処理時間がタイムスロット
１個あたりの最大処理時間に達するまでは、遅延のより
大きいものに置き換えることが可能である。このことを
示すために、例えば図３に示すように、各タイムスロッ
トにおいて、タイムスロット１個当たりの最大処理時間
すなわちクロック周期を白枠で表示する。この白枠の中
の黒い帯以外の部分によって表現される遅延の余裕を、
スラックと呼ぶ。

【００３４】従来のモジュール合成装置は、データパス
ダイアグラムにおけるレジスタの配置を修正する機能を
有さなかったので、タイムスロット間に処理時間のアン
バランスがあってもこれを解消することができず、この
ため、遅延性能の優れたモジュールを合成することがで
きなかった。またパイプライン処理のためのレジスタの
挿入位置は固定されており、モジュールの性能が改善さ
れるようレジスタの位置を修正することもできなかっ
た。また、ユーザが各ファンクションの特性を把握して
モジュールの性能の最適化を行うことが困難であった。
すなわち、従来のモジュール合成装置は、各ファンクシ
ョンの特性やモジュール性能の面でクリティカルとなる
部分等を表示する機能を持たず、合成結果についての特
性情報しか得られなかったので、モジュールの性能の最
適化を行うのに人手による繁雑な作業が要求され、モジ
ュール開発に時間がかかった。

【００３５】ところが本実施形態に係るモジュール合成
装置では、ユーザは、図３に示すようなファンクション
特性表示部２１による表示画面を見て、データパスダイ
アグラムにおけるレジスタの配置を修正することができ
る。このため、タイムスロット間の処理時間のアンバラ
ンスを解消することができるので、従来よりも遅延性能
に優れたモジュールを合成することができる。

【００３６】図４は論理回路図表示修正部１２ａがモニ
タ６１に表示する，データパス回路を表す論理回路の一
例である。図４において、１０１はレジスタ、１０２は
セル、１０３はレジスタ列である。セル１０２は、１つ
または複数の論理回路をグループ化することによって得
られる。

【００３７】本明細書において、セルとは１まとまりの
機能を有する回路の集合を表現する概念である。セルの
具体的な実現は設計フェーズによって異なる。すなわ
ち、設計の初期においてはセルは機能情報によって表さ
れ、論理設計が終了すればセルは論理回路の集合によっ
て表され、回路設計が終了すればセルはトランジスタレ
ベルの回路によって表され、レイアウト設計が完了すれ
ばセルはレイアウト図によって表される。セルのことを
ファンクションセルまたは機能セルということもある。
演算を行うためのセルを演算セル、データの記憶を行う
ためのセルを記憶セルという。

【００３８】上流設計においてはセルはファンクション
に対応するので、機能レベル処理部１１はデータパスダ
イアグラム１に従い、データの流れに沿って演算セル列
と記憶セル列（レジスタセル列）とを配置し、論理回路
ライブラリ５１から各ファンクションに対応した論理回
路を読み出し割り当てることによって、データパスダイ
アグラム１を論理回路情報２に変換する。論理回路図表
示修正部１２ａは、論理レベル処理部１２に入力された
論理回路情報２を論理回路図の形でモニタ６１に画面表
示するとともに、この論理回路図における各セルの範囲
を、外部から入力手段６２を介して与えられた指示に従
って修正する。

【００３９】したがって、本実施形態に係るモジュール
合成装置では、ユーザのインタラクティブ操作によっ
て、セルに含まれる論理回路の集合の変更を行ったり、
セル列配置の入れ替えを行うことが可能である。

【００４０】図５はレイアウト表示修正部１３ａがモニ
タ６１の画面に表示する，レイアウトモジュールのフロ
アプランの一例である。図５において、１１１はレジス
タセル列、１１２は演算セル列である。合成処理部１３
は、論理レベル処理部１２によって決定された図４に示
すようなセルの接続情報に従って、外部から入力手段６
２を介して与えられた指示に従って、レイアウトモジュ
ールのフロアプランを作成する。なお、ユーザの指定ま
たは自動最適化処理によって、レイアウトモジュールの
フロアプランとしてセルの２段積み等を選択することが
可能である。

【００４１】また、ライブラリ５０のデータも特性表示
部２０によって画面表示される。

【００４２】図６は論理回路ライブラリ５１のデータの
画面表示例であり、加算器に対する面積、遅延および消
費電力のデータを示す図である。論理回路ライブラリ５
１には加算器のような各ファンクションのデータが面
積、遅延および消費電力をパラメタライズした形で格納
されている。これらのデータはファンクション特性推定
部３１によって計算される。図６において、ハッチのか
かった部分は、現在このファンクション（加算器）に対
して選択されている回路を示している。ユーザは、例え
ば、図３に示すようなファンクション特性を見て遅延を
改善すべきファンクションを見つけ、図６に示すような
表示からこのファンクションに対する最適な回路を選択
することによって、インタラクティブに、最適化を行う
ことができる。

【００４３】図７はトランジスタ回路ライブラリ５２の
データの画面表示例であり、インバータに対するトラン
ジスタ回路を示す図である。トランジスタ回路ライブラ
リ５２には各論理回路に対応したトランジスタ回路のデ
ータが格納されている。図７において、ハッチのかかっ
た部分は、現在この論理回路（インバータ）に対して選
択されているトランジスタ回路を示している。

【００４４】またテクノロジライブラリ５３には、現在
使用しているテクノロジのデザインルール、制約条件、
回路パラメータ等が格納されており、主として最適化処
理部３５によって参照される。

【００４５】セル特性推定部３２は、トランジスタレベ
ルの回路構成が与えられたセルについて、遅延によって
パラメタライズされた形状関数を求める。図８は遅延に
よってパラメタライズされたセルの形状関数の一例を示
すグラフである。図８に示すように、遅延によってパラ
メタライズされたセルの形状関数とは、複数の遅延要求
に対してそれぞれ求められたセルの形状関数の集合であ
り、それぞれの形状関数は、一の遅延要求を満足するセ
ルの高さ（Ｙ）と幅（Ｘ）との関係を表しており、セル
形状の自由度を表現している。この遅延によってパラメ
タライズされたセルの形状関数は、合成処理部１３によ
ってモジュールを合成する際に、モジュール内のセル間
のデッドエリアを最小化し、モジュールの集積度を向上
させるために用いられる。

【００４６】セルについてのトランジスタレベルの回路
構成が与えられたとき、セル特性推定部３２は、セルに
ついて複数の遅延要求を設定し、以下に示す＜セルの形
状関数推定処理＞を各遅延要求に対して行うことによっ
て、図８に示すような遅延によってパラメタライズされ
たセルの形状関数を求める。なお、セル高さの上限およ
び下限は与えられるものとする。＜セルの形状関数推定
処理＞（ステップＥ１）セルに対して、一の遅延要求を
設定する。（ステップＥ２）各トランジスタのゲート幅
を最適化する（例えば、Fishburn et. al,"TILOS: A Po
synomial Programming Approach to Transistor Sizin
g", ICCAD85, pp.326- 328, 1985.に開示されたトラン
ジスタサイズ最適化方法を用いればよい）。（ステップ
Ｅ３）セルを構成するトランジスタのうち、直列接続さ
れたトランジスタを拡散共有するものとしてグループ化
する。

【００４７】図９はセルを構成するトランジスタ回路の
一例を示す図である。図９において、ＶＤＤは電源、Ｇ
ＮＤはグランド、ＴＰＡ〜ＴＰＤはＰ型トランジスタ、
ＴＮＡ〜ＴＮＤはＮ型トランジスタである。Ｐ型トラン
ジスタＴＰＡとＴＰＢ、および、Ｐ型トランジスタＴＰ
ＣとＴＰＤとは、それぞれ直列接続されている。直列接
続されているトランジスタは拡散共有するものとしてグ
ループ化し、これにより、トランジスタグループＧ１〜
Ｇ６を定める。（ステップＥ４）セルの構造定義に従っ
てセルの高さの取り得る候補を求める。

【００４８】ここではセルが、Ｐチャネル領域とＮチャ
ネル領域とが縦積みされたＣＭＯＳのセルであるものと
し、Ｐチャネル領域およびＮチャネル領域の高さの上限
と下限が与えられているものとする。各トランジスタグ
ループのうち、当該トランジスタグループが属するチャ
ネル領域の高さの下限値よりもゲート幅が大きなものに
ついて折り返しを行うものとし、折り返しを行った場合
の形状関数を求める。

【００４９】図９に示すトランジスタ回路において、Ｐ
チャネル領域のトランジスタグループＧ１のゲート幅が
１２であり、かつＰチャネル領域の高さが４から８の間
に制限されているものと仮定する。

【００５０】図１０はトランジスタグループＧ１の，折
り返しの形態を変えたときの形状の変化を示す図であ
る。図１０（ａ）〜（ｅ）に示すように、トランジスタ
グループＧ１を囲む矩形は折り返し段数を変えることに
よって形状が変化する。例えば、折り返しのない（ａ）
では幅が６、高さが１２、１段折り返しの（ｂ）、
（ｃ）ではそれぞれ幅が１０、高さが８および幅が１
０、高さが６、２段折り返しの（ｄ），（ｅ）ではそれ
ぞれ幅が１４、高さが５および幅が１４、高さが４であ
る。

【００５１】この結果、トランジスタグループＧ１の形
状関数は図１１に示すようなグラフになる。図１１にお
いて、グラフ上の点１２０ａ〜１２０ｅは、図１０
（ａ）〜（ｅ）のレイアウトにそれぞれ対応する。前述
のＰチャネル領域の高さ制限により、ハッチのかかって
いない部分の形状関数のみが実際にレイアウト可能なも
のになる。他のトランジスタグループについても同様
に、形状関数を求めることができる。

【００５２】このようにして求めた各トランジスタグル
ープの形状関数によって、Ｐチャネル領域およびＮチャ
ネル領域の高さを与えたときに取り得るトランジスタの
面積を知ることができる。トランジスタ面積の効率が最
も良いのは、各形状関数においてトランジスタの幅が変
化するポイントであるため、そのようなポイントをＰチ
ャネル領域およびＮチャネル領域の高さの候補として全
てリストアップする。

【００５３】Ｐチャネル領域のトランジスタグループと
Ｎチャネル領域のトランジスタグループとはセル内で上
下に縦積みされるので、その間にＰＮ分離領域および配
線のための間隔Ｄｄを確保する必要がある。このため、
間隔Ｄｄを配線ネットから統計的に与えられるテーブル
を準備し、このテーブルによって与えられる間隔Ｄｄを
Ｐチャネル領域およびＮチャネル領域の高さの候補に加
えることによって、セル高さ候補を求める。（ステップ
Ｅ５）各セル高さ候補について、それぞれ、トランジス
タ面積と各ネットのファンアウト数に基づく予想配線長
に基づく配線面積とを加え、さらに出力ネット、電源ネ
ットおよびグランドネットの個数分だけ拡散共有が行わ
れると仮定して、これらのネットについての拡散共有に
よる面積削減分を減ずることによって、セル面積を推定
する。その後、推定したセル面積を当該セル高さ候補で
除することによって得られた値を、当該セル高さ候補に
対応するセル幅とする。ここで、ファンアウト数と配線
長との関係はテーブルによってあらかじめ与えられるも
のとする。（ステップＥ６）ステップＥ５で得られた、
各セル高さ候補とこれに対応するセル幅との組み合わせ
を基にして、ステップＥ１において設定した一の遅延要
求についての、セルの形状関数を求める。

【００５４】従来のモジュール合成装置では、セル形状
の自由度があまりなかったので、例えばドライブ能力の
最適なセルを選択したとき等にセル間にデッドエリアが
生じやすいという問題があった。すなわち、所望のセル
形状を実現する機能やセル形状の取り得る候補を短時間
で推定する機能はなく、セル形状は予め準備されたもの
の中から選択するしかなかったので、セル間にデッドエ
リアが生じやすく、したがってレイアウトモジュール形
状を精度よく最適化することができないという問題があ
った。

【００５５】これに対して、本実施形態に係るモジュー
ル合成装置では、セルについて形状関数が求められるの
で、レイアウトモジュールの形状を精度よく最適化する
ことができる。

【００５６】ファンクション特性推定部３１は、ファン
クションの遅延を以下のようにして求める。まず、論理
回路ライブラリ５１からファンクションの固有遅延およ
び出力段のドライブ能力を読み出すとともに、合成処理
部１３からファンクション間の仮想配線を読み出す。こ
こで、図１２に示すような配線のネットに係る端子１１
３を全て含む矩形１１４の半周を仮想配線の長さとす
る。さらに、同じ機能を実現しかつ相異なるビットに対
するセル同士の距離に基づき、このファンクション内部
のキャリー等のコントロール配線長を推定する。次に、
ファンクション間のデータを流すための仮想配線を前記
ファンクションの出力段ドライブ能力で駆動した場合の
配線遅延を計算する。最後に、このファンクションの固
有遅延と、このファンクションをコントロールする信号
の遅延時間と、計算した配線遅延との和を、当該ファン
クションの遅延として求める。

【００５７】また、ファンクション特性推定部３１は、
ファンクションの消費電力を以下のようにして求める。

【００５８】論理回路ライブラリ５１には、各ファンク
ションに対して入力信号の変化回数から出力信号の変化
回数を求める伝搬式が格納されている。チップ全体の使
用条件において電力を評価するためのテストパターンよ
り求めた、このモジュールのデータ信号およびコントロ
ール信号の変化回数を与える。前記のようなテストパタ
ーンが存在しない場合は、例えば特開平８−６９８０号
公報に開示された方法によって、このモジュールのデー
タ信号の変化回数を統計的方法によって与えることも可
能である。ファンクション特性推定部３１は、このモジ
ュールのデータ信号およびコントロール信号の変化回数
を入力する手段を備えており、このモジュールの使用条
件をデータベースに蓄え、これに基づき各ファンクショ
ンの消費電力の評価を可能とする。

【００５９】ファンクション特性推定部３１は、まず外
部システムから、チップ全体の使用条件におけるモジュ
ールのデータ信号およびコントロール信号の変化回数を
入力する。次に、データパス回路の入力側から順次、各
ファンクションに対して定義された前記伝搬式を用い
て、出力信号の変化回数を求める処理を繰り返し行う。
次に、各信号線の負荷と信号の変化回数より各ファンク
ションの消費電力を計算する。計算した各ファンクショ
ンの消費電力は論理回路ライブラリ５１に格納される。
なお、ファンクションの動作記述から前記伝搬式を求め
る方法としては、例えば特開平８−６９８０号公報に開
示された方法を用いればよい。

【００６０】次に、最適化処理部３５について説明す
る。

【００６１】回路クラスタリング処理部３６は、図１３
に示すような論理回路図において、回路要素をグループ
化することによって、セルを特定するものである。回路
クラスタリング処理部３６による回路クラスタリング処
理方法を図１３を用いて説明する。

【００６２】図１３（ａ）は１ビットのネットリストに
含まれる回路を示す図、図１３（ｂ）は図１３（ａ）に
ついてセルに対する回路要素の割り当てを行った例を示
す図であり、１３１Ａ〜１３１Ｆは回路要素、１３２Ａ
〜１３２Ｃは作成しようとしているセル、１３３Ａ〜１
３３Ｆは配線である。図１３（ｂ）において、回路要素
１３１Ａ〜１３１Ｆにはそれぞれ面積推定値が記されて
おり、セル１３２Ａ〜１３２Ｃにはそれぞれ面積の制限
値が上に付されている。

【００６３】まず遅延のクリティカルパス上の配線を見
つけ、この配線に重み付けを行う。次に外部からの指定
によりセル面積の上限値を与える。拡散共有するときの
各セルに含まれる回路要素の面積の総和が前記上限値以
下であり、且つ、重みつけした配線のカット数が最小と
なるように、各セルに含まれる回路要素の入れ替えを繰
り返すことによって、各セルに含まれる回路要素の集合
を決定する。ここで、各セルに含まれる回路要素の面積
の総和は、前述のセル特性推定部３２によって計算す
る。

【００６４】最後に他のビットのネットリストに含まれ
る各回路要素に対して、最初に処理したビットのネット
リストに含まれる回路要素との対応に基づいて、セルと
してのグループ化を決定する。

【００６５】ゲートレベルドライブ能力最適化部３７
は、特性表示部２０が表示するデータにおいて、スラッ
クが存在するファンクションまたはセルに対して、より
出力段ドライブ能力が低く、かつ、面積の小さい回路に
置き換えることを繰り返すことによって、各セルの出力
段ドライブ能力を最適化する。

【００６６】トランジスタレベルドライブ能力最適化部
３８は、各セルの出力段のトランジスタサイズが与えら
れた場合に、このセルの遅延時間を与えたときに面積が
最小となるようにセル内の各トランジスタのサイズを最
適化する。例えば、Fishburnet. al,"TILOS: A Posynom
ial Programing Approach to Transistor Sizing",ICCA
D85, pp.326- 328, 1985. に開示されたトランジスタサ
イズ最適化方法によって実現される。

【００６７】モジュール内部配線処理部３９はセル間の
配線を行うものであり、例えば、J.Cong,B.Preas,and
C.L.Lin,"General models and algorithms for over-th
e-cell routing in standard cell design",Proc.of DA
C,pp.709-715,June 1990に開示された方法が用いられ
る。

【００６８】合成処理部１３は、モジュールの合成結果
であるレイアウトモジュール３と、遅延によってパラメ
タライズされたモジュールの形状関数４とを、モジュー
ル推定データとして出力する。図１４は遅延によってパ
ラメタライズされたモジュールの形状関数４の一例を表
すグラフである。

【００６９】図１に示すモジュール合成装置によるモジ
ュール合成処理について説明する。図１５は図１に示す
モジュール合成装置によるモジュール合成処理の流れを
示すフローチャートである。

【００７０】まずステップＳＴ１において、機能レベル
処理部１１にデータパスダイアグラム１を入力し、ファ
ンクション特性表示部２１によって画面表示された各フ
ァンクションの遅延等の特性を見てユーザがデータパス
ダイアグラム表示修正部１１ａに指示を与えることによ
って、または遅延最適化の評価指標の下で機能レベル処
理部１１によって自動的に、データパスダイアグラム１
においてレジスタ配置の修正を行う。

【００７１】次にステップＳＴ２において、ステップＳ
Ｔ１で入力しかつレジスタ配置を修正されたデータパス
ダイアグラムについて、機能レベル処理部１１によっ
て、各ファンクションに、対応する論理回路を論理回路
ライブラリ５１から読み出して割り当てることによって
論理回路情報２を生成し、論理レベル処理部１２に入力
する。ここでの論理回路情報２は回路の論理のみを表現
するものであり、論理に相当するトランジスタ回路まで
は表現していない。なお論理回路情報２は、外部から直
接スケマエディタなどの入力手段６２を介して入力して
もよい。すなわち、本実施形態のモジュール合成装置で
は、抽象的なレベルで表現したデータパスダイアグラム
１または論理レベルで表現した論理回路情報２のいずれ
の入力も可能である。

【００７２】次にステップＳＴ３において、ステップＳ
Ｔ２で入力した論理回路をブロック上に概略配置する。

【００７３】次にステップＳＴ４において、ステップＳ
Ｔ３による概略配置に基づき、論理回路間の仮想配線長
を求める。

【００７４】次にステップＳＴ５において、各論理回路
に、対応するトランジスタ回路をトランジスタ回路ライ
ブラリ５２から読み出して割り当てる。トランジスタ回
路ライブラリ部５２には各論理回路に対してトランジス
タ回路の候補がいくつか準備されており、この中からフ
ァンアウト数や遅延時間の期待値に応じて最適な候補を
選択することによって、論理回路のトランジスタ回路へ
の割り当ては行われる。

【００７５】次にステップＳＴ６において、ゲートレベ
ルドライブ能力最適化部３５によって、論理回路間の仮
想配線長、および遅延目的、遅延制約に基づき各論理回
路の出力段ゲートのドライブ能力の最適化を行う。

【００７６】次にステップＳＴ７において、回路のクラ
スタリングを行う。ここでは、ユーザが論理回路図表示
修正部１２ａに指示を与えることによってまたは回路ク
ラスタリング処理部３５による自動処理によって回路を
グループ化し、これによりセルを特定する。

【００７７】次にステップＳＴ８において、ステップＳ
Ｔ７で求めた各セルに対して、トランジスタレベルドラ
イブ能力最適化部３８によって、セル内部遅延の最小化
および面積最小化を目的として、セル内部ドライブ能力
最適化およびセルのレイアウト合成を行う。

【００７８】次にステップＳＴ９において、モジュール
内部配線処理部３９によってセル間の配線を行う。

【００７９】最後にステップＳＴ１０において、モジュ
ール推定データを生成する。

【００８０】ステップＳＴ１０について詳細に説明す
る。ここでは、セルをスライシング構造に並べる場合に
限定し、モジュールのフロアプランは外部から合成処理
部１３に与えられているものとする。

【００８１】まず、クロック周期を外部から設定する。
次に設定されたクロック周期の間にレジスタ間のデータ
転送が行えるよう、各レジスタ間の各セルに対して、出
力段ドライブ能力およびセル内の遅延要求を与える。与
えられた各セルの出力段ドライブ能力およびセル内遅延
要求に基づき、セル特性推定部３２によって、各セルの
遅延によってパラメタライズされた形状関数を求める。

【００８２】次に、モジュールについて複数の遅延要求
を設定し、以下に示す＜モジュールの形状関数推定処理
＞を各遅延要求に対して行うことによって、モジュール
の形状関数をそれぞれ求める。 ＜モジュールの形状関数推定処理＞ （ステップＦ１）設定された遅延要求を満足し、かつ、
モジュール面積が最小になるように各セルの遅延要求を
決める。この処理については後述する。 （ステップＦ２）モジュールを構成する各セルについ
て、ステップＦ１で決めた遅延要求から、セル特性推定
部３２によってすでに求められている，遅延によってパ
ラメタライズされた形状関数を参照して、一の形状関数
を決める。 （ステップＦ３）ステップＦ２で決めた各セルの形状関
数と、モジュールのフロアプランとから、モジュールの
形状関数を求める。

【００８３】図１６を参照してステップＦ３の処理につ
いて説明する（L.Stockmayer,"Optimal Orientations o
f Cells in Slicing Floorplan Designs",Information
andControl,Vol.59,pp.91-101,1983に開示）。図１６に
おいて、（ａ）はセルＡの形状関数、（ｂ）はセルＢの
形状関数、（ｃ）は垂直方向に隣接したセルＡ，Ｂを囲
む矩形の形状関数をそれぞれ示している。（ｃ）に示す
形状関数は、（ａ）に示す形状関数と（ｂ）に示す形状
関数とをＹ方向に加えたものである。すなわち、垂直方
向に隣接したセルを囲む矩形の形状関数は、各セルの形
状関数をＹ方向に加えることによって、求めることがで
きる。同様に、水平方向に隣接したセルを囲む矩形の形
状関数は、各セルの形状関数をＸ方向に加えることによ
って、求めることができる。したがって、スライシング
構造で表現されたセルの隣接関係に基づいて、Ｘ、Ｙ方
向それぞれに各セルの形状関数を加えることによって、
モジュール全体の形状関数を求めることができる。そし
て、求めたモジュール全体の形状関数にセル間配線に相
当する面積を加えることによって、モジュールの形状関
数を求める。

【００８４】ステップＦ１の処理について詳細に説明す
る。ステップＦ１において、各セルの遅延要求を決める
ための目的関数を、次の式（１）のように定める。

【００８５】 目的関数＝（モジュール面積）＊ｐ …（１） なお、ｐはペナルティ定数であり、モジュールが遅延要
求を満足するときは１とし、満足しないときは２とす
る。

【００８６】そして、式（１）に示す目的関数の値が最
小になるように、逐次改善法などによって各セルの遅延
要求を求める。具体的には、まず各セルの遅延として初
期値を与え、目的関数を求めつつ、各セルの遅延を変化
させていき（このときの変化量は、セル特性推定部３２
によってすでに求めた，遅延によってパラメタライズさ
れたセルの形状関数に応じて決めればよい）、目的関数
が最小になるときの各セルの遅延を、遅延要求として決
定する。

【００８７】式（１）の目的関数におけるモジュール面
積は、モジュールの形状関数における最小面積で与える
ものとする。また、ここでのモジュールの形状関数は、
前記ステップＦ３と同様に、セル遅延から決まる各セル
の形状関数とモジュールのフロアプランとから求める。

【００８８】また、モジュールが遅延要求を満足するか
否かは、モジュールの遅延を推定し、このモジュールの
遅延と遅延要求とを比較することによって判断する。

【００８９】モジュールの遅延は、このモジュールの入
力端子から出力端子までの各パスの遅延すなわちパス遅
延の最大値または平均値のいずれかによって定義する。
パス遅延は、このパスを構成する各セルの遅延と、モジ
ュールの形状関数およびフロアプランから推定した配線
負荷を基に推定した配線遅延との和によって求められ
る。

【００９０】本実施形態に係るモジュール合成手順につ
いて補足説明を行う。

【００９１】図２に示すようなデータパスダイアグラム
は、レジスタの挿入位置や配線の挿入位置が確定する前
のファンクションを通して流れるデータのフローを表現
するものであり、パイプライン等のスケジューリング
は、レジスタの挿入位置を決定することによってレジス
タ間パスを定義し、レジスタ間パスの演算の処理順序を
与える問題と定義できる。

【００９２】データパスダイアグラムのレベルにおける
モジュールの最適化は、（１）レジスタの挿入位置の最
適化、（２）レジスタ間の回路のタイミングの最適化、
（３）レジスタ間の回路の内部遅延の最適化によって実
現される。

【００９３】（１）については、本実施形態に係るモジ
ュール合成装置は、データパスダイアグラムを表示する
機能とレジスタの挿入位置を外部からの指示により修正
する機能とを有するデータパスダイアグラム表示修正部
１１ａを備えており、ユーザがパイプライン処理のため
のレジスタ挿入位置を指示することによって、スケジュ
ーリング情報をモジュール合成に反映させることができ
る。

【００９４】（２）については、回路全体においてクリ
ティカルパスとなるレジスタ間を見つけ出し、このクリ
ティカルパスに係る回路のドライブ能力を一律に増大さ
せることを繰り返すことによって、実現可能である。各
ファンクションに相当する論理回路は、論理回路ライブ
ラリ５１を参照することによって得られる。

【００９５】（３）については、各ファンクションに相
当するトランジスタ回路を生成し、生成したトランジス
タ回路の各トランジスタのゲート幅を設定変更すること
によって、面積と遅延時間を最適化することができる。
本実施形態では、論理回路ライブラリ５１が面積と遅延
時間をパラメータとしたインスタンス情報を有してお
り、このパラメータを最適化することによってレジスタ
間の回路の内部遅延を所望の値に設定する。論理回路ラ
イブラリ５１が有するインスタンス情報は、セル特性推
定部３２によって生成される。

【００９６】

【発明の効果】以上のように本発明によると、ユーザ
が、データパスダイアグラムにおけるタイムスロット間
の処理時間のアンバランスを容易に解消することができ
るので、従来よりも遅延性能に優れたモジュールを合成
することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るモジュール合成装置
の構成を示すブロック図である。

【図２】データパスダイアグラムの一例であり、データ
パスダイアグラム表示修正部１１ａが表示する画面の一
例である。

【図３】図２に示すデータパスダイアグラムに対応し
た、ファンクション特性表示部２１が表示する画面の一
例である。

【図４】データパス回路を論理レベルで表現する論理回
路図の一例であり、論理回路図表示修正部１２ａが表示
する画面の一例である。

【図５】レイアウト表示修正部１３が表示する画面の一
例である。

【図６】論理回路ライブラリ５１のデータの画面表示例
であり、加算器に対する面積、遅延および消費電力のデ
ータを示す図である。

【図７】トランジスタ回路ライブラリ５２のデータの画
面表示例であり、インバータに対するトランジスタ回路
を示す図である。

【図８】セル特性推定部３２によって求められたセルの
形状関数の一例を示すグラフである。

【図９】セルを構成するトランジスタ回路の一例を示す
図である。

【図１０】（ａ）〜（ｅ）は折り返しの形態を変えたと
きの図９に示すトランジスタグループＧ１の形状の変化
を示す図である。

【図１１】図９に示すトランジスタグループＧ１の形状
関数を示すグラフである。

【図１２】仮想配線の長さを説明するための図である。

【図１３】回路クラスタリング処理方法を説明するため
の図であり、（ａ）は１ビットのネットリストに含まれ
る回路を示す図、（ｂ）は（ａ）についてセルに対する
回路要素の割り当てを行った例を示す図である。

【図１４】モジュール推定データすなわちレイアウトモ
ジュールの高さと幅との関係を表す形状関数の一例を表
すグラフである。

【図１５】本実施形態に係るモジュール合成処理の流れ
を示すフローチャートである。

【図１６】モジュールの形状関数を求める方法を示す図
であり、（ａ）はセルＡの形状関数を示す図、（ｂ）は
セルＢの形状関数を示す図、（ｃ）は垂直方向に隣接し
たセルＡ，Ｂを囲む矩形の形状関数を示す図である。

【符号の説明】

１ データパスダイアグラム ２ 論理回路情報 ３ レイアウトモジュール ４ 形状関数 １１ 機能レベル処理部 １１ａ データパスダイアグラム表示修正部 １２ 論理レベル処理部 １２ａ 論理回路図表示修正部 １３ 合成処理部 ２１ ファンクション特性表示部 ３１ ファンクション特性推定部 ３２ セル特性推定部 Ｆ１〜Ｆ４ ファンクション Ｒ１〜Ｒ６ レジスタ １０２ セル Ｇ１〜Ｇ６ トランジスタグループ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データパス回路のレイアウトモジュール
   を合成するモジュール合成装置であって、 データパスダイアグラムの各ファンクションの遅延を推
   定するファンクション特性推定部と、 前記ファンクション特性推定部によって推定された各フ
   ァンクションの遅延を表示するファンクション特性表示
   部と、 前記データパスダイアグラムを表示するとともに、この
   データパスダイアグラムにおけるレジスタの配置を、当
   該モジュール合成装置の外部から与えられた指示に従っ
   て修正するデータパスダイアグラム表示修正部とを備え
   ていることを特徴とするモジュール合成装置。
2. 【請求項２】 請求項１記載のモジュール合成装置にお
   いて、 前記ファンクション特性表示部は、 各ファンクションの遅延をタイムスロット毎にまとめて
   表示するとともに、各ファンクションの遅延をタイムス
   ロット毎に和したものをタイムスロットの処理時間とし
   て表示するものであることを特徴とするモジュール合成
   装置。
3. 【請求項３】 請求項２記載のモジュール合成装置にお
   いて、 前記ファンクション特性表示部は、 処理時間が最大となるタイムスロットを、クロック周期
   を決定するタイムスロットとして表示するものであるこ
   とを特徴とするモジュール合成装置。
4. 【請求項４】 請求項１記載のモジュール合成装置にお
   いて、 前記ファンクション特性推定部は、 各ファンクションの固有遅延および出力段ドライブ能力
   を求める手段と、 前記各ファンクションのコントロールに要する信号の遅
   延時間を推定する手段と、 前記各ファンクション間の仮想配線を推定する手段と、 一のファンクションの遅延を、前記一のファンクション
   の固有遅延と、前記一のファンクションのコントロール
   に要する信号の遅延時間と、各ファンクション間の仮想
   配線のうち前記一のファンクションの出力段が駆動する
   配線を前記一のファンクションの出力段ドライブ能力で
   駆動したときの配線遅延とを和することによって求める
   手段とを備えていることを特徴とするモジュール合成装
   置。