JPH1132426A - Protection equipment for inverter - Google Patents
Protection equipment for inverterInfo
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- JPH1132426A JPH1132426A JP9184197A JP18419797A JPH1132426A JP H1132426 A JPH1132426 A JP H1132426A JP 9184197 A JP9184197 A JP 9184197A JP 18419797 A JP18419797 A JP 18419797A JP H1132426 A JPH1132426 A JP H1132426A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、３値レベルイン
バータに使用されるスイッチング素子が破壊するのを防
止するインバータの保護装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter protection device for preventing a switching element used in a ternary level inverter from being destroyed.
【０００２】[0002]
【従来の技術】従来の３値レベルインバータとして例え
ば図２および図３に示すものである。かかるインバータ
では、図示しない種々の保護回路によって、そのインバ
ータを構成するスイッチング素子が直流母線電圧を受け
て破損しないように保護されている。これについて説明
すると、Ｑ１〜Ｑ４は直流母線の高圧側Ｐと低圧側Ｎと
の間に直列接続されたＵ相分の４個のスイッチング素子
（ＩＧＢＴ）であるスイッチ、Ｄ１〜Ｄ４は各スイッチ
Ｑ１〜Ｑ４に逆並列接続されたフライホイルダイオー
ド、Ｄ１３，Ｄ１４はクランプダイオードである。2. Description of the Related Art A conventional ternary level inverter is shown in FIGS. 2 and 3, for example. In such an inverter, various protection circuits (not shown) protect the switching elements constituting the inverter from being damaged by the DC bus voltage. Explaining this, Q1 to Q4 are switches which are four switching elements (IGBTs) of U phase connected in series between the high voltage side P and the low voltage side N of the DC bus, and D1 to D4 are switches Q1 Flywheel diodes D13 and D14 connected in anti-parallel to Q4 are clamp diodes.
【０００３】また、Ｑ５〜Ｑ８は直流母線の高圧側Ｐと
低圧側Ｎ間に直列接続されたＶ相分の４個のＩＧＢＴを
示すスイッチ、Ｄ５〜Ｄ８は各スイッチＱ５〜Ｑ８に逆
並列接続されたフライホイルダイオード、Ｄ１５，Ｄ１
６は同じくＶ相分のクランプダイオードである。Ｑ９〜
Ｑ１２は直流母線の高圧側Ｐと低圧側Ｎ間に直列接続さ
れたＷ相分の４個のスイッチ、Ｄ９〜Ｄ１２は各スイッ
チＱ９〜Ｑ１２に逆並列接続されたフライホイールダイ
オード、Ｄ１７，Ｄ１８は同じくＷ相分のクランプダイ
オード、Ｌは誘導電動機等の三相誘導負荷であり、この
三相誘導負荷ＬのＵ相〜Ｗ相の巻線ＷU 〜ＷW はスター
結線され、巻線の一端はそれぞれ３値レベルインバータ
のＵ相〜Ｗ相の中間電位点ＮU 〜ＮW に接続されてい
る。Further, Q5 to Q8 are switches indicating four IGBTs of V phase connected in series between the high voltage side P and the low voltage side N of the DC bus, and D5 to D8 are antiparallel connected to the switches Q5 to Q8. Flywheel diode, D15, D1
Reference numeral 6 is a V-phase clamp diode. Q9 ~
Q12 is four switches for the W phase connected in series between the high voltage side P and the low voltage side N of the DC bus, D9 to D12 are flywheel diodes connected in antiparallel to the switches Q9 to Q12, and D17 and D18 are Similarly, a clamp diode for W phase, L is a three-phase induction load such as an induction motor, etc. The windings WU to WW of the U-phase to W-phase of the three-phase induction load L are star-connected, and one ends of the windings are respectively connected. It is connected to U-phase to W-phase intermediate potential points NU to NW of the ternary level inverter.
【０００４】このような３値レベルインバータの構成に
おいて、Ｕ相のスイッチＱ１，Ｑ２、Ｖ相のスイッチＱ
７，Ｑ８、Ｗ相のスイッチＱ１１，Ｑ１２のそれぞれが
オンし、他のスイッチがオフしている時は負荷電流ＩL
は以下の経路を通って三相誘導負荷Ｌに流れる。すなわ
ち、コンデンサＣ１の＋端子→スイッチＱ１→スイッチ
Ｑ２→Ｕ相巻線ＷU →Ｖ相巻線ＷV →スイッチＱ７→ス
イッチＱ８→コンデンサＣ２の−端子の経路、あるいは
コンデンサＣ１の＋端子→スイッチＱ１→スイッチＱ２
→Ｕ相巻線ＷU →Ｗ相巻線ＷW →スイッチＱ１１→スイ
ッチＱ１２→コンデンサＣ２の−端子の経路を通る。In such a three-level inverter configuration, U-phase switches Q1 and Q2, V-phase switch Q
7, Q8, and W-phase switches Q11 and Q12 are turned on, and the other switches are turned off.
Flows to the three-phase inductive load L through the following path. That is, the path of the + terminal of the capacitor C1 → the switch Q1 → the switch Q2 → the U-phase winding WU → the V-phase winding WV → the switch Q7 → the switch Q8 → the − terminal of the capacitor C2 or the + terminal of the capacitor C1 → the switch Q1 → Switch Q2
→ U-phase winding WU → W-phase winding WW → Switch Q11 → Switch Q12 → Pass through the negative terminal of capacitor C2.
【０００５】このような経路を通って負荷電流ＩL が流
れている時に、Ｕ相に過大電流が検出され、本来スイッ
チＱ１とＱ２をオフしてスイッチＱ１，Ｑ２に相当する
ＩＧＢＴを保護するところ、スイッチＱ１，Ｑ２に流れ
る電流を検出する図示しない電流検出器の検出レベルの
ばらつきにより、スイッチＱ２のみがオフすると、コン
デンサＣ１の＋端子から三相誘導負荷Ｌへの電流供給経
路が遮断される。しかし、負荷は誘導性であるため、負
荷に発生した逆起電力により負荷電流ＩL を流し続けよ
うとする結果、負荷電流ＩLOは図３のように転流する。When the load current IL flows through such a path, an excessive current is detected in the U phase, and the switches Q1 and Q2 are turned off to protect the IGBT corresponding to the switches Q1 and Q2. When only the switch Q2 is turned off due to variation in the detection level of a current detector (not shown) that detects the current flowing through the switches Q1 and Q2, the current supply path from the + terminal of the capacitor C1 to the three-phase inductive load L is cut off. However, since the load is inductive, the load current IL is commutated as shown in FIG. 3 as a result of trying to keep the load current IL flowing by the back electromotive force generated in the load.
【０００６】すなわち、負荷電流ＩLOはＵ相巻線ＷU →
Ｖ相巻線ＷV →スイッチＱ７→スイッチ８→転流用ダイ
オードＤ３→転流用ダイオードＤ４の経路、あるいはＵ
相巻線ＷU →Ｗ相巻線ＷW →スイッチＱ１１→スイッチ
Ｑ１２→転流用ダイオードＤ３→流転用ダイオードＤ４
の経路を通って流れる。この時、Ｕ相においては、スイ
ッチＱ１はオン、ダイオードＤ３，Ｄ４は導通状態、ス
イッチＱ２はオフ状態であるため、スイッチＱ２にはコ
ンデンサＣ１，Ｃ２の充電電圧の和、つまり３値レベル
インバータの直流電圧Ｅｄの２倍の電圧（直流母線電
圧）がかかる。この結果、前記各スイッチであるところ
のＩＧＢＴに直流母線電圧が直接かかり、ＩＧＢＴの耐
電圧が直流母線電圧の印加に対して余裕のないときや直
流母線電圧より低い時はＩＧＢＴを破壊せしめることに
なる。That is, the load current ILO is determined by the U-phase winding WU →
V-phase winding WV → switch Q7 → switch 8 → commutation diode D3 → commutation diode D4 path or U
Phase winding WU → W phase winding WW → Switch Q11 → Switch Q12 → Commutation diode D3 → Commutation diode D4
Flows through the path. At this time, in the U phase, the switch Q1 is on, the diodes D3 and D4 are on, and the switch Q2 is off. Therefore, the switch Q2 has the sum of the charging voltages of the capacitors C1 and C2, that is, the three-level inverter. A voltage twice as high as the DC voltage Ed (DC bus voltage) is applied. As a result, the DC bus voltage is directly applied to the IGBT which is each of the switches, and when the withstand voltage of the IGBT has no margin for the application of the DC bus voltage or is lower than the DC bus voltage, the IGBT is destroyed. Become.
【０００７】[0007]
【発明が解決しようとする課題】従来のインバータの保
護装置は以上のように構成されているので、電流検出器
の検出レベルのばらつきでスイッチがオフせず、図３に
記すように、単一のスイッチング素子に直流母線電圧が
直接かかる電流供給経路が形成されると、最悪の場合に
はそのスイッチング素子を破壊に至らしめるという課題
があった。また、そのような問題点を回避するために、
直流母線電圧が直接かかりそうなスイッチング素子を、
直流母線電圧より耐電圧容量が高いスイッチング素子に
代えて使用すると、装置自体が非常に高価になるという
課題があった。さらに、従来のインバータの保護装置は
各スイッチング素子毎に電流検出器および故障検出器が
必要なため、回路構成が複雑になるとともに、装置価格
を安価にできないという課題があった。Since the conventional inverter protection device is configured as described above, the switch does not turn off due to the variation in the detection level of the current detector, and as shown in FIG. When a current supply path in which a DC bus voltage is directly applied to the switching element is formed, there is a problem that the switching element may be destroyed in the worst case. Also, to avoid such problems,
A switching element to which DC bus voltage is likely to be applied directly,
When used in place of a switching element having a higher withstand voltage than the DC bus voltage, there is a problem that the device itself becomes very expensive. Furthermore, since the conventional inverter protection device requires a current detector and a failure detector for each switching element, the circuit configuration becomes complicated and the device price cannot be reduced.
【０００８】この発明は前記のような課題を解決するた
めになされたもので、耐電圧容量の低いスイッチング素
子によってインバータを構成しても過電流によりスイッ
チング素子を破壊することなく、また、回路構成を簡略
化できるインバータの保護装置を得ることを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. Even if an inverter is constituted by a switching element having a low withstand voltage capacity, the switching element is not destroyed by an overcurrent, and the circuit constitution is improved. It is an object of the present invention to obtain an inverter protection device that can simplify the above.
【０００９】[0009]
【課題を解決するための手段】前記目的達成のため、請
求項１の発明にかかるインバータの保護装置は、直流母
線間に直列接続された４個のスイッチング素子と、これ
らのスイッチング素子のそれぞれに逆並列接続されたフ
ライホイールダイオードと、前記直流母線間に直列接続
された２個のコンデンサと、前記４個のスイッチング素
子のうち、直流母線の高圧側に直列接続された２個のス
イッチング素子の接続点と前記２個のコンデンサの接続
点との間、および前記４個のスイッチング素子のうち、
直流母線の低圧側に直列接続された２個のスイッチング
素子の接続点と前記２個のコンデンサの接続点との間に
接続された各一のクランプダイオードと、前記直流母線
の高圧側および低圧側に流れる電流を検出することによ
ってインバータの故障を判断する動作異常検出手段とを
設け、動作異常検出時に、制御手段に、前記直流母線の
高圧側に直接接続された１個の前記スイッチング素子
と、前記直流母線の低圧側に直接接続された前記スイッ
チング素子とをオフ制御させると同時に、前記直流母線
の中間電位点に接続された２個の前記スイッチング素子
を保持動作または通常動作させ、その後一定時間遅れ
て、中間電位点側の２個の前記スイッチング素子をオフ
制御させるようにしたものである。To achieve the above object, an inverter protection device according to the present invention comprises four switching elements connected in series between DC buses and each of these switching elements. A flywheel diode connected in anti-parallel, two capacitors connected in series between the DC buses, and two of the four switching elements connected in series on the high voltage side of the DC bus. Between a connection point and a connection point of the two capacitors, and among the four switching elements,
A clamp diode connected between a connection point of two switching elements connected in series to a low voltage side of the DC bus and a connection point of the two capacitors; and a high voltage side and a low voltage side of the DC bus. Operation abnormality detection means for judging the failure of the inverter by detecting the current flowing to the control means, when the operation abnormality is detected, the control means, one of the switching elements directly connected to the high voltage side of the DC bus, At the same time that the switching element directly connected to the low voltage side of the DC bus is turned off, the two switching elements connected to the intermediate potential point of the DC bus are held or operated normally, and thereafter for a certain period of time. With a delay, the two switching elements on the intermediate potential point side are turned off.
【００１０】また、請求項２の発明にかかるインバータ
の保護装置は、前記制御手段を、前記４個のスイッチン
グ素子のゲートオンオフのための制御信号および前記動
作異常検出手段の出力をそれぞれ入力として、前記動作
異常検出時に前記各スイッチング素子をオフ制御する４
個のアンドゲートと、前記直流母線の中間電位点に接続
された２個の前記スイッチング素子をオン，オフ制御す
る前記アンドゲートおよび前記動作異常検出手段間に接
続された遅延回路とから構成したものである。Further, in the inverter protection device according to the present invention, the control means may include a control signal for turning on and off the gates of the four switching elements and an output of the operation abnormality detecting means as inputs. Turning off each of the switching elements when the operation abnormality is detected 4
And a delay circuit connected between the AND gate for controlling ON / OFF of the two switching elements connected to an intermediate potential point of the DC bus and the operation abnormality detecting means. It is.
【００１１】[0011]
【発明の実施の形態】以下、この発明の実施の一形態を
図について説明する。なお、ここでは説明を簡単にする
ため、Ｕ相部分のインバータを抽出して、これの保護装
置について具体的に説明する。図１において、１ａ〜１
ｄは直流母線間に直列接続された４個のＩＧＢＴである
スイッチング素子で、これらは前記スイッチＱ１〜Ｑ４
のそれぞれに対応する。また、２ａ〜２ｄは各スイッチ
ング素子１ａ〜１ｄの各ゲートに直流接続されて、ゲー
ト信号ＳＧを制限する抵抗である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. Here, in order to simplify the description, an inverter of the U-phase portion is extracted and a protection device for the inverter is specifically described. In FIG. 1, 1a to 1
d is a switching element which is four IGBTs connected in series between the DC buses, and these are the switches Q1 to Q4.
Corresponding to each of Reference numerals 2a to 2d denote resistors that are DC-connected to the gates of the switching elements 1a to 1d and limit the gate signal SG.
【００１２】３ａ，３ｄはスイッチング素子１ａ，１ｄ
のコレクタに接続された各一の電流検出器、５ａ，５ｄ
は電流検出器３ａ，３ｄの出力にもとづいてインバータ
の故障検出を行う故障検出器、１６はアンドゲートであ
り、故障検出器５ａ，５ｄの各出力が、故障無検出時の
ハイレベルの検出信号であるとき、ハイレベルのゲート
制御信号ＳＣを出力する。3a, 3d are switching elements 1a, 1d
Current detectors 5a, 5d connected to the collectors
Is a failure detector for detecting a failure of the inverter based on the outputs of the current detectors 3a and 3d, and 16 is an AND gate. Each output of the failure detectors 5a and 5d is a high-level detection signal when no failure is detected. , A high-level gate control signal SC is output.
【００１３】また、６ａ，６ｄ，１７，１８は４個のア
ンドゲートで、このうちアンドゲート６ａ，６ｄの一方
の入力端子には前記アンドゲート１６の出力信号が直接
入力可能とされ、残るアンドゲート１７，１８の一方の
入力端子には、遅延回路２１，２２をそれぞれ介して前
記アンドゲート１６の出力信号が入力可能とされてい
る。そして、これらの４個のアンドゲート６ａ，６ｄ，
１７，１８の他方の入力端子には、制御回路１１が出力
するゲートオンオフ信号Ｓがそれぞれ入力可能とされて
いる。また、これらの４個のアンドゲート６ａ，６ｄ，
１７，１８の出力端子にはホトカプラ駆動用のトランジ
スタ７ａ〜７ｄのベースが接続されており、これらのベ
ースに各一のホトカプラ８ａ〜８ｄが接続されている。Reference numerals 6a, 6d, 17, 18 denote four AND gates. Of these, one of the input terminals of the AND gates 6a, 6d is capable of directly inputting the output signal of the AND gate 16, and the remaining AND gates are provided. The output signal of the AND gate 16 can be input to one input terminal of the gates 17 and 18 via delay circuits 21 and 22, respectively. Then, these four AND gates 6a, 6d,
Gate on / off signals S output from the control circuit 11 can be input to the other input terminals of the switches 17 and 18, respectively. Also, these four AND gates 6a, 6d,
The output terminals 17 and 18 are connected to the bases of photocoupler driving transistors 7a to 7d, respectively, and each of these bases is connected to one photocoupler 8a to 8d.
【００１４】さらに、９ａ〜９ｄは各ホトカプラ８ａ〜
８ｄの出力を増幅して、ゲート信号ＳＧとして各スイッ
チング素子１ａ〜１ｄの各ゲートへ、抵抗２ａ〜２ｄを
それぞれ介して入力するゲート増幅器である。なお、１
０ａ〜１０ｄは各スイッチング素子１ａ〜１ｄに逆並列
接続したフライホイルダイオード、１４，１５はクラン
プダイオードで、このうち、クランプダイオード１４は
カソードがスイッチング素子１ａ，１ｂの接続点に接続
され、アノードがコンデンサ１２，１３の接続点に接続
されている。また、クランプダイオード１５はカソード
がスイッチング素子１ｃ，１ｄの接続点に接続され、ア
ノードがコンデンサ１２，１３の接続点に接続されてい
る。Further, reference numerals 9a to 9d denote photocouplers 8a to 8a, respectively.
This is a gate amplifier that amplifies the output of 8d and inputs it as a gate signal SG to each gate of each of the switching elements 1a to 1d via the resistors 2a to 2d, respectively. In addition, 1
0a to 10d are flywheel diodes connected in antiparallel to the switching elements 1a to 1d, and 14 and 15 are clamp diodes. Of these, the clamp diode 14 has a cathode connected to the connection point of the switching elements 1a and 1b, and an anode connected to the anode. It is connected to a connection point between the capacitors 12 and 13. The clamp diode 15 has a cathode connected to a connection point between the switching elements 1c and 1d, and an anode connected to a connection point between the capacitors 12 and 13.
【００１５】また、前記電流検出器３ａ，３ｄおよび故
障検出器５ａ，５ｄは異常検出手段を構成し、前記制御
回路１１，アンド回路１６，６ａ，６ｂ，１７，１８，
トランジスタ７ａ〜７ｄおよびホトカプラ８ａ〜８ｄは
制御手段を構成している。なお、Ｐは直流母線の高圧
側、Ｎは直流母線の低圧側、ＮU はインバータのＵ相の
中間電位点である。The current detectors 3a and 3d and the failure detectors 5a and 5d constitute abnormality detection means, and include the control circuit 11, the AND circuits 16, 6a, 6b, 17, 18,
The transistors 7a to 7d and the photocouplers 8a to 8d constitute control means. Here, P is the high voltage side of the DC bus, N is the low voltage side of the DC bus, and NU is the intermediate potential point of the U phase of the inverter.
【００１６】次に動作について説明する。通常運転時
は、故障検出器５ａ，５ｄの双方がインバータの故障を
検出していないため、これらはハイレベルの検出信号Ｓ
Ｄをアンドゲート１６に入力する。これにより、このア
ンドゲート１６からはハイレベルのゲート制御信号ＳＣ
が４個のアンドゲート６ａ，６ｄ，１７，１８の一方の
入力端子に入力される。この結果、これらのアンドゲー
ト６ａ，６ｄ，１７，１８は、制御回路１１からこれら
の他方の入力端子に入力されているゲートオンオフ信号
Ｓを出力端子から出力する。なお、アンドゲート１７，
１８に対しては、アンドゲート１６の出力が遅延回路２
１，２２を介して入力される。Next, the operation will be described. During normal operation, since both of the failure detectors 5a and 5d do not detect a failure of the inverter, they are at a high level detection signal S.
D is input to the AND gate 16. As a result, the AND gate 16 outputs a high-level gate control signal SC.
Is input to one input terminal of the four AND gates 6a, 6d, 17, 18. As a result, these AND gates 6a, 6d, 17, and 18 output the gate on / off signal S input from the control circuit 11 to the other input terminal from the output terminal. In addition, AND gate 17,
18, the output of the AND gate 16 is the delay circuit 2
It is input via the first and second channels.
【００１７】このため、これらのゲートオンオフ信号を
受けてトランジスタ７ａ〜７ｄのすべてがオンオフ動作
し、これによりホトカプラ８ａ〜８ｄは信号を各ゲート
増幅器９ａ〜９ｄおよび抵抗２ａ〜２ｄを通して各スイ
ッチング素子１ａ〜１ｄへゲート信号ＳＧとして入力す
る。この結果、各スイッチング素子１ａ〜１ｄは、制御
回路１１が出力するゲートオンオフ信号Ｓの出力周期に
合わせてオンオフ動作し、コンデンサ１２，１３の直流
電圧を可変電圧可変周波数の交流信号に変換して、３相
誘導負荷に出力する。In response to these gate on / off signals, all of the transistors 7a to 7d perform on / off operations, whereby the photocouplers 8a to 8d transmit signals to the respective switching elements 1a through the respective gate amplifiers 9a to 9d and the resistors 2a to 2d. To 1d as a gate signal SG. As a result, each of the switching elements 1a to 1d performs an on / off operation in accordance with the output cycle of the gate on / off signal S output from the control circuit 11, and converts the DC voltage of the capacitors 12, 13 into an AC signal having a variable voltage variable frequency. Output to a three-phase inductive load.
【００１８】これに対し、前記故障検出器５ａ，５ｄが
電流検出器３ａ，３ｄを通じた過大電流の検出によって
インバータの故障を検出すると、アンドゲート１６の双
方の入力端子にローレベルの検出信号ＳＤが入力され
る。このため、このアンドゲート１６はこれまでハイレ
ベルであったゲート制御信号ＳＣをローレベルに反転し
て出力する。On the other hand, when the fault detectors 5a and 5d detect a fault in the inverter by detecting an excessive current through the current detectors 3a and 3d, a low-level detection signal SD is applied to both input terminals of the AND gate 16. Is entered. Therefore, the AND gate 16 inverts the gate control signal SC, which has been at a high level, to a low level, and outputs the inverted signal.
【００１９】従って、アンドゲート６ａ，６ｄの一方の
入力端子にはローレベルの制御信号が入力され、従っ
て、制御回路１１より入力されるゲートオンオフ信号は
無効となり、さらに対応する各トランジスタ７ａ，７
ｄ，ホトカプラ８ａ，８ｄの動作がオフとなり、各スイ
ッチング素子１ａ，１ｄがオフとなる。このとき、各ス
イッチング素子１ａ，１ｄは直流電圧２Ｅｄを分担する
ため、これらの各一のスイッチング素子１ａ，１ｄ当り
に印加される直流電圧はＥｄであり、直流母線の全体が
これらの１つに印加されるおそれはない。Therefore, a low-level control signal is input to one of the input terminals of the AND gates 6a and 6d. Therefore, the gate on / off signal input from the control circuit 11 is invalidated, and the corresponding transistors 7a and 7d are further disabled.
d, the operations of the photocouplers 8a, 8d are turned off, and the switching elements 1a, 1d are turned off. At this time, since each switching element 1a, 1d shares the DC voltage 2Ed, the DC voltage applied to each one of these switching elements 1a, 1d is Ed, and the entire DC bus is connected to one of them. There is no danger of being applied.
【００２０】一方、前記故障検出時においては、他のア
ンドゲート１７，１８の一方の入力端子に、アンドゲー
ト１６からローレベルのゲート制御信号ＳＣが、遅延回
路２１，２２を介して入力される。このため、前記アン
ドゲート６ａ，６ｄの出力タイミングから設定時間遅れ
て、アンドゲート６ｂ，６ｃからローレベルの信号が各
トランジスタ７ｂ，７ｃに入力され、これにより、各ス
イッチング素子１ｂ，１ｃが初めてオフとなる。On the other hand, when the failure is detected, a low-level gate control signal SC is input from the AND gate 16 to one input terminal of the other AND gates 17 and 18 via the delay circuits 21 and 22. . For this reason, a low-level signal is input from the AND gates 6b and 6c to the transistors 7b and 7c with a delay of a set time from the output timing of the AND gates 6a and 6d, thereby turning off the switching elements 1b and 1c for the first time. Becomes
【００２１】この結果、インバータの故障発生時には初
めにスイッチング素子１ａ，１ｄがオフとされ、その後
遅れてスイッチング素子１ｂ，１ｃがオフとなり、従っ
て、全スイッチング素子１ａ〜１ｄがオフ状態となる。
従って、インバータの動作を停止するとき、各スイッチ
ング素子１ａ〜１ｄのいずれにも過電圧を印加するのを
防止し、インバータを安全に停止に導くことができる。As a result, when a failure occurs in the inverter, the switching elements 1a and 1d are turned off first, and thereafter the switching elements 1b and 1c are turned off with a delay, so that all the switching elements 1a to 1d are turned off.
Therefore, when stopping the operation of the inverter, it is possible to prevent an overvoltage from being applied to any of the switching elements 1a to 1d, and to safely stop the inverter.
【００２２】[0022]
【発明の効果】以上のように、この発明によれば、直流
母線の高圧側および低圧側に流れる電流を検出すること
によってインバータの故障を判断する動作異常検出手段
を設け、動作異常検出時には、制御手段に、前記直流母
線の高圧側に直接接続された１個の前記スイッチング素
子と前記直流母線の低圧側に直接接続された１個の前記
スイッチング素子とを制御させ、同時に、制御手段に、
前記直流母線の中間電位点に接続された前記スイッチン
グ素子を保持または通常動作させ、その後一定時間遅れ
て、中間電位点側の前記スイッチング素子をオフ制御さ
せるように構成したので、過電流などの異常発生時に各
スイッチング素子を一斉にオフ動作させてインバータの
動作を安全に停止することができ、これによって前記各
スイッチング素子の破損を防止できるという効果が得ら
れる。As described above, according to the present invention, the operation abnormality detecting means for judging the failure of the inverter by detecting the current flowing on the high voltage side and the low voltage side of the DC bus is provided. The control means controls one switching element directly connected to the high-voltage side of the DC bus and one switching element directly connected to the low-voltage side of the DC bus.
Since the switching element connected to the intermediate potential point of the DC bus is held or operated normally, and after a certain time delay, the switching element on the intermediate potential point side is turned off. In the event of an occurrence, the switching elements can be turned off all at once, and the operation of the inverter can be safely stopped, whereby the effect of preventing damage to the switching elements can be obtained.
【図１】 この発明の実施の一形態によるインバータの
保護装置を示す回路図である。FIG. 1 is a circuit diagram showing a protection device for an inverter according to an embodiment of the present invention.
【図２】 従来の一般的な３値レベルインバータの動作
を示す回路図である。FIG. 2 is a circuit diagram showing an operation of a conventional general three-level inverter.
【図３】 従来の一般的な３値レベルインバータの動作
を示す回路図である。FIG. 3 is a circuit diagram showing an operation of a conventional general ternary level inverter.
１ａ〜１ｄ スイッチング素子 ３ａ，３ｄ 電流検出器（動作異常検出手段） ５ａ，５ｄ 故障検出器（動作異常検出手段） ６ａ，６ｄ，１７，１８ アンドゲート（制御手段） １０ａ〜１０ｄ フライホイルダイオード １１ 制御回路（制御手段） １２，１３ コンデンサ １４，１５ クランプダイオード ２１，２２ 遅延回路 1a to 1d Switching elements 3a, 3d Current detector (operation abnormality detection means) 5a, 5d Failure detector (operation abnormality detection means) 6a, 6d, 17, 18 AND gate (control means) 10a to 10d Flywheel diode 11 control Circuit (control means) 12,13 Capacitor 14,15 Clamp diode 21,22 Delay circuit
Claims (2)
ッチング素子と、 これらのスイッチング素子のそれぞれに逆並列接続され
たフライホイールダイオードと、 前記直流母線間に直列接続された２個のコンデンサと、 前記４個のスイッチング素子のうち、直流母線の高圧側
に直列接続された２個のスイッチング素子の接続点と前
記２個のコンデンサの接続点との間、および前記４個の
スイッチング素子のうち、直流母線の低圧側に直列接続
された２個のスイッチング素子の接続点と前記２個のコ
ンデンサの接続点との間にそれぞれ接続された各一のク
ランプダイオードと、 前記直流母線の高圧側および低圧側に流れる電流を検出
することによってインバータの故障を判断する動作異常
検出手段と、 動作異常検出時に、前記直流母線の高圧側に直接接続さ
れた１個の前記スイッチング素子と、前記直流母線の低
圧側に直接接続された１個の前記スイッチング素子とを
オフ制御すると同時に、前記直流母線の中間電位点に接
続された２個の前記スイッチング素子を保持動作または
通常動作とし、その後一定時間遅れて、中間電位点側の
２個の前記スイッチング素子をオフ制御する制御手段と
を備えたことを特徴とするインバータの保護装置。1. Four switching elements connected in series between DC buses, a flywheel diode connected in anti-parallel to each of these switching elements, and two capacitors connected in series between the DC buses And between the connection point of the two switching elements and the connection point of the two capacitors connected in series to the high voltage side of the DC bus, of the four switching elements, and A clamp diode respectively connected between a connection point of two switching elements connected in series to a low voltage side of the DC bus and a connection point of the two capacitors; and a high voltage side of the DC bus. And an operation abnormality detecting means for judging a failure of the inverter by detecting a current flowing to the low voltage side; One of the switching elements directly connected to the DC bus and one of the switching elements directly connected to the low-voltage side of the DC bus are turned off, and the two switching elements connected to the intermediate potential point of the DC bus are simultaneously controlled. And a control means for turning off the two switching elements on the intermediate potential point side with a predetermined time delay after the switching elements are set to a holding operation or a normal operation.
グ素子のゲートオンオフのための制御信号および前記動
作異常検出手段の出力をそれぞれ入力として、前記動作
異常検出時に前記各スイッチング素子をオフ制御する４
個のアンドゲートと、 前記直流母線の中間電位点に接続された２個の前記スイ
ッチング素子をオン，オフ制御する前記アンドゲートお
よび前記動作異常検出手段間に接続された遅延回路とを
備えたことを特徴とする請求項１に記載のインバータの
保護装置。2. The control means receives a control signal for turning on and off the gates of the four switching elements and an output of the operation abnormality detection means as inputs, and controls the switching elements to be turned off when the operation abnormality is detected. 4
And a delay circuit connected between the AND gate for controlling ON and OFF of the two switching elements connected to an intermediate potential point of the DC bus and the operation abnormality detecting means. The inverter protection device according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9184197A JPH1132426A (en) | 1997-07-09 | 1997-07-09 | Protection equipment for inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9184197A JPH1132426A (en) | 1997-07-09 | 1997-07-09 | Protection equipment for inverter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1132426A true JPH1132426A (en) | 1999-02-02 |
Family
ID=16149063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9184197A Pending JPH1132426A (en) | 1997-07-09 | 1997-07-09 | Protection equipment for inverter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1132426A (en) |
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1997
- 1997-07-09 JP JP9184197A patent/JPH1132426A/en active Pending
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