JPH11296369A - 命令実行の並列性を高める方法および装置 - Google Patents
命令実行の並列性を高める方法および装置Info
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- 239000000872 buffer Substances 0.000 claims abstract description 65
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- 239000012536 storage buffer Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
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Abstract
(57)【要約】 （修正有）
【課題】整数例外レジスタ（ＸＥＲ）を更新または使用
しなければならない各命令をアウト・オブ・オーダで実
行することを許し、それにより、命令実行の並列性を高
める。 【解決手段】パイプライン式アーキテクチャを有する中
央処理装置において、ＸＥＲリネーム機構を使用して、
ＸＥＲを使用または更新する整数命令をアウト・オブ・
オーダで実行することができる。ＸＥＲを更新する命令
は、レジスタ中に記憶された対応する命令識別子（ＩＩ
Ｄ）を有している。ＸＥＲ中のデータを使用するその後
の命令は、記憶されたＩＩＤを使用して、ＩＩＤに対応
する命令によってＸＥＲデータが更新されたときを決定
する。ＸＥＲデータを更新する各命令が実行されると、
データはＸＥＲリネーム・バッファに記憶され、その後
ＸＥＲデータを使用する命令は、更新された有効なＸＥ
Ｒデータをリネーム・バッファから取得する。
しなければならない各命令をアウト・オブ・オーダで実
行することを許し、それにより、命令実行の並列性を高
める。 【解決手段】パイプライン式アーキテクチャを有する中
央処理装置において、ＸＥＲリネーム機構を使用して、
ＸＥＲを使用または更新する整数命令をアウト・オブ・
オーダで実行することができる。ＸＥＲを更新する命令
は、レジスタ中に記憶された対応する命令識別子（ＩＩ
Ｄ）を有している。ＸＥＲ中のデータを使用するその後
の命令は、記憶されたＩＩＤを使用して、ＩＩＤに対応
する命令によってＸＥＲデータが更新されたときを決定
する。ＸＥＲデータを更新する各命令が実行されると、
データはＸＥＲリネーム・バッファに記憶され、その後
ＸＥＲデータを使用する命令は、更新された有効なＸＥ
Ｒデータをリネーム・バッファから取得する。
Description
【０００１】
【発明の属する技術分野】本発明は一般にデータ処理シ
ステムに関し、特に、アウト・オブ・オーダ実行が可能
なデータ処理システムに関する。
ステムに関し、特に、アウト・オブ・オーダ実行が可能
なデータ処理システムに関する。
【０００２】
【従来の技術】コンピュータが発展してより多数の命令
をより高速で実行するようになるにつれ、このプロセス
を最適化するために多くのタイプのアーキテクチャが開
発されてきた。たとえば、縮小命令セット・コンピュー
タ（ＲＩＳＣ）装置は、そのような命令を実行する際に
より少ない命令をより高い並列性で使用して、従来のデ
ータ処理システムによって提供されるよりも迅速に計算
結果を利用できるようにする。ますます並列的な命令実
行を提供することに加え、データ処理システムの中に
は、プロセッサ性能を高めるため、アウト・オブ・オー
ダ命令実行を実現するものもある。アウト・オブ・オー
ダ命令実行は、データ依存なしでディスパッチされた命
令を、命令ストリーム中の、解決されないデータ依存を
有する先の命令よりも前に実行することを動的に許すこ
とにより、プロセッサ性能を高める。データ処理システ
ムによっては、命令がリネームされ、リオーダ・バッフ
ァとも呼ばれる命令順序付けテーブルが、命令完了時で
命令実行を順序付けしなおすことにより、アウト・オブ
・オーダ実行を容易にする。
をより高速で実行するようになるにつれ、このプロセス
を最適化するために多くのタイプのアーキテクチャが開
発されてきた。たとえば、縮小命令セット・コンピュー
タ（ＲＩＳＣ）装置は、そのような命令を実行する際に
より少ない命令をより高い並列性で使用して、従来のデ
ータ処理システムによって提供されるよりも迅速に計算
結果を利用できるようにする。ますます並列的な命令実
行を提供することに加え、データ処理システムの中に
は、プロセッサ性能を高めるため、アウト・オブ・オー
ダ命令実行を実現するものもある。アウト・オブ・オー
ダ命令実行は、データ依存なしでディスパッチされた命
令を、命令ストリーム中の、解決されないデータ依存を
有する先の命令よりも前に実行することを動的に許すこ
とにより、プロセッサ性能を高める。データ処理システ
ムによっては、命令がリネームされ、リオーダ・バッフ
ァとも呼ばれる命令順序付けテーブルが、命令完了時で
命令実行を順序付けしなおすことにより、アウト・オブ
・オーダ実行を容易にする。
【０００３】リオーダ・バッファ装置はまた、投機的な
命令実行を可能にするためにも使用される。したがっ
て、投機的な命令実行をサポートするデータ処理システ
ムは、比較的少ないハードウェアの追加でアウト・オブ
・オーダ実行に適応させることができる。この追加ハー
ドウェアの一部は、命令を発すべき時期および順序を決
定するのに使用される論理を含む。命令を発すべき時期
を決定するためには、パイプラインが命令実行状態にあ
る場合の依存関係および命令を審査しなければならない
ため、そのような発令論理はきわめて複雑になる。発令
論理が正しく設計されていないならば、そのような発令
論理がデータ処理システムにとってのクリティカル・パ
スになり、命令実行の頻度を制限して、アウト・オブ・
オーダ発令によって達成されうる性能ゲインをなくすお
それがある。
命令実行を可能にするためにも使用される。したがっ
て、投機的な命令実行をサポートするデータ処理システ
ムは、比較的少ないハードウェアの追加でアウト・オブ
・オーダ実行に適応させることができる。この追加ハー
ドウェアの一部は、命令を発すべき時期および順序を決
定するのに使用される論理を含む。命令を発すべき時期
を決定するためには、パイプラインが命令実行状態にあ
る場合の依存関係および命令を審査しなければならない
ため、そのような発令論理はきわめて複雑になる。発令
論理が正しく設計されていないならば、そのような発令
論理がデータ処理システムにとってのクリティカル・パ
スになり、命令実行の頻度を制限して、アウト・オブ・
オーダ発令によって達成されうる性能ゲインをなくすお
それがある。
【０００４】多くの従来技術のシステムによって実現さ
れるアウト・オブ・オーダ命令実行は、データ依存なし
でディスパッチされた命令を、命令ストリーム中の、解
決されないデータ依存を有する先の命令よりも前に実行
することを動的に許すことにより、プロセッサ性能を高
める。アーキテクチャに組み込まれている機構（アーキ
テクチャ機構）、たとえばソフトウェアによってアクセ
ス可能なレジスタ（アーキテクチャ・レジスタ）、の選
択されたビットをリネームするレジスタ・ファイル・リ
ネームならびに命令順序付けテーブル（リオーダ・バッ
ファ）が、命令完了時で命令実行を順序付けしなおすこ
とにより、アウト・オブ・オーダ実行を容易にする。そ
のような構造の詳細については、R. M. Tomasuloによ
る「AnEfficient Algorithm for Exploiting Mulit
iple Arithmetic Units」（IBM JOURNAL, Jan. 19
67, pp. 25-33に発表）を参照すること。これらの装
置はまた、投機的な命令実行を可能にするためにも使用
されることが注目されよう。したがって、投機的な命令
実行をサポートするシステム・アーキテクチャは、比較
的少ないハードウェアおよびわずかなオーバーヘッドの
追加でアウト・オブ・オーダ実行に適応させることがで
きる。したがって、レジスタ・ファイル・リネームは、
投機的命令実行アーキテクチャを変更せずに、アウト・
オブ・オーダ実行をサポートすることができる。
れるアウト・オブ・オーダ命令実行は、データ依存なし
でディスパッチされた命令を、命令ストリーム中の、解
決されないデータ依存を有する先の命令よりも前に実行
することを動的に許すことにより、プロセッサ性能を高
める。アーキテクチャに組み込まれている機構（アーキ
テクチャ機構）、たとえばソフトウェアによってアクセ
ス可能なレジスタ（アーキテクチャ・レジスタ）、の選
択されたビットをリネームするレジスタ・ファイル・リ
ネームならびに命令順序付けテーブル（リオーダ・バッ
ファ）が、命令完了時で命令実行を順序付けしなおすこ
とにより、アウト・オブ・オーダ実行を容易にする。そ
のような構造の詳細については、R. M. Tomasuloによ
る「AnEfficient Algorithm for Exploiting Mulit
iple Arithmetic Units」（IBM JOURNAL, Jan. 19
67, pp. 25-33に発表）を参照すること。これらの装
置はまた、投機的な命令実行を可能にするためにも使用
されることが注目されよう。したがって、投機的な命令
実行をサポートするシステム・アーキテクチャは、比較
的少ないハードウェアおよびわずかなオーバーヘッドの
追加でアウト・オブ・オーダ実行に適応させることがで
きる。したがって、レジスタ・ファイル・リネームは、
投機的命令実行アーキテクチャを変更せずに、アウト・
オブ・オーダ実行をサポートすることができる。
【０００５】しかし、アーキテクチャ整数例外レジスタ
（ＸＥＲ）を更新または使用する命令は、そのようなレ
ジスタを１個しか含まないプロセッサ中では一度に一つ
ずつ実行しなければならない。これらの場合、データ依
存は、更新する命令が完了し、アーキテクチャ・レジス
タが有効になってはじめて解決することができる。ＸＥ
Ｒの内容を使用または更新する固定小数点命令がそのよ
うな命令を代表する。ＸＥＲは、整数命令実行に関して
報告し、それを条件付けするデータ値を含む。したがっ
て、ＸＥＲを更新または使用する必要のある命令が二つ
以上あるとき、それらの命令は、ソフトウェア・プログ
ラムに従う順序で実行されなければならず、固定小数点
演算に障害を起こしかねない。上述した方法は不十分で
あり、ＸＥＲを更新または使用する命令のアウト・オブ
・オーダ実行を可能にするように簡単に変形することは
できない。ＸＥＲは粘着状態データ値を含むため、従来
のリネーム法は、ＸＥＲを使用または更新するアウト・
オブ・オーダ命令を実現するために使用することはでき
ない。粘着状態データとは、実行する命令によってセッ
トされ、ソフトウェアによってリセットされるまで保持
されるデータ値である。
（ＸＥＲ）を更新または使用する命令は、そのようなレ
ジスタを１個しか含まないプロセッサ中では一度に一つ
ずつ実行しなければならない。これらの場合、データ依
存は、更新する命令が完了し、アーキテクチャ・レジス
タが有効になってはじめて解決することができる。ＸＥ
Ｒの内容を使用または更新する固定小数点命令がそのよ
うな命令を代表する。ＸＥＲは、整数命令実行に関して
報告し、それを条件付けするデータ値を含む。したがっ
て、ＸＥＲを更新または使用する必要のある命令が二つ
以上あるとき、それらの命令は、ソフトウェア・プログ
ラムに従う順序で実行されなければならず、固定小数点
演算に障害を起こしかねない。上述した方法は不十分で
あり、ＸＥＲを更新または使用する命令のアウト・オブ
・オーダ実行を可能にするように簡単に変形することは
できない。ＸＥＲは粘着状態データ値を含むため、従来
のリネーム法は、ＸＥＲを使用または更新するアウト・
オブ・オーダ命令を実現するために使用することはでき
ない。粘着状態データとは、実行する命令によってセッ
トされ、ソフトウェアによってリセットされるまで保持
されるデータ値である。
【０００６】
【発明が解決しようとする課題】したがって、当該技術
には、ＸＥＲを更新または使用しなければならない各命
令をアウト・オブ・オーダで実行することを許し、それ
により、命令実行の並列性およびプロセッサ性能を高め
るリネーム装置および方法の必要性がある。
には、ＸＥＲを更新または使用しなければならない各命
令をアウト・オブ・オーダで実行することを許し、それ
により、命令実行の並列性およびプロセッサ性能を高め
るリネーム装置および方法の必要性がある。
【０００７】
【課題を解決するための手段】前述した必要性は本発明
によって対処される。したがって、第一の形態で、デー
タ・プロセッサ中で命令実行の並列性を高める方法が提
供される。この方法は、命令識別子を第一のデータ記憶
バッファに書き込むステップを含む。その命令識別子に
対応する命令が実行を終えると、それによって生成され
る一つ以上の実行条件データ値を第二のデータ記憶バッ
ファに書き込む。次の命令に応答して、第一のデータ記
憶バッファに記憶された命令識別子を使用して、実行条
件データ値のセットを第二のデータ記憶バッファから検
索する。
によって対処される。したがって、第一の形態で、デー
タ・プロセッサ中で命令実行の並列性を高める方法が提
供される。この方法は、命令識別子を第一のデータ記憶
バッファに書き込むステップを含む。その命令識別子に
対応する命令が実行を終えると、それによって生成され
る一つ以上の実行条件データ値を第二のデータ記憶バッ
ファに書き込む。次の命令に応答して、第一のデータ記
憶バッファに記憶された命令識別子を使用して、実行条
件データ値のセットを第二のデータ記憶バッファから検
索する。
【０００８】さらに、第二の形態で、命令実行の並列性
を高めるためのデータ処理装置が提供される。このデー
タ処理装置は、命令識別子を含む第一のデータ記憶バッ
ファを含む。第一のデータ記憶バッファにアクセスする
ための回路が、第一のデータ記憶バッファと、前の命令
識別子に対応する命令に応答してそれぞれが生成される
実行条件データ値の一つ以上のセットを含む第二のデー
タ記憶バッファとに結合されている。第二のデータ記憶
バッファと、第一のデータ記憶バッファにアクセスする
ための回路とに結合された回路が、実行条件データ値の
セットの一つを第二のデータ記憶バッファから検索す
る。
を高めるためのデータ処理装置が提供される。このデー
タ処理装置は、命令識別子を含む第一のデータ記憶バッ
ファを含む。第一のデータ記憶バッファにアクセスする
ための回路が、第一のデータ記憶バッファと、前の命令
識別子に対応する命令に応答してそれぞれが生成される
実行条件データ値の一つ以上のセットを含む第二のデー
タ記憶バッファとに結合されている。第二のデータ記憶
バッファと、第一のデータ記憶バッファにアクセスする
ための回路とに結合された回路が、実行条件データ値の
セットの一つを第二のデータ記憶バッファから検索す
る。
【０００９】最後に、第三の形態で、複数の命令を通信
するための入力回路を含むデータ処理システムが提供さ
れる。条件論理回路が、複数の命令の一つ以上に応答し
て、条件例外値の一つ以上のセットを生成する。リネー
ム論理回路が条件論理回路に結合され、このリネーム論
理回路は、実行例外値の一つ以上のセットを含むための
データ記憶バッファを含む。データ処理システムはま
た、リネーム論理回路に結合された例外レジスタを含
み、この例外レジスタは、第一のデータ記憶バッファに
含まれる例外条件値の一つ以上のセットを受ける。
するための入力回路を含むデータ処理システムが提供さ
れる。条件論理回路が、複数の命令の一つ以上に応答し
て、条件例外値の一つ以上のセットを生成する。リネー
ム論理回路が条件論理回路に結合され、このリネーム論
理回路は、実行例外値の一つ以上のセットを含むための
データ記憶バッファを含む。データ処理システムはま
た、リネーム論理回路に結合された例外レジスタを含
み、この例外レジスタは、第一のデータ記憶バッファに
含まれる例外条件値の一つ以上のセットを受ける。
【００１０】これらおよび他の特徴および利点は、以下
の詳細な説明を添付図面と併せて参照することによって
より理解されよう。図面は、本発明の唯一の形態を表す
ものではないことに注意されたい。
の詳細な説明を添付図面と併せて参照することによって
より理解されよう。図面は、本発明の唯一の形態を表す
ものではないことに注意されたい。
【００１１】
【発明の実施の形態】本発明は、ＸＥＲを更新または使
用しなければならない命令が二つ以上ある場合のアウト
・オブ・オーダ整数装置命令実行をサポートするＸＥＲ
リネーム機構を提供する。本発明は、ＸＥＲを更新また
は使用しなければならないすべての命令を同時に実行す
ることを可能にする。
用しなければならない命令が二つ以上ある場合のアウト
・オブ・オーダ整数装置命令実行をサポートするＸＥＲ
リネーム機構を提供する。本発明は、ＸＥＲを更新また
は使用しなければならないすべての命令を同時に実行す
ることを可能にする。
【００１２】以下、本発明の動作を詳細に説明する。し
かし、それを論じる前に、本発明の要素の接続状態を記
載する。
かし、それを論じる前に、本発明の要素の接続状態を記
載する。
【００１３】以下の記載では、多くの具体的な詳細、た
とえば特定の語もしくはバイト長などを記して本発明の
徹底的な理解を提供する。しかし、当業者であれば、本
発明をそのような具体的な詳細なしで実施しうることが
明白であろう。他の場合には、不必要な詳細によって本
発明を理解しにくくすることを避けるため、周知の回路
はブロック図形態で示す。大部分には、タイミングの考
察などに関する詳細は、そのような詳細が本発明の完全
な理解を得るのに不要であり、当業者の知識の範囲内で
あるため、省略した。ここで、図面を参照するが、図
中、図示する要素は必ずしも縮尺どおりではなく、ま
た、いくつかの図面を通じて同様な要素を同じ参照番号
によって指定する。
とえば特定の語もしくはバイト長などを記して本発明の
徹底的な理解を提供する。しかし、当業者であれば、本
発明をそのような具体的な詳細なしで実施しうることが
明白であろう。他の場合には、不必要な詳細によって本
発明を理解しにくくすることを避けるため、周知の回路
はブロック図形態で示す。大部分には、タイミングの考
察などに関する詳細は、そのような詳細が本発明の完全
な理解を得るのに不要であり、当業者の知識の範囲内で
あるため、省略した。ここで、図面を参照するが、図
中、図示する要素は必ずしも縮尺どおりではなく、ま
た、いくつかの図面を通じて同様な要素を同じ参照番号
によって指定する。
【００１４】まず図１を参照すると、本発明に使用する
ことができるデータ処理システム１００の例が示されて
いる。このシステムは、中央処理装置（ＣＰＵ）１１
０、たとえば、「The PowerPC Architecture: A Sp
ecification for a New Family of Risk （RIS
C） Processors」（第二版、１９９４、Cathy Mayら
編）に準拠するPowerPCマイクロプロセッサ（PowerPCは
ＩＢＭ社の商標である）を有している。PowerPCマイク
ロプロセッサのより具体的な実現は、「PowerPC 604
Risk Microprocessor User's Manual」（１９９４、
ＩＢＭ社）に記載されている。本発明のＸＥＲリネーム
機構は、このＣＰＵ１１０に含まれる。ＣＰＵ１１０
は、システム・バス１１２によって種々の他の構成部品
に結合されている。読み取り専用メモリ（ＲＯＭ）１１
６がシステム・バス１１２に結合され、データ処理シス
テム１００の特定の基本機能を制御する基本入出力シス
テム（ＢＩＯＳ）を含む。また、ランダム・アクセス・
メモリ（ＲＡＭ）１１４、入出力アダプタ１１８および
通信アダプタ１３４がシステム・バス１１２に結合され
ている。入出力アダプタ１１８は、ディスク記憶装置１
２０と通信する小型コンピュータ・システム・インタフ
ェース（ＳＣＳＩ）アダプタであってもよい。通信アダ
プタ１３４は、バス１１２を外部ネットワークと接続し
て、データ処理システムが他の同様なシステムと通信す
ることを可能にする。また、入出力装置がユーザ・イン
タフェース・アダプタ１２２およびディスプレイ・アダ
プタ１３６を介してシステム・バス１１２に接続されて
いる。キーボード１２４、トラック・ボール１３２、マ
ウス１２６およびスピーカ１２８が、すべてユーザ・イ
ンタフェース・アダプタ１２２を介してバス１１２に接
続されている。ディスプレイ・モニタ１３８がディスプ
レイ・アダプタ１３６によってシステム・バス１１２に
接続されている。これに関して、ユーザは、キーボート
１２４、トラック・ボール１３２またはマウス１２６を
介してシステムに入力し、スピーカ１２８およびディス
プレイ１３８を介してシステムから出力を受けることが
できる。さらには、オペレーティング・システム、たと
えばＡＩＸ（ＡＩＸはＩＢＭ社の商標である）を使用し
て、図１に示す種々のコンポーネントの機能を協調させ
ることができる。
ことができるデータ処理システム１００の例が示されて
いる。このシステムは、中央処理装置（ＣＰＵ）１１
０、たとえば、「The PowerPC Architecture: A Sp
ecification for a New Family of Risk （RIS
C） Processors」（第二版、１９９４、Cathy Mayら
編）に準拠するPowerPCマイクロプロセッサ（PowerPCは
ＩＢＭ社の商標である）を有している。PowerPCマイク
ロプロセッサのより具体的な実現は、「PowerPC 604
Risk Microprocessor User's Manual」（１９９４、
ＩＢＭ社）に記載されている。本発明のＸＥＲリネーム
機構は、このＣＰＵ１１０に含まれる。ＣＰＵ１１０
は、システム・バス１１２によって種々の他の構成部品
に結合されている。読み取り専用メモリ（ＲＯＭ）１１
６がシステム・バス１１２に結合され、データ処理シス
テム１００の特定の基本機能を制御する基本入出力シス
テム（ＢＩＯＳ）を含む。また、ランダム・アクセス・
メモリ（ＲＡＭ）１１４、入出力アダプタ１１８および
通信アダプタ１３４がシステム・バス１１２に結合され
ている。入出力アダプタ１１８は、ディスク記憶装置１
２０と通信する小型コンピュータ・システム・インタフ
ェース（ＳＣＳＩ）アダプタであってもよい。通信アダ
プタ１３４は、バス１１２を外部ネットワークと接続し
て、データ処理システムが他の同様なシステムと通信す
ることを可能にする。また、入出力装置がユーザ・イン
タフェース・アダプタ１２２およびディスプレイ・アダ
プタ１３６を介してシステム・バス１１２に接続されて
いる。キーボード１２４、トラック・ボール１３２、マ
ウス１２６およびスピーカ１２８が、すべてユーザ・イ
ンタフェース・アダプタ１２２を介してバス１１２に接
続されている。ディスプレイ・モニタ１３８がディスプ
レイ・アダプタ１３６によってシステム・バス１１２に
接続されている。これに関して、ユーザは、キーボート
１２４、トラック・ボール１３２またはマウス１２６を
介してシステムに入力し、スピーカ１２８およびディス
プレイ１３８を介してシステムから出力を受けることが
できる。さらには、オペレーティング・システム、たと
えばＡＩＸ（ＡＩＸはＩＢＭ社の商標である）を使用し
て、図１に示す種々のコンポーネントの機能を協調させ
ることができる。
【００１５】図２は、ＣＰＵ１１０の一部をより詳細に
示す。ＣＰＵ１１０のこの部分は、命令キャッシュ（Ｉ
キャッシュ）２０２、発令／分岐装置２０４、固定小数
点実行装置（ＦＸＵ）２０６、ロード／ストア装置２０
８、浮動小数点装置（ＦＰＵ）２１０、データ・キャッ
シュ（Ｄキャッシュ）２１２および、図１のバス１１２
とインタフェースするバス・インタフェース装置（ＢＩ
Ｕ）２１４を含む。Ｉキャッシュ２０２は発令／分岐装
置２０４に結合されて、命令および制御情報を通信す
る。発令／分岐装置２０４は、ＦＸＵ２０６、ロード／
ストア装置２０８およびＦＰＵ２１０それぞれに結合さ
れて、複数のディスパッチされた命令を提供する。Ｉキ
ャッシュ２０２はバス・インタフェース装置２１４に結
合されて、データおよび制御情報を通信する。ＦＸＵ２
０６はロード／ストア装置２０８に結合されて、ロード
・データ値、ストア・データ値および転送データ値を通
信する。ロード／ストア装置２０８はＦＰＵ２１０に結
合されて、ストア・データ値およびロード・データ値を
通信する。ロード／ストア装置２０８はまた、Ｄキャッ
シュ２１２にも結合されて、ロード／ストア要求信号、
複数のデータ値およびアドレス値を通信する。Ｄキャッ
シュ２１２はバス・インタフェース装置２１４に結合さ
れて、データ入力信号、データ出力信号および制御信号
を通信する。
示す。ＣＰＵ１１０のこの部分は、命令キャッシュ（Ｉ
キャッシュ）２０２、発令／分岐装置２０４、固定小数
点実行装置（ＦＸＵ）２０６、ロード／ストア装置２０
８、浮動小数点装置（ＦＰＵ）２１０、データ・キャッ
シュ（Ｄキャッシュ）２１２および、図１のバス１１２
とインタフェースするバス・インタフェース装置（ＢＩ
Ｕ）２１４を含む。Ｉキャッシュ２０２は発令／分岐装
置２０４に結合されて、命令および制御情報を通信す
る。発令／分岐装置２０４は、ＦＸＵ２０６、ロード／
ストア装置２０８およびＦＰＵ２１０それぞれに結合さ
れて、複数のディスパッチされた命令を提供する。Ｉキ
ャッシュ２０２はバス・インタフェース装置２１４に結
合されて、データおよび制御情報を通信する。ＦＸＵ２
０６はロード／ストア装置２０８に結合されて、ロード
・データ値、ストア・データ値および転送データ値を通
信する。ロード／ストア装置２０８はＦＰＵ２１０に結
合されて、ストア・データ値およびロード・データ値を
通信する。ロード／ストア装置２０８はまた、Ｄキャッ
シュ２１２にも結合されて、ロード／ストア要求信号、
複数のデータ値およびアドレス値を通信する。Ｄキャッ
シュ２１２はバス・インタフェース装置２１４に結合さ
れて、データ入力信号、データ出力信号および制御信号
を通信する。
【００１６】図３〜５は、本発明の原理によるＸＥＲリ
ネーム機構３００を示す。ＸＥＲリネーム機構３００は
ＦＸＵ２０６に組み込まれている。発令／分岐装置２０
４により、ＦＸＵ２０６向けの命令がＩキャッシュ２０
２から検索され、命令待ち行列３０１にロードされる。
命令待ち行列３０１は、ＦＸＵ２０６によって実行され
る整数命令のスタックを含む。命令待ち行列３０１は、
深さが所定の値Ｍであってもよい。命令待ち行列３０１
中の各エントリは、機械命令を普通は２進形態で保持す
る部分３０２を含む。各命令は、発令／分岐装置２０４
によって割り当てられる命令識別（ＩＩＤ）部を含む。
命令が実行中にＸＥＲを更新するならば、そのＩＩＤが
命令待ち行列エントリの別の部分、フィールドＸＥＲＩ
ＩＤ３０３に含められる。ＩＩＤはまた、ＸＥＲ状態レ
ジスタ３０４にも記憶される。ＸＥＲ状態レジスタ３０
４の中で、ＩＩＤはフィールドＸＥＲ ＩＩＤ３０５に
記憶される。命令がＸＥＲを更新しないならば、ＸＥＲ
ＩＩＤ３０３およびＸＥＲ ＩＩＤ３０５は、ＸＥＲ
を更新した最後の命令のＩＩＤを含む。ＸＥＲ状態レジ
スタ３０４はまた、妥当性フィールド、有効フラグ３０
６を含む。有効フラグ３０６は１ビット幅であってもよ
い。したがって、簡素化するために、有効フラグ３０６
を妥当性ビット３０６と呼ぶこともできる。しかし、代
替の態様では、本発明の原理にしたがって、有効フラグ
３０６は、所定の数のビットＭの幅であってもよいこと
が理解されよう。このフィールドは後でさらに詳細に論
じる。
ネーム機構３００を示す。ＸＥＲリネーム機構３００は
ＦＸＵ２０６に組み込まれている。発令／分岐装置２０
４により、ＦＸＵ２０６向けの命令がＩキャッシュ２０
２から検索され、命令待ち行列３０１にロードされる。
命令待ち行列３０１は、ＦＸＵ２０６によって実行され
る整数命令のスタックを含む。命令待ち行列３０１は、
深さが所定の値Ｍであってもよい。命令待ち行列３０１
中の各エントリは、機械命令を普通は２進形態で保持す
る部分３０２を含む。各命令は、発令／分岐装置２０４
によって割り当てられる命令識別（ＩＩＤ）部を含む。
命令が実行中にＸＥＲを更新するならば、そのＩＩＤが
命令待ち行列エントリの別の部分、フィールドＸＥＲＩ
ＩＤ３０３に含められる。ＩＩＤはまた、ＸＥＲ状態レ
ジスタ３０４にも記憶される。ＸＥＲ状態レジスタ３０
４の中で、ＩＩＤはフィールドＸＥＲ ＩＩＤ３０５に
記憶される。命令がＸＥＲを更新しないならば、ＸＥＲ
ＩＩＤ３０３およびＸＥＲ ＩＩＤ３０５は、ＸＥＲ
を更新した最後の命令のＩＩＤを含む。ＸＥＲ状態レジ
スタ３０４はまた、妥当性フィールド、有効フラグ３０
６を含む。有効フラグ３０６は１ビット幅であってもよ
い。したがって、簡素化するために、有効フラグ３０６
を妥当性ビット３０６と呼ぶこともできる。しかし、代
替の態様では、本発明の原理にしたがって、有効フラグ
３０６は、所定の数のビットＭの幅であってもよいこと
が理解されよう。このフィールドは後でさらに詳細に論
じる。
【００１７】ＣＰＵ１１０は、パイプライン式に演算を
実行する。発令／分岐装置２０４によって多数の命令が
Ｉキャッシュ２０２から実行装置、たとえばＦＸＵ２０
６にディスパッチされる。実行装置は、パイプライン式
命令バッファを維持し、それにより、命令は、そのオペ
ランドがすべて利用できるようになるとただちに実行に
移される。命令待ち行列３０１は、そのようなパイプラ
イン式待ち行列である。次に実行すべき命令はマルチプ
レクサ（ＭＵＸ）３０７に送られる。同時に、その命令
に対応するＸＥＲ ＩＩＤがＭＵＸ３０８に送られる。
ＭＵＸ３０７およびＭＵＸ３０８はまた、命令および対
応するＩＩＤを発令／分岐装置２０４からそれぞれ受け
る。命令待ち行列３０１が空であるならば、ＭＵＸ３０
７は発令／分岐装置２０４から命令を選択し、ＭＵＸ３
０８は、パススルーされた命令であってもよい、ＸＥＲ
を更新した最後の命令のパススルーされたＩＩＤを選択
する。命令選択論理３０９がＭＵＸ３０７および３０８
を制御する。
実行する。発令／分岐装置２０４によって多数の命令が
Ｉキャッシュ２０２から実行装置、たとえばＦＸＵ２０
６にディスパッチされる。実行装置は、パイプライン式
命令バッファを維持し、それにより、命令は、そのオペ
ランドがすべて利用できるようになるとただちに実行に
移される。命令待ち行列３０１は、そのようなパイプラ
イン式待ち行列である。次に実行すべき命令はマルチプ
レクサ（ＭＵＸ）３０７に送られる。同時に、その命令
に対応するＸＥＲ ＩＩＤがＭＵＸ３０８に送られる。
ＭＵＸ３０７およびＭＵＸ３０８はまた、命令および対
応するＩＩＤを発令／分岐装置２０４からそれぞれ受け
る。命令待ち行列３０１が空であるならば、ＭＵＸ３０
７は発令／分岐装置２０４から命令を選択し、ＭＵＸ３
０８は、パススルーされた命令であってもよい、ＸＥＲ
を更新した最後の命令のパススルーされたＩＩＤを選択
する。命令選択論理３０９がＭＵＸ３０７および３０８
を制御する。
【００１８】実行すべく選択された命令は、ＭＵＸ３０
７によってデコード論理／オペランド・レジスタ３１０
にパスされる。そして、デコードされた命令およびオペ
ランドは、固定小数点実行エンジン３１１に送られる。
現在実行中の命令が必要とするＸＥＲデータもまた、Ｘ
ＥＲデータ・レジスタ３１９から固定小数点実行エンジ
ン３１１に送られる。固定小数点実行エンジン３１１か
ら出力された整数データはロード／ストア装置２０８に
送られ、また、デコード論理／オペランド・レジスタ３
１０に戻される。
７によってデコード論理／オペランド・レジスタ３１０
にパスされる。そして、デコードされた命令およびオペ
ランドは、固定小数点実行エンジン３１１に送られる。
現在実行中の命令が必要とするＸＥＲデータもまた、Ｘ
ＥＲデータ・レジスタ３１９から固定小数点実行エンジ
ン３１１に送られる。固定小数点実行エンジン３１１か
ら出力された整数データはロード／ストア装置２０８に
送られ、また、デコード論理／オペランド・レジスタ３
１０に戻される。
【００１９】実行する命令によって要求されるＸＥＲデ
ータは、いくつかのソースのいずれかから導出すること
ができる。ＸＥＲ選択論理３１２は、ＭＵＸ３０８から
ＩＩＤを受け、終了する命令のＩＩＤを固定小数点実行
エンジン３１１から受ける。ＸＥＲ選択論理３１２は制
御信号をＭＵＸ３１３に出力する。固定小数点実行エン
ジン３１０に送るＸＥＲデータを選択する際のＸＥＲ選
択論理３１２およびＭＵＸ３１３の動作は後で詳細に説
明する。
ータは、いくつかのソースのいずれかから導出すること
ができる。ＸＥＲ選択論理３１２は、ＭＵＸ３０８から
ＩＩＤを受け、終了する命令のＩＩＤを固定小数点実行
エンジン３１１から受ける。ＸＥＲ選択論理３１２は制
御信号をＭＵＸ３１３に出力する。固定小数点実行エン
ジン３１０に送るＸＥＲデータを選択する際のＸＥＲ選
択論理３１２およびＭＵＸ３１３の動作は後で詳細に説
明する。
【００２０】ＭＵＸ３１３は、いくつかのソースからＸ
ＥＲデータを受ける。命令待ち行列３０１はＸＥＲデー
タ・フィールド３１４を含む。命令が命令待ち行列３０
１にロードされるとき、その命令がＸＥＲを更新するな
らば、命令待ち行列３０１はそのとき終了している命令
からのＸＥＲデータを固定小数点実行エンジン３１１か
ら受ける。現在実行している命令がＸＥＲを更新しない
ならば、必要なＸＥＲデータを求めてＸＥＲリネーム・
バッファ３１５を探索する。これは、終了ＩＩＤバッフ
ァ３１６を使用する連想記憶装置（ＣＡＭ）読み出しに
よって実施される。終了ＩＩＤバッファ３１６は、ＸＥ
Ｒデータ値を更新した終了命令のＩＩＤを含む。ＸＥＲ
リネーム・バッファ３１５へのＣＡＭ読み出しは、ＣＡ
Ｍ論理３１７によって実現される。
ＥＲデータを受ける。命令待ち行列３０１はＸＥＲデー
タ・フィールド３１４を含む。命令が命令待ち行列３０
１にロードされるとき、その命令がＸＥＲを更新するな
らば、命令待ち行列３０１はそのとき終了している命令
からのＸＥＲデータを固定小数点実行エンジン３１１か
ら受ける。現在実行している命令がＸＥＲを更新しない
ならば、必要なＸＥＲデータを求めてＸＥＲリネーム・
バッファ３１５を探索する。これは、終了ＩＩＤバッフ
ァ３１６を使用する連想記憶装置（ＣＡＭ）読み出しに
よって実施される。終了ＩＩＤバッファ３１６は、ＸＥ
Ｒデータ値を更新した終了命令のＩＩＤを含む。ＸＥＲ
リネーム・バッファ３１５へのＣＡＭ読み出しは、ＣＡ
Ｍ論理３１７によって実現される。
【００２１】次に実行の準備ができた待ち行列中の命令
が、このＸＥＲデータをＸＥＲデータ・フィールド３１
４に入れる。ＭＵＸ３１３はまた、ＸＥＲリネーム・バ
ッファからＸＥＲデータを受ける。各命令が実行を終え
ると、固定小数点実行エンジン３１１は、終了する命令
によって更新されたＸＥＲデータをＸＥＲリネーム・バ
ッファ３１５に送る。ＸＥＲデータはまた、命令待ち行
列３０１に送られ、そこで、ＸＥＲデータ・フィールド
３１４に受けられる。対応する命令のＩＩＤが終了ＩＩ
Ｄバッファ３１６に記憶される。終了ＩＩＤバッファ３
１６およびＸＥＲリネーム・バッファ３１５の深さは同
じであってもよく、所定の値Ｎであってもよい。終了命
令に対応するＸＥＲデータおよびその命令のＩＩＤは、
ＸＥＲリネーム・バッファ３１５および終了ＩＩＤバッ
ファ３１６の同じ相対的場所にそれぞれ記憶される。命
令が完了すると、その命令に対応するＸＥＲデータがＸ
ＥＲレジスタ３１８に送られる。ＸＥＲレジスタ３１８
はＸＥＲデータをＭＵＸ３１３に提供する。ＭＵＸ３０
７への入力で待ち状態の命令によって要求されるＸＥＲ
データに影響する最後の命令が完了すると、ＸＥＲレジ
スタ３１８の状態は有効であり、待ち状態の命令によっ
て使用することができる。ＸＥＲ選択論理３１２からの
出力に応対して、ＭＵＸ３１３は、入力ソースの一つか
らのＸＥＲデータを出力する。選択論理３１２は、終了
するＩＩＤを、ＭＵＸ３０８を介して受けたＸＥＲ Ｉ
ＩＤと比較して、ＸＥＲデータ・ソースを選択する。選
択論理３１２は、ＸＥＲデータ依存を解決するため、次
の命令を実行して固定小数点エンジン３１１の出力をス
ヌープすることを効果的に許す。このようにして、本発
明の原理によるＸＥＲリネーム機構は、有効ＸＥＲデー
タがリネーム・バッファ中に現れるまで命令が待ち行列
中で待たなければならない必要性を緩和する。そのう
え、ＸＥＲ３１８が有効データを有するならば、妥当性
ビット３０６が、そのデータを選択するよう選択論理３
１２に知らせる。このデータはＸＥＲデータ・レジスタ
３１９に保持され、そこで、固定小数点エンジン３１１
中の現在実行中の命令に利用できるようになる。
が、このＸＥＲデータをＸＥＲデータ・フィールド３１
４に入れる。ＭＵＸ３１３はまた、ＸＥＲリネーム・バ
ッファからＸＥＲデータを受ける。各命令が実行を終え
ると、固定小数点実行エンジン３１１は、終了する命令
によって更新されたＸＥＲデータをＸＥＲリネーム・バ
ッファ３１５に送る。ＸＥＲデータはまた、命令待ち行
列３０１に送られ、そこで、ＸＥＲデータ・フィールド
３１４に受けられる。対応する命令のＩＩＤが終了ＩＩ
Ｄバッファ３１６に記憶される。終了ＩＩＤバッファ３
１６およびＸＥＲリネーム・バッファ３１５の深さは同
じであってもよく、所定の値Ｎであってもよい。終了命
令に対応するＸＥＲデータおよびその命令のＩＩＤは、
ＸＥＲリネーム・バッファ３１５および終了ＩＩＤバッ
ファ３１６の同じ相対的場所にそれぞれ記憶される。命
令が完了すると、その命令に対応するＸＥＲデータがＸ
ＥＲレジスタ３１８に送られる。ＸＥＲレジスタ３１８
はＸＥＲデータをＭＵＸ３１３に提供する。ＭＵＸ３０
７への入力で待ち状態の命令によって要求されるＸＥＲ
データに影響する最後の命令が完了すると、ＸＥＲレジ
スタ３１８の状態は有効であり、待ち状態の命令によっ
て使用することができる。ＸＥＲ選択論理３１２からの
出力に応対して、ＭＵＸ３１３は、入力ソースの一つか
らのＸＥＲデータを出力する。選択論理３１２は、終了
するＩＩＤを、ＭＵＸ３０８を介して受けたＸＥＲ Ｉ
ＩＤと比較して、ＸＥＲデータ・ソースを選択する。選
択論理３１２は、ＸＥＲデータ依存を解決するため、次
の命令を実行して固定小数点エンジン３１１の出力をス
ヌープすることを効果的に許す。このようにして、本発
明の原理によるＸＥＲリネーム機構は、有効ＸＥＲデー
タがリネーム・バッファ中に現れるまで命令が待ち行列
中で待たなければならない必要性を緩和する。そのう
え、ＸＥＲ３１８が有効データを有するならば、妥当性
ビット３０６が、そのデータを選択するよう選択論理３
１２に知らせる。このデータはＸＥＲデータ・レジスタ
３１９に保持され、そこで、固定小数点エンジン３１１
中の現在実行中の命令に利用できるようになる。
【００２２】発令／分岐装置２０４は、各命令サイクル
中に二つの命令を発することができる。したがって、Ｆ
ＸＵ２０６は、各サイクル中に二つの命令を実行するこ
とができ、そのため、２個の固定小数点エンジン３１１
ａおよび３１１ｂがＸＥＲリネーム機構３００に含まれ
ている。同様に、ＭＵＸ３０７ａおよび３０８ａがＭＵ
Ｘ３０７ｂおよび３０８ｂとして複製され、命令選択論
理３０９ａが命令選択論理３０９ｂとして複製され、デ
コード論理／オペランド・レジスタ３１０ａがデコード
論理オペランド・レジスタ３１０ｂとして複製されてい
る。ＭＵＸ３１３ａおよびＭＵＸ３１３ｂは、両方の固
定小数点エンジン３１１ａおよび３１１ｂからＸＥＲデ
ータを受ける。同様に、ＸＥＲ選択論理３１２ａは、固
定小数点エンジン３１１ａおよび３１１ｂから終了する
ＩＩＤを受け、ＸＥＲ選択論理３１２ｂは、両方の固定
小数点エンジン３１１ａおよび３１１ｂから終了するＩ
ＩＤを受ける。同様に、ＸＥＲリネーム・バッファ３１
５は、固定小数点エンジン３１１からＸＥＲデータを受
ける。
中に二つの命令を発することができる。したがって、Ｆ
ＸＵ２０６は、各サイクル中に二つの命令を実行するこ
とができ、そのため、２個の固定小数点エンジン３１１
ａおよび３１１ｂがＸＥＲリネーム機構３００に含まれ
ている。同様に、ＭＵＸ３０７ａおよび３０８ａがＭＵ
Ｘ３０７ｂおよび３０８ｂとして複製され、命令選択論
理３０９ａが命令選択論理３０９ｂとして複製され、デ
コード論理／オペランド・レジスタ３１０ａがデコード
論理オペランド・レジスタ３１０ｂとして複製されてい
る。ＭＵＸ３１３ａおよびＭＵＸ３１３ｂは、両方の固
定小数点エンジン３１１ａおよび３１１ｂからＸＥＲデ
ータを受ける。同様に、ＸＥＲ選択論理３１２ａは、固
定小数点エンジン３１１ａおよび３１１ｂから終了する
ＩＩＤを受け、ＸＥＲ選択論理３１２ｂは、両方の固定
小数点エンジン３１１ａおよび３１１ｂから終了するＩ
ＩＤを受ける。同様に、ＸＥＲリネーム・バッファ３１
５は、固定小数点エンジン３１１からＸＥＲデータを受
ける。
【００２３】ＸＥＲリネーム機構３００の動作は、図６
を参照することによってより明確に理解することができ
る。図６は、ＸＥＲリネーム機構３００の動作を流れ図
で示す。ステップ４００で固定小数点装置２０６にディ
スパッチされた命令が、ステップ４０１でＸＥＲを更新
するならば、ステップ４０２で、そのＩＩＤがＸＥＲ状
態レジスタ３０４中のＸＥＲ ＩＩＤ３０５に書き込ま
れる。同時に、有効フラグ３０６がオンになる。ステッ
プ４０３で命令が実行の準備ができていないならば、ス
テップ４０４で、その命令は命令待ち行列３０１に書き
込まれる。ステップ４０３で、命令が実行の準備ができ
ているならば、その命令は、ステップ４０５で固定少数
点実行エンジン３１１に送られ、実行される。ステップ
４０６では、命令は、実行の準備ができるまで命令待ち
行列３０１中に保持される。命令が実行の準備ができる
と、その命令は固定小数点実行エンジン３１１に送ら
れ、ステップ４０５で実行される。命令が実行を終える
と、ステップ４０７で、得られたＸＥＲデータがＸＥＲ
リネーム・バッファ３１５に書き込まれ、命令のＩＩＤ
が終了ＩＩＤバッファ３１６に書き込まれる。同時に、
ＸＥＲデータが、命令待ち行列３０１中の、次に実行の
準備ができている命令のＸＥＲデータ・フィールド３１
４に書き込まれる。しかし、命令待ち行列３０１は空で
あるかもしれず、その場合、実行すべき次の命令はＭＵ
Ｘ３０７にパスすることができる。この命令はＸＥＲデ
ータを使用することができる。これは後で論じる。命令
が完了すると、ステップ４０８で、そのＸＥＲデータが
ＸＥＲリネーム・バッファ３１５から読み出され、ＸＥ
Ｒレジスタ３１８に書き込まれる。
を参照することによってより明確に理解することができ
る。図６は、ＸＥＲリネーム機構３００の動作を流れ図
で示す。ステップ４００で固定小数点装置２０６にディ
スパッチされた命令が、ステップ４０１でＸＥＲを更新
するならば、ステップ４０２で、そのＩＩＤがＸＥＲ状
態レジスタ３０４中のＸＥＲ ＩＩＤ３０５に書き込ま
れる。同時に、有効フラグ３０６がオンになる。ステッ
プ４０３で命令が実行の準備ができていないならば、ス
テップ４０４で、その命令は命令待ち行列３０１に書き
込まれる。ステップ４０３で、命令が実行の準備ができ
ているならば、その命令は、ステップ４０５で固定少数
点実行エンジン３１１に送られ、実行される。ステップ
４０６では、命令は、実行の準備ができるまで命令待ち
行列３０１中に保持される。命令が実行の準備ができる
と、その命令は固定小数点実行エンジン３１１に送ら
れ、ステップ４０５で実行される。命令が実行を終える
と、ステップ４０７で、得られたＸＥＲデータがＸＥＲ
リネーム・バッファ３１５に書き込まれ、命令のＩＩＤ
が終了ＩＩＤバッファ３１６に書き込まれる。同時に、
ＸＥＲデータが、命令待ち行列３０１中の、次に実行の
準備ができている命令のＸＥＲデータ・フィールド３１
４に書き込まれる。しかし、命令待ち行列３０１は空で
あるかもしれず、その場合、実行すべき次の命令はＭＵ
Ｘ３０７にパスすることができる。この命令はＸＥＲデ
ータを使用することができる。これは後で論じる。命令
が完了すると、ステップ４０８で、そのＸＥＲデータが
ＸＥＲリネーム・バッファ３１５から読み出され、ＸＥ
Ｒレジスタ３１８に書き込まれる。
【００２４】ＸＥＲデータを更新しない命令は、それに
もかかわらず、ＸＥＲデータを使用することができる。
次に、ＸＥＲデータを使用する命令の場合のＸＥＲリネ
ーム機構３００の動作を流れ図の形態で示す図７〜９を
参照する。ステップ５００でＸＥＲデータを更新もしな
いし使用もしないと判断された命令は、ステップ５０１
で、ＸＥＲリネーム・プロセスとは関係なく実行され
る。そうでなければ、ステップ５０２で、命令はＸＥＲ
状態レジスタ３０４を読み出して、ＸＥＲデータを更新
した最後の命令のＩＩＤを得、また、妥当性ビット３０
６の値を検索する。ステップ５０３で、ＸＥＲデータが
リネーム・バッファ３１５中にないならば、すなわち、
妥当性ビット３０６がオフであるならば、ＸＥＲレジス
タ３１８中のＸＥＲデータが有効であり、命令は、リネ
ーム・バッファ３１５からＸＥＲデータを検索しない。
ステップ５０４で、ＸＥＲデータがＸＥＲレジスタ３１
８から読み出される。これは、妥当性ビット３０６を選
択論理３１２に提供することによって実施することがで
きる。
もかかわらず、ＸＥＲデータを使用することができる。
次に、ＸＥＲデータを使用する命令の場合のＸＥＲリネ
ーム機構３００の動作を流れ図の形態で示す図７〜９を
参照する。ステップ５００でＸＥＲデータを更新もしな
いし使用もしないと判断された命令は、ステップ５０１
で、ＸＥＲリネーム・プロセスとは関係なく実行され
る。そうでなければ、ステップ５０２で、命令はＸＥＲ
状態レジスタ３０４を読み出して、ＸＥＲデータを更新
した最後の命令のＩＩＤを得、また、妥当性ビット３０
６の値を検索する。ステップ５０３で、ＸＥＲデータが
リネーム・バッファ３１５中にないならば、すなわち、
妥当性ビット３０６がオフであるならば、ＸＥＲレジス
タ３１８中のＸＥＲデータが有効であり、命令は、リネ
ーム・バッファ３１５からＸＥＲデータを検索しない。
ステップ５０４で、ＸＥＲデータがＸＥＲレジスタ３１
８から読み出される。これは、妥当性ビット３０６を選
択論理３１２に提供することによって実施することがで
きる。
【００２５】しかし、ステップ５０３で妥当性ビット３
０６がセットされているならば、ステップ５０５でＣＡ
Ｍ読み出しが実施される。ＣＡＭ読み出しは、ステップ
５０２で検索したＸＥＲＩＩＤを使用して、終了ＩＩＤ
バッファ３１６に対して実施される。ＩＩＤが終了ＩＩ
Ｄバッファ３１６中にあるならば、ステップ５０６で、
そのＩＩＤの相対アドレスを使用して、ＸＥＲリネーム
・バッファ３１５中の対応するＸＥＲデータにアクセス
する。ステップ５０５で、ＣＡＭ読み出しが終了ＩＩＤ
バッファ３１６中にＸＥＲ ＩＩＤを見つけないなら
ば、ステップ５０７で、ステップ５０２で検索したＸＥ
Ｒ ＩＩＤを試験して、それが現在終了している命令の
ＩＩＤであるかどうかを判定する。ＸＥＲ選択論理３１
２がこの動作を実現してもよい。ステップ５０２で検索
したＸＥＲ ＩＩＤが終了ＩＩＤであるならば、ステッ
プ５０８で、固定小数点実行エンジン３１１からＭＵＸ
３１３を介して得たＸＥＲデータを使用する。ステップ
５０９で、命令が実行の準備ができているならば、ステ
ップ５１０で、ＸＥＲデータは、次の実行サイクルでの
使用に備えて保持される。
０６がセットされているならば、ステップ５０５でＣＡ
Ｍ読み出しが実施される。ＣＡＭ読み出しは、ステップ
５０２で検索したＸＥＲＩＩＤを使用して、終了ＩＩＤ
バッファ３１６に対して実施される。ＩＩＤが終了ＩＩ
Ｄバッファ３１６中にあるならば、ステップ５０６で、
そのＩＩＤの相対アドレスを使用して、ＸＥＲリネーム
・バッファ３１５中の対応するＸＥＲデータにアクセス
する。ステップ５０５で、ＣＡＭ読み出しが終了ＩＩＤ
バッファ３１６中にＸＥＲ ＩＩＤを見つけないなら
ば、ステップ５０７で、ステップ５０２で検索したＸＥ
Ｒ ＩＩＤを試験して、それが現在終了している命令の
ＩＩＤであるかどうかを判定する。ＸＥＲ選択論理３１
２がこの動作を実現してもよい。ステップ５０２で検索
したＸＥＲ ＩＩＤが終了ＩＩＤであるならば、ステッ
プ５０８で、固定小数点実行エンジン３１１からＭＵＸ
３１３を介して得たＸＥＲデータを使用する。ステップ
５０９で、命令が実行の準備ができているならば、ステ
ップ５１０で、ＸＥＲデータは、次の実行サイクルでの
使用に備えて保持される。
【００２６】命令が実行できなければ、ステップ５１１
で、命令は命令待ち行列３０１に書き込まれる。ステッ
プ５１２で、ステップ５０４、５０６または５０８のい
ずれかからＸＥＲデータが利用できるならば、そのデー
タは命令待ち行列３０１のフィールド３１４に書き込ま
れる。そうでなければ、ステップ５１４で、ＸＥＲ選択
論理３１２を使用して、命令待ち行列３０１中のＸＥＲ
ＩＩＤ３０３を、入ってくる終了ＩＩＤと比較する。
それらが一致しないならば、プロセスはステップ５１２
に戻る。しかし、ステップ５１４で一致が検出され、ス
テップ５１５で、終了するＩＩＤに依存する命令が実行
の準備ができているならば、ステップ５１０で、ＸＥＲ
データが次の実行サイクルでの使用に備えて保持され
る。そして、ステップ５１７で命令が実行される。しか
し、ステップ５１５で命令が実行の準備ができておら
ず、ステップ５１６でＸＥＲデータが命令待ち行列に書
き込まれていないならば、ステップ５１３で、ＸＥＲデ
ータが命令待ち行列に書き込まれる。ＸＥＲデータが書
き込まれていれば、ステップ５１６で、命令が実行の準
備ができるまで、プロセスはステップ５１５に戻る。
で、命令は命令待ち行列３０１に書き込まれる。ステッ
プ５１２で、ステップ５０４、５０６または５０８のい
ずれかからＸＥＲデータが利用できるならば、そのデー
タは命令待ち行列３０１のフィールド３１４に書き込ま
れる。そうでなければ、ステップ５１４で、ＸＥＲ選択
論理３１２を使用して、命令待ち行列３０１中のＸＥＲ
ＩＩＤ３０３を、入ってくる終了ＩＩＤと比較する。
それらが一致しないならば、プロセスはステップ５１２
に戻る。しかし、ステップ５１４で一致が検出され、ス
テップ５１５で、終了するＩＩＤに依存する命令が実行
の準備ができているならば、ステップ５１０で、ＸＥＲ
データが次の実行サイクルでの使用に備えて保持され
る。そして、ステップ５１７で命令が実行される。しか
し、ステップ５１５で命令が実行の準備ができておら
ず、ステップ５１６でＸＥＲデータが命令待ち行列に書
き込まれていないならば、ステップ５１３で、ＸＥＲデ
ータが命令待ち行列に書き込まれる。ＸＥＲデータが書
き込まれていれば、ステップ５１６で、命令が実行の準
備ができるまで、プロセスはステップ５１５に戻る。
【００２７】本発明およびその利点を詳細に記載した
が、請求の範囲によって定義する本発明の真髄および範
囲を逸することなく、種々の変更、代替および修正を本
発明に加えられることが理解されよう。
が、請求の範囲によって定義する本発明の真髄および範
囲を逸することなく、種々の変更、代替および修正を本
発明に加えられることが理解されよう。
【００２８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）データプロセッサにおいて、命令実行の並列性を
高める方法であって、命令識別子を第一のデータ記憶装
置に書き込むステップと、前記命令識別子に対応する命
令が実行を終えると、一つ以上の実行条件データ値を、
一つ以上の記憶場所を有する第二のデータ記憶装置に書
き込むステップと、前記命令識別子を使用して、前記一
つ以上の実行条件データ値を取得するステップと、を含
む方法。 （２）前記命令の実行が完了すると、前記実行条件デー
タ値を第三のデータ記憶装置に書き込むステップをさら
に含む上記（１）記載の方法。 （３）前記命令識別子を、一つ以上の記憶場所を有する
第四のデータ記憶装置に書き込むステップをさらに含む
上記（１）記載の方法。 （４）一つ以上の妥当性ビットを前記第一の記憶装置中
にセットするステップをさらに含む上記（１）記載の方
法。 （５）前記実行条件データ値を命令待ち行列およびデー
タ・マルチプレクサに送るステップをさらに含む上記
（１）記載の方法。 （６）前記命令識別子を使用して、前記一つ以上の実行
条件データ値を取得する前記ステップが、前記命令識別
子を、前記第四のデータ記憶装置中に事前に記憶されて
いる複数の命令識別子それぞれと比較するステップと、
一致が検出されると、それから得られるインデックス値
を使用して、前記第二のデータ記憶装置中に索引付けす
るステップと、をさらに含む上記（３）記載の方法。 （７）前記一つ以上の実行条件データ値を取得するステ
ップが、前記第一のデータ記憶装置中の少なくとも一つ
の妥当性ビット・データ値に応答して、前記一つ以上の
実行条件データ値をアーキテクチャ・レジスタから取得
するステップをさらに含む上記（６）記載の方法。 （８）前記第一のデータ記憶装置が複数のデータ記憶フ
ィールドを有する整数例外レジスタ（ＸＥＲ）状態レジ
スタであり、前記第二のデータ記憶装置がＸＥＲリネー
ム・バッファであり、前記第三のデータ記憶装置が整数
例外レジスタ（ＸＥＲ）であり、前記第四のデータ記憶
装置が終了命令識別子（ＩＩＤ）バッファである上記
（３）記載の方法。 （９）ＩＩＤを第一のデータ記憶装置に書き込む前記ス
テップが、命令が整数例外レジスタ（ＸＥＲ）データ値
を更新すると、前記命令に対応するＩＩＤを前記ＸＥＲ
状態レジスタの第一のデータ記憶フィールドに書き込む
ステップと、妥当性データ値を前記ＸＥＲ状態レジスタ
の第二のデータ記憶フィールド中ににセットするステッ
プと、をさらに含み、一つ以上の実行条件データ値を書
き込む前記ステップが、前記命令が実行を終えると、少
なくとも一つのＸＥＲデータ値を前記ＸＥＲリネーム・
バッファ中の記憶場所に書き込むステップと、前記ＩＩ
Ｄを前記終了ＩＩＤバッファ中の対応する記憶場所に書
き込むステップと、をさらに含み、一つ以上の実行条件
データ値を取得する前記ステップが、命令が前記ＸＥＲ
中の一つ以上のデータ値を使用するとき、前記ＸＥＲ状
態レジスタからＩＩＤを取得するステップと、前記ＸＥ
Ｒ状態レジスタ中に前記妥当性データ値がセットされて
いないならば、前記一つ以上のデータ値を前記ＸＥＲか
ら取得するステップと、前記ＸＥＲ状態レジスタからの
前記ＩＩＤデータおよび前記終了ＩＩＤバッファ中のＩ
ＩＤデータを使用して、連想記憶装置読み出しを実行し
て、前記ＸＥＲリネーム・バッファ中のＸＥＲデータ値
にアクセスするステップと、前記終了ＩＩＤバッファ中
の前記ＩＩＤデータが前記ＸＥＲ状態レジスタＩＩＤデ
ータに対応しないならば、前記ＸＥＲ状態レジスタから
の前記ＩＩＤデータを使用して、一つ以上のＸＥＲデー
タ値を求めて少なくとも１個の固定小数点実行エンジン
から終了バスをスヌープするステップと、をさらに含む
上記（８）記載の方法。 （１０）命令実行の並列性を高めるためのデータ処理装
置であって、命令識別子（ＩＩＤ）を含む第一のデータ
記憶装置と、実行条件データ値の一つ以上のセットを含
む第二のデータ記憶装置と、前記ＩＩＤを使用して実行
条件データ値のセットを取得するための、前記第一およ
び第二のデータ記憶装置に結合された回路と、を含む装
置。 （１１）前記第一および第二のデータ記憶装置に結合さ
れた前記回路が第三のデータ記憶装置をさらに含み、前
記第三のデータ記憶装置が、前記ＩＩＤに対応する命令
が実行を終了したのち前記ＩＩＤを受ける上記（１０）
記載の装置。 （１２）前記第一のデータ記憶装置が、少なくとも一つ
の妥当性ビットを含む部分をさらに含む上記（１０）記
載の装置。 （１３）前記第一および第二のデータ記憶装置に結合さ
れた前記回路が、前記第一のデータ記憶装置に結合され
た少なくとも一つの命令待ち行列をさらに含み、前記命
令待ち行列が一つ以上のエントリを有し、各エントリ
が、命令データを受けるための第一の部分と、実行条件
データ値のセットの一つ以上の構成要素を更新する命令
に対応するＩＩＤを受けるための第二の部分とを含む上
記（１０）記載の装置。 （１４）実行条件データ値のセットを取得するための前
記回路が、実行条件データ値の複数のセットから実行条
件データ値のセットを選択するための回路をさらに含む
上記（１０）記載の装置。 （１５）実行条件データ値のセットを選択するための前
記回路が、複数のＩＩＤ（前記複数のＩＩＤの第一のＩ
ＩＤが前記第一のデータ記憶装置からのものであり、前
記複数のＩＩＤの第二のＩＩＤが実行装置からのもので
ある）および一つ以上の妥当性ビットを受ける少なくと
も一つの選択論理回路と、前記少なくとも一つの選択論
理回路の出力および前記第二のデータ記憶装置に結合さ
れ、前記少なくとも一つの選択論理回路の前記出力にお
けるデータに応答して、実行条件データ値の前記複数の
セットを選択のために受ける少なくとも１個のマルチプ
レクサと、をさらに含む上記（１４）記載の装置。 （１６）前記第一のデータ記憶装置が整数例外レジスタ
（ＸＥＲ）状態レジスタであり、 前記第二のデータ記
憶装置がＸＥＲリネーム・バッファであり、前記第三の
データ記憶装置が終了ＩＩＤバッファである上記（１）
記載の装置。 （１７）前記第一のデータ記憶装置が、整数例外レジス
タ（ＸＥＲ）状態レジスタをさらに含み、前記ＸＥＲ状
態レジスタが少なくとも二つのフィールドを含み、第一
のフィールドがＸＥＲ命令識別子（ＩＩＤ）を含み、第
二のフィールドが妥当性データ値を含み、前記第二のデ
ータ記憶装置が、少なくとも一つの記憶場所を含むＸＥ
Ｒリネーム・バッファをさらに含み、前記記憶場所それ
ぞれが複数のＸＥＲデータ値を含み、前記第一および第
二のデータ記憶装置に結合された前記回路が、実行を終
了した命令のＩＩＤを含む、それぞれが前記ＸＥＲリネ
ーム・バッファの記憶場所に対応する少なくとも一つの
記憶場所を含む終了ＩＩＤバッファと、前記ＸＥＲ状態
レジスタ、前記終了ＩＩＤバッファおよび前記ＸＥＲリ
ネーム・バッファに結合され、前記ＸＥＲ状態レジスタ
中のＸＥＲ ＩＩＤを使用して前記ＸＥＲリネーム・バ
ッファ中にアドレス指定する連想記憶装置（ＣＡＭ）論
理と、命令データ・フィールドと、前記ＸＥＲ状態レジ
スタ中のＸＥＲ ＩＩＤに対応するＸＥＲ ＩＩＤを受
けるＸＥＲ ＩＩＤフィールドと、ＸＥＲデータを含む
第三のフィールドとを有する、前記ＸＥＲ状態レジスタ
に結合された命令待ち行列と、前記命令待ち行列および
命令ディスパッチャから命令データを受ける第一のマル
チプレクサ（ＭＵＸ）ならびに前記命令待ち行列および
前記命令ディスパッチャからＸＥＲ ＩＩＤデータを受
ける第二のマルチプレクサ（ＭＵＸ）と、前記第一およ
び第二のＭＵＸを制御するために前記第一および第二の
ＭＵＸに結合され、前記ＭＵＸが空の命令待ち行列に応
答して制御されるよう前記命令待ち行列にさらに結合さ
れた命令選択論理と、ＸＥＲ ＩＩＤ値を受けるために
前記第二のＭＵＸの出力に結合されたＸＥＲ選択論理
と、前記ＸＥＲ選択論理の出力に結合されてそれによっ
て制御され、前記ＸＥＲリネーム・バッファおよび前記
命令待ち行列中の前記ＸＥＲデータ・フィールドからＸ
ＥＲデータを受ける第三のＭＵＸと、前記ＸＥＲ選択論
理に入力される終了ＩＩＤデータを前記終了ＩＩＤバッ
ファに出力し、ＸＥＲデータを前記ＸＥＲリネーム・バ
ッファ、および前記第三のＭＵＸに出力する少なくとも
１個の固定小数点実行エンジンと、前記ＸＥＲリネーム
・バッファからＸＥＲデータを受け、データを前記第三
のＭＵＸに出力するＸＥＲと、前記第三のＭＵＸの出力
に結合される入力と、前記少なくとも１個の固定小数点
実行エンジンの入力に結合される出力とを有し、前記第
三のＭＵＸから受けたＸＥＲデータを、前記固定小数点
実行エンジンで実行する命令によって使用するために保
持するＸＥＲデータ・レジスタと、をさらに含む上記
（１０）記載の装置。 （１８）複数の命令を通信するための入力手段と、前記
複数の命令の一つ以上に応答して、実行条件値の一つ以
上のセットを生成するための条件論理回路と、前記条件
論理回路に結合されたリネーム論理回路であって、実行
条件値の前記一つ以上のセットを含むための第一のデー
タ記憶装置と、前記複数の命令の一つに対応する命令識
別子（ＩＩＤ）を含む、前記入力手段に結合された例外
レジスタ状態レジスタと、をさらに含むリネーム論理回
路と、実行条件値の前記一つ以上のセットの一つを受け
る、前記リネーム論理回路に結合された例外レジスタ
と、を含むデータ処理システム。 （１９）前記リネーム論理回路が、前記複数の命令のサ
ブセットを含む命令待ち行列をさらに含み、前記命令待
ち行列が、前記条件論理回路に結合され、それに命令を
通信する上記（１８）記載のデータ処理システム。 （２０）前記条件論理回路が、実行条件値の前記一つ以
上のセットの第一のセットを受け、それに応答して実行
条件値の前記一つ以上のセットの第二のセットを生成す
るための回路をさらに含む上記（１８）記載のデータ処
理システム。 （２１）前記リネーム論理回路が第二のデータ記憶装置
をさらに含み、前記第二の装置が、一つ以上の終了命令
に対応する一つ以上のＩＩＤを含み、各命令が、対応す
る実行条件値のセットを前記第一のデータ記憶装置中に
生成する上記（１８）記載のデータ処理システム。 （２２）前記リネーム論理回路が、前記第一のデータ記
憶装置から実行条件値のセットを選択するための回路を
さらに含む上記（１８）記載のデータ処理システム。 （２３）前記第一のデータ記憶装置から実行条件値のセ
ットを選択するための前記回路が、前記第一および第二
のデータ記憶装置に結合された連想記憶装置論理を含む
上記（２２）記載のデータ処理システム。 （２４）前記リネーム論理回路が、前記第一のデータ記
憶装置中の実行条件値の第一のセットからの実行条件値
のセットと、前記条件論理によって生成された実行条件
値の第二のセットとを選択するための回路をさらに含む
上記（１８）記載のデータ処理システム。
の事項を開示する。 （１）データプロセッサにおいて、命令実行の並列性を
高める方法であって、命令識別子を第一のデータ記憶装
置に書き込むステップと、前記命令識別子に対応する命
令が実行を終えると、一つ以上の実行条件データ値を、
一つ以上の記憶場所を有する第二のデータ記憶装置に書
き込むステップと、前記命令識別子を使用して、前記一
つ以上の実行条件データ値を取得するステップと、を含
む方法。 （２）前記命令の実行が完了すると、前記実行条件デー
タ値を第三のデータ記憶装置に書き込むステップをさら
に含む上記（１）記載の方法。 （３）前記命令識別子を、一つ以上の記憶場所を有する
第四のデータ記憶装置に書き込むステップをさらに含む
上記（１）記載の方法。 （４）一つ以上の妥当性ビットを前記第一の記憶装置中
にセットするステップをさらに含む上記（１）記載の方
法。 （５）前記実行条件データ値を命令待ち行列およびデー
タ・マルチプレクサに送るステップをさらに含む上記
（１）記載の方法。 （６）前記命令識別子を使用して、前記一つ以上の実行
条件データ値を取得する前記ステップが、前記命令識別
子を、前記第四のデータ記憶装置中に事前に記憶されて
いる複数の命令識別子それぞれと比較するステップと、
一致が検出されると、それから得られるインデックス値
を使用して、前記第二のデータ記憶装置中に索引付けす
るステップと、をさらに含む上記（３）記載の方法。 （７）前記一つ以上の実行条件データ値を取得するステ
ップが、前記第一のデータ記憶装置中の少なくとも一つ
の妥当性ビット・データ値に応答して、前記一つ以上の
実行条件データ値をアーキテクチャ・レジスタから取得
するステップをさらに含む上記（６）記載の方法。 （８）前記第一のデータ記憶装置が複数のデータ記憶フ
ィールドを有する整数例外レジスタ（ＸＥＲ）状態レジ
スタであり、前記第二のデータ記憶装置がＸＥＲリネー
ム・バッファであり、前記第三のデータ記憶装置が整数
例外レジスタ（ＸＥＲ）であり、前記第四のデータ記憶
装置が終了命令識別子（ＩＩＤ）バッファである上記
（３）記載の方法。 （９）ＩＩＤを第一のデータ記憶装置に書き込む前記ス
テップが、命令が整数例外レジスタ（ＸＥＲ）データ値
を更新すると、前記命令に対応するＩＩＤを前記ＸＥＲ
状態レジスタの第一のデータ記憶フィールドに書き込む
ステップと、妥当性データ値を前記ＸＥＲ状態レジスタ
の第二のデータ記憶フィールド中ににセットするステッ
プと、をさらに含み、一つ以上の実行条件データ値を書
き込む前記ステップが、前記命令が実行を終えると、少
なくとも一つのＸＥＲデータ値を前記ＸＥＲリネーム・
バッファ中の記憶場所に書き込むステップと、前記ＩＩ
Ｄを前記終了ＩＩＤバッファ中の対応する記憶場所に書
き込むステップと、をさらに含み、一つ以上の実行条件
データ値を取得する前記ステップが、命令が前記ＸＥＲ
中の一つ以上のデータ値を使用するとき、前記ＸＥＲ状
態レジスタからＩＩＤを取得するステップと、前記ＸＥ
Ｒ状態レジスタ中に前記妥当性データ値がセットされて
いないならば、前記一つ以上のデータ値を前記ＸＥＲか
ら取得するステップと、前記ＸＥＲ状態レジスタからの
前記ＩＩＤデータおよび前記終了ＩＩＤバッファ中のＩ
ＩＤデータを使用して、連想記憶装置読み出しを実行し
て、前記ＸＥＲリネーム・バッファ中のＸＥＲデータ値
にアクセスするステップと、前記終了ＩＩＤバッファ中
の前記ＩＩＤデータが前記ＸＥＲ状態レジスタＩＩＤデ
ータに対応しないならば、前記ＸＥＲ状態レジスタから
の前記ＩＩＤデータを使用して、一つ以上のＸＥＲデー
タ値を求めて少なくとも１個の固定小数点実行エンジン
から終了バスをスヌープするステップと、をさらに含む
上記（８）記載の方法。 （１０）命令実行の並列性を高めるためのデータ処理装
置であって、命令識別子（ＩＩＤ）を含む第一のデータ
記憶装置と、実行条件データ値の一つ以上のセットを含
む第二のデータ記憶装置と、前記ＩＩＤを使用して実行
条件データ値のセットを取得するための、前記第一およ
び第二のデータ記憶装置に結合された回路と、を含む装
置。 （１１）前記第一および第二のデータ記憶装置に結合さ
れた前記回路が第三のデータ記憶装置をさらに含み、前
記第三のデータ記憶装置が、前記ＩＩＤに対応する命令
が実行を終了したのち前記ＩＩＤを受ける上記（１０）
記載の装置。 （１２）前記第一のデータ記憶装置が、少なくとも一つ
の妥当性ビットを含む部分をさらに含む上記（１０）記
載の装置。 （１３）前記第一および第二のデータ記憶装置に結合さ
れた前記回路が、前記第一のデータ記憶装置に結合され
た少なくとも一つの命令待ち行列をさらに含み、前記命
令待ち行列が一つ以上のエントリを有し、各エントリ
が、命令データを受けるための第一の部分と、実行条件
データ値のセットの一つ以上の構成要素を更新する命令
に対応するＩＩＤを受けるための第二の部分とを含む上
記（１０）記載の装置。 （１４）実行条件データ値のセットを取得するための前
記回路が、実行条件データ値の複数のセットから実行条
件データ値のセットを選択するための回路をさらに含む
上記（１０）記載の装置。 （１５）実行条件データ値のセットを選択するための前
記回路が、複数のＩＩＤ（前記複数のＩＩＤの第一のＩ
ＩＤが前記第一のデータ記憶装置からのものであり、前
記複数のＩＩＤの第二のＩＩＤが実行装置からのもので
ある）および一つ以上の妥当性ビットを受ける少なくと
も一つの選択論理回路と、前記少なくとも一つの選択論
理回路の出力および前記第二のデータ記憶装置に結合さ
れ、前記少なくとも一つの選択論理回路の前記出力にお
けるデータに応答して、実行条件データ値の前記複数の
セットを選択のために受ける少なくとも１個のマルチプ
レクサと、をさらに含む上記（１４）記載の装置。 （１６）前記第一のデータ記憶装置が整数例外レジスタ
（ＸＥＲ）状態レジスタであり、 前記第二のデータ記
憶装置がＸＥＲリネーム・バッファであり、前記第三の
データ記憶装置が終了ＩＩＤバッファである上記（１）
記載の装置。 （１７）前記第一のデータ記憶装置が、整数例外レジス
タ（ＸＥＲ）状態レジスタをさらに含み、前記ＸＥＲ状
態レジスタが少なくとも二つのフィールドを含み、第一
のフィールドがＸＥＲ命令識別子（ＩＩＤ）を含み、第
二のフィールドが妥当性データ値を含み、前記第二のデ
ータ記憶装置が、少なくとも一つの記憶場所を含むＸＥ
Ｒリネーム・バッファをさらに含み、前記記憶場所それ
ぞれが複数のＸＥＲデータ値を含み、前記第一および第
二のデータ記憶装置に結合された前記回路が、実行を終
了した命令のＩＩＤを含む、それぞれが前記ＸＥＲリネ
ーム・バッファの記憶場所に対応する少なくとも一つの
記憶場所を含む終了ＩＩＤバッファと、前記ＸＥＲ状態
レジスタ、前記終了ＩＩＤバッファおよび前記ＸＥＲリ
ネーム・バッファに結合され、前記ＸＥＲ状態レジスタ
中のＸＥＲ ＩＩＤを使用して前記ＸＥＲリネーム・バ
ッファ中にアドレス指定する連想記憶装置（ＣＡＭ）論
理と、命令データ・フィールドと、前記ＸＥＲ状態レジ
スタ中のＸＥＲ ＩＩＤに対応するＸＥＲ ＩＩＤを受
けるＸＥＲ ＩＩＤフィールドと、ＸＥＲデータを含む
第三のフィールドとを有する、前記ＸＥＲ状態レジスタ
に結合された命令待ち行列と、前記命令待ち行列および
命令ディスパッチャから命令データを受ける第一のマル
チプレクサ（ＭＵＸ）ならびに前記命令待ち行列および
前記命令ディスパッチャからＸＥＲ ＩＩＤデータを受
ける第二のマルチプレクサ（ＭＵＸ）と、前記第一およ
び第二のＭＵＸを制御するために前記第一および第二の
ＭＵＸに結合され、前記ＭＵＸが空の命令待ち行列に応
答して制御されるよう前記命令待ち行列にさらに結合さ
れた命令選択論理と、ＸＥＲ ＩＩＤ値を受けるために
前記第二のＭＵＸの出力に結合されたＸＥＲ選択論理
と、前記ＸＥＲ選択論理の出力に結合されてそれによっ
て制御され、前記ＸＥＲリネーム・バッファおよび前記
命令待ち行列中の前記ＸＥＲデータ・フィールドからＸ
ＥＲデータを受ける第三のＭＵＸと、前記ＸＥＲ選択論
理に入力される終了ＩＩＤデータを前記終了ＩＩＤバッ
ファに出力し、ＸＥＲデータを前記ＸＥＲリネーム・バ
ッファ、および前記第三のＭＵＸに出力する少なくとも
１個の固定小数点実行エンジンと、前記ＸＥＲリネーム
・バッファからＸＥＲデータを受け、データを前記第三
のＭＵＸに出力するＸＥＲと、前記第三のＭＵＸの出力
に結合される入力と、前記少なくとも１個の固定小数点
実行エンジンの入力に結合される出力とを有し、前記第
三のＭＵＸから受けたＸＥＲデータを、前記固定小数点
実行エンジンで実行する命令によって使用するために保
持するＸＥＲデータ・レジスタと、をさらに含む上記
（１０）記載の装置。 （１８）複数の命令を通信するための入力手段と、前記
複数の命令の一つ以上に応答して、実行条件値の一つ以
上のセットを生成するための条件論理回路と、前記条件
論理回路に結合されたリネーム論理回路であって、実行
条件値の前記一つ以上のセットを含むための第一のデー
タ記憶装置と、前記複数の命令の一つに対応する命令識
別子（ＩＩＤ）を含む、前記入力手段に結合された例外
レジスタ状態レジスタと、をさらに含むリネーム論理回
路と、実行条件値の前記一つ以上のセットの一つを受け
る、前記リネーム論理回路に結合された例外レジスタ
と、を含むデータ処理システム。 （１９）前記リネーム論理回路が、前記複数の命令のサ
ブセットを含む命令待ち行列をさらに含み、前記命令待
ち行列が、前記条件論理回路に結合され、それに命令を
通信する上記（１８）記載のデータ処理システム。 （２０）前記条件論理回路が、実行条件値の前記一つ以
上のセットの第一のセットを受け、それに応答して実行
条件値の前記一つ以上のセットの第二のセットを生成す
るための回路をさらに含む上記（１８）記載のデータ処
理システム。 （２１）前記リネーム論理回路が第二のデータ記憶装置
をさらに含み、前記第二の装置が、一つ以上の終了命令
に対応する一つ以上のＩＩＤを含み、各命令が、対応す
る実行条件値のセットを前記第一のデータ記憶装置中に
生成する上記（１８）記載のデータ処理システム。 （２２）前記リネーム論理回路が、前記第一のデータ記
憶装置から実行条件値のセットを選択するための回路を
さらに含む上記（１８）記載のデータ処理システム。 （２３）前記第一のデータ記憶装置から実行条件値のセ
ットを選択するための前記回路が、前記第一および第二
のデータ記憶装置に結合された連想記憶装置論理を含む
上記（２２）記載のデータ処理システム。 （２４）前記リネーム論理回路が、前記第一のデータ記
憶装置中の実行条件値の第一のセットからの実行条件値
のセットと、前記条件論理によって生成された実行条件
値の第二のセットとを選択するための回路をさらに含む
上記（１８）記載のデータ処理システム。
【図１】本発明の一つの実施態様のデータ処理システム
を表すブロック図である。
を表すブロック図である。
【図２】本発明の実施態様の中央処理装置を表すブロッ
ク図である。
ク図である。
【図３】図４と図５との紙面上の位置関係を示す図であ
る。
る。
【図４】本発明の実施態様にしたがって実現されるアウ
ト・オブ・オーダＸＥＲリネーム装置を図５とともに示
すブロック図である。
ト・オブ・オーダＸＥＲリネーム装置を図５とともに示
すブロック図である。
【図５】本発明の実施態様にしたがって実現されるアウ
ト・オブ・オーダＸＥＲリネーム装置を図４とともに示
すブロック図である。
ト・オブ・オーダＸＥＲリネーム装置を図４とともに示
すブロック図である。
【図６】本発明の実施態様のＸＥＲ更新実行方法を示す
流れ図である。
流れ図である。
【図７】図８と図９との紙面上の位置関係を示す図であ
る。
る。
【図８】本発明の実施態様のアウト・オブ・オーダＸＥ
Ｒの使用を図９とともに示す流れ図である。
Ｒの使用を図９とともに示す流れ図である。
【図９】本発明の実施態様のアウト・オブ・オーダＸＥ
Ｒの使用を図８とともに示す流れ図である。
Ｒの使用を図８とともに示す流れ図である。
１００ データ処理システム １１０ ＣＰＵ ２０２ 命令キャッシュ ２０４ 発令／分岐装置 ２０６ 固定小数点実行装置 ２０８ ロード／ストア装置 ２１０ 浮動小数点装置 ２１２ データ・キャッシュ ２１４ バス・インタフェース装置 ３００ ＸＥＲリネーム機構 ３０１ 命令待ち行列
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドウグ・クオック・ギュエン アメリカ合衆国78728 テキサス州、 オ ースティン、 ウェルドン・レーン 14038 (72)発明者 アルバート・トーマス・ウィリアムス アメリカ合衆国78727 テキサス州、 オ ースティン、 モナハン・トレイル 12503
Claims (24)
- 【請求項１】データプロセッサにおいて、命令実行の並
列性を高める方法であって、 命令識別子を第一のデータ記憶装置に書き込むステップ
と、 前記命令識別子に対応する命令が実行を終えると、一つ
以上の実行条件データ値を、一つ以上の記憶場所を有す
る第二のデータ記憶装置に書き込むステップと、 前記命令識別子を使用して、前記一つ以上の実行条件デ
ータ値を取得するステップと、を含む方法。 - 【請求項２】前記命令の実行が完了すると、前記実行条
件データ値を第三のデータ記憶装置に書き込むステップ
をさらに含む請求項１記載の方法。 - 【請求項３】前記命令識別子を、一つ以上の記憶場所を
有する第四のデータ記憶装置に書き込むステップをさら
に含む請求項１記載の方法。 - 【請求項４】一つ以上の妥当性ビットを前記第一の記憶
装置中にセットするステップをさらに含む請求項１記載
の方法。 - 【請求項５】前記実行条件データ値を命令待ち行列およ
びデータ・マルチプレクサに送るステップをさらに含む
請求項１記載の方法。 - 【請求項６】前記命令識別子を使用して、前記一つ以上
の実行条件データ値を取得する前記ステップが、 前記命令識別子を、前記第四のデータ記憶装置中に事前
に記憶されている複数の命令識別子それぞれと比較する
ステップと、 一致が検出されると、それから得られるインデックス値
を使用して、前記第二のデータ記憶装置中に索引付けす
るステップと、をさらに含む請求項３記載の方法。 - 【請求項７】前記一つ以上の実行条件データ値を取得す
るステップが、前記第一のデータ記憶装置中の少なくと
も一つの妥当性ビット・データ値に応答して、前記一つ
以上の実行条件データ値をアーキテクチャ・レジスタか
ら取得するステップをさらに含む請求項６記載の方法。 - 【請求項８】前記第一のデータ記憶装置が複数のデータ
記憶フィールドを有する整数例外レジスタ（ＸＥＲ）状
態レジスタであり、 前記第二のデータ記憶装置がＸＥＲリネーム・バッファ
であり、 前記第三のデータ記憶装置が整数例外レジスタ（ＸＥ
Ｒ）であり、 前記第四のデータ記憶装置が終了命令識別子（ＩＩＤ）
バッファである請求項３記載の方法。 - 【請求項９】ＩＩＤを第一のデータ記憶装置に書き込む
前記ステップが、 命令が整数例外レジスタ（ＸＥＲ）データ値を更新する
と、前記命令に対応するＩＩＤを前記ＸＥＲ状態レジス
タの第一のデータ記憶フィールドに書き込むステップ
と、 妥当性データ値を前記ＸＥＲ状態レジスタの第二のデー
タ記憶フィールド中ににセットするステップと、をさら
に含み、一つ以上の実行条件データ値を書き込む前記ス
テップが、 前記命令が実行を終えると、少なくとも一つのＸＥＲデ
ータ値を前記ＸＥＲリネーム・バッファ中の記憶場所に
書き込むステップと、 前記ＩＩＤを前記終了ＩＩＤバッファ中の対応する記憶
場所に書き込むステップと、をさらに含み、 一つ以上の実行条件データ値を取得する前記ステップ
が、 命令が前記ＸＥＲ中の一つ以上のデータ値を使用すると
き、前記ＸＥＲ状態レジスタからＩＩＤを取得するステ
ップと、 前記ＸＥＲ状態レジスタ中に前記妥当性データ値がセッ
トされていないならば、前記一つ以上のデータ値を前記
ＸＥＲから取得するステップと、 前記ＸＥＲ状態レジスタからの前記ＩＩＤデータおよび
前記終了ＩＩＤバッファ中のＩＩＤデータを使用して、
連想記憶装置読み出しを実行して、前記ＸＥＲリネーム
・バッファ中のＸＥＲデータ値にアクセスするステップ
と、 前記終了ＩＩＤバッファ中の前記ＩＩＤデータが前記Ｘ
ＥＲ状態レジスタＩＩＤデータに対応しないならば、前
記ＸＥＲ状態レジスタからの前記ＩＩＤデータを使用し
て、一つ以上のＸＥＲデータ値を求めて少なくとも１個
の固定小数点実行エンジンから終了バスをスヌープする
ステップと、をさらに含む請求項８記載の方法。 - 【請求項１０】命令実行の並列性を高めるためのデータ
処理装置であって、 命令識別子（ＩＩＤ）を含む第一のデータ記憶装置と、 実行条件データ値の一つ以上のセットを含む第二のデー
タ記憶装置と、 前記ＩＩＤを使用して実行条件データ値のセットを取得
するための、前記第一および第二のデータ記憶装置に結
合された回路と、を含む装置。 - 【請求項１１】前記第一および第二のデータ記憶装置に
結合された前記回路が第三のデータ記憶装置をさらに含
み、前記第三のデータ記憶装置が、前記ＩＩＤに対応す
る命令が実行を終了したのち前記ＩＩＤを受ける請求項
１０記載の装置。 - 【請求項１２】前記第一のデータ記憶装置が、少なくと
も一つの妥当性ビットを含む部分をさらに含む請求項１
０記載の装置。 - 【請求項１３】前記第一および第二のデータ記憶装置に
結合された前記回路が、前記第一のデータ記憶装置に結
合された少なくとも一つの命令待ち行列をさらに含み、
前記命令待ち行列が一つ以上のエントリを有し、各エン
トリが、命令データを受けるための第一の部分と、実行
条件データ値のセットの一つ以上の構成要素を更新する
命令に対応するＩＩＤを受けるための第二の部分とを含
む請求項１０記載の装置。 - 【請求項１４】実行条件データ値のセットを取得するた
めの前記回路が、実行条件データ値の複数のセットから
実行条件データ値のセットを選択するための回路をさら
に含む請求項１０記載の装置。 - 【請求項１５】実行条件データ値のセットを選択するた
めの前記回路が、 複数のＩＩＤ（前記複数のＩＩＤの第一のＩＩＤが前記
第一のデータ記憶装置からのものであり、前記複数のＩ
ＩＤの第二のＩＩＤが実行装置からのものである）およ
び一つ以上の妥当性ビットを受ける少なくとも一つの選
択論理回路と、 前記少なくとも一つの選択論理回路の出力および前記第
二のデータ記憶装置に結合され、前記少なくとも一つの
選択論理回路の前記出力におけるデータに応答して、実
行条件データ値の前記複数のセットを選択のために受け
る少なくとも１個のマルチプレクサと、をさらに含む請
求項１４記載の装置。 - 【請求項１６】前記第一のデータ記憶装置が整数例外レ
ジスタ（ＸＥＲ）状態レジスタであり、 前記第二のデ
ータ記憶装置がＸＥＲリネーム・バッファであり、 前記第三のデータ記憶装置が終了ＩＩＤバッファである
請求項１記載の装置。 - 【請求項１７】前記第一のデータ記憶装置が、 整数例外レジスタ（ＸＥＲ）状態レジスタをさらに含
み、前記ＸＥＲ状態レジスタが少なくとも二つのフィー
ルドを含み、第一のフィールドがＸＥＲ命令識別子（Ｉ
ＩＤ）を含み、第二のフィールドが妥当性データ値を含
み、前記第二のデータ記憶装置が、少なくとも一つの記
憶場所を含むＸＥＲリネーム・バッファをさらに含み、
前記記憶場所それぞれが複数のＸＥＲデータ値を含み、
前記第一および第二のデータ記憶装置に結合された前記
回路が、 実行を終了した命令のＩＩＤを含む、それぞれが前記Ｘ
ＥＲリネーム・バッファの記憶場所に対応する少なくと
も一つの記憶場所を含む終了ＩＩＤバッファと、 前記ＸＥＲ状態レジスタ、前記終了ＩＩＤバッファおよ
び前記ＸＥＲリネーム・バッファに結合され、前記ＸＥ
Ｒ状態レジスタ中のＸＥＲ ＩＩＤを使用して前記ＸＥ
Ｒリネーム・バッファ中にアドレス指定する連想記憶装
置（ＣＡＭ）論理と、 命令データ・フィールドと、前記ＸＥＲ状態レジスタ中
のＸＥＲ ＩＩＤに対応するＸＥＲ ＩＩＤを受けるＸ
ＥＲ ＩＩＤフィールドと、ＸＥＲデータを含む第三の
フィールドとを有する、前記ＸＥＲ状態レジスタに結合
された命令待ち行列と、 前記命令待ち行列および命令ディスパッチャから命令デ
ータを受ける第一のマルチプレクサ（ＭＵＸ）ならびに
前記命令待ち行列および前記命令ディスパッチャからＸ
ＥＲ ＩＩＤデータを受ける第二のマルチプレクサ（Ｍ
ＵＸ）と、 前記第一および第二のＭＵＸを制御するために前記第一
および第二のＭＵＸに結合され、前記ＭＵＸが空の命令
待ち行列に応答して制御されるよう前記命令待ち行列に
さらに結合された命令選択論理と、 ＸＥＲ ＩＩＤ値を受けるために前記第二のＭＵＸの出
力に結合されたＸＥＲ選択論理と、 前記ＸＥＲ選択論理の出力に結合されてそれによって制
御され、前記ＸＥＲリネーム・バッファおよび前記命令
待ち行列中の前記ＸＥＲデータ・フィールドからＸＥＲ
データを受ける第三のＭＵＸと、 前記ＸＥＲ選択論理に入力される終了ＩＩＤデータを前
記終了ＩＩＤバッファに出力し、ＸＥＲデータを前記Ｘ
ＥＲリネーム・バッファ、および前記第三のＭＵＸに出
力する少なくとも１個の固定小数点実行エンジンと、 前記ＸＥＲリネーム・バッファからＸＥＲデータを受
け、データを前記第三のＭＵＸに出力するＸＥＲと、 前記第三のＭＵＸの出力に結合される入力と、前記少な
くとも１個の固定小数点実行エンジンの入力に結合され
る出力とを有し、前記第三のＭＵＸから受けたＸＥＲデ
ータを、前記固定小数点実行エンジンで実行する命令に
よって使用するために保持するＸＥＲデータ・レジスタ
と、をさらに含む請求項１０記載の装置。 - 【請求項１８】複数の命令を通信するための入力手段
と、 前記複数の命令の一つ以上に応答して、実行条件値の一
つ以上のセットを生成するための条件論理回路と、 前記条件論理回路に結合されたリネーム論理回路であっ
て、 実行条件値の前記一つ以上のセットを含むための第一の
データ記憶装置と、 前記複数の命令の一つに対応する命令識別子（ＩＩＤ）
を含む、前記入力手段に結合された例外レジスタ状態レ
ジスタと、をさらに含むリネーム論理回路と、 実行条件値の前記一つ以上のセットの一つを受ける、前
記リネーム論理回路に結合された例外レジスタと、を含
むデータ処理システム。 - 【請求項１９】前記リネーム論理回路が、前記複数の命
令のサブセットを含む命令待ち行列をさらに含み、前記
命令待ち行列が、前記条件論理回路に結合され、それに
命令を通信する請求項１８記載のデータ処理システム。 - 【請求項２０】前記条件論理回路が、実行条件値の前記
一つ以上のセットの第一のセットを受け、それに応答し
て実行条件値の前記一つ以上のセットの第二のセットを
生成するための回路をさらに含む請求項１８記載のデー
タ処理システム。 - 【請求項２１】前記リネーム論理回路が第二のデータ記
憶装置をさらに含み、前記第二の装置が、一つ以上の終
了命令に対応する一つ以上のＩＩＤを含み、各命令が、
対応する実行条件値のセットを前記第一のデータ記憶装
置中に生成する請求項１８記載のデータ処理システム。 - 【請求項２２】前記リネーム論理回路が、前記第一のデ
ータ記憶装置から実行条件値のセットを選択するための
回路をさらに含む請求項１８記載のデータ処理システ
ム。 - 【請求項２３】前記第一のデータ記憶装置から実行条件
値のセットを選択するための前記回路が、前記第一およ
び第二のデータ記憶装置に結合された連想記憶装置論理
を含む請求項２２記載のデータ処理システム。 - 【請求項２４】前記リネーム論理回路が、前記第一のデ
ータ記憶装置中の実行条件値の第一のセットからの実行
条件値のセットと、前記条件論理によって生成された実
行条件値の第二のセットとを選択するための回路をさら
に含む請求項１８記載のデータ処理システム。
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