JPH11274910A - Signal receiver and electronic device provided with the same - Google Patents

Signal receiver and electronic device provided with the same

Info

Publication number
JPH11274910A
JPH11274910A JP10075243A JP7524398A JPH11274910A JP H11274910 A JPH11274910 A JP H11274910A JP 10075243 A JP10075243 A JP 10075243A JP 7524398 A JP7524398 A JP 7524398A JP H11274910 A JPH11274910 A JP H11274910A
Authority
JP
Japan
Prior art keywords
input
signal
amplifier
amplifiers
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10075243A
Other languages
Japanese (ja)
Inventor
Takefumi Yoshikawa
武文 吉河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP10075243A priority Critical patent/JPH11274910A/en
Publication of JPH11274910A publication Critical patent/JPH11274910A/en
Pending legal-status Critical Current

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To surely receive a signal, even when ground potentials between devices differ from each other. SOLUTION: This signal receiver is provided with plural input amplifiers 2, 3, whose operating potentials differ from each other with respect to differential input signals and with a selector 4 that receives digital outputs from the input amplifiers 2, 3 and selects either of them. The receiver receives the signal by allowing the selector 4 to select either of the digital outputs with respect to the same input signals received by the input amplifiers 2, 3. Since the plural input amplifiers 2, 3 whose operating potentials differ receive the input signals, even if the signals having various potentials are inputted, either input amplifier responds to the signal, so that the receiver applies 0/1 discrimination accurately to the input signal by allowing the selector 4 to select the output of the amplifier which responded.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、外部からの信号
を受信する信号受信装置及びそれを備えた電子機器に関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal receiving apparatus for receiving an external signal and an electronic apparatus including the same.

【0002】[0002]

【従来の技術】従来より、このような信号受信装置とし
ては、LSI化されたレシーバチップに組み込まれて、そ
のレシーバの外部に設けられたドライバチップからのデ
ータを受信する入力バッファがある。
2. Description of the Related Art Conventionally, as such a signal receiving apparatus, there is an input buffer which is incorporated in an LSI-made receiver chip and receives data from a driver chip provided outside the receiver.

【0003】入力バッファは、例えば図7(a)(b)に示す
ように、CMOSトランジスタで形成された差動アンプ3
2、42を備えており、この差動アンプ32、42によ
り、ドライバチップから差動で送られたデータの電位を
センスすることによって信号を受信する。
The input buffer is, for example, as shown in FIGS. 7 (a) and 7 (b), a differential amplifier 3 formed of a CMOS transistor.
The differential amplifiers 32 and 42 receive signals by sensing the potential of data differentially transmitted from the driver chip.

【0004】差動アンプは、図7(a)(b)に示すように、
データと/データの電位差をセンスして、データの方が/
データより高い電位のときは受信データとして1を出力
し、低い電位のときは0を出力する。つまり、入力バッ
ファは、差動アンプでデータの電位をセンスすることに
よってデータを受信するのである。
As shown in FIGS. 7A and 7B, a differential amplifier is
By sensing the potential difference between data and / data, the data is
When the potential is higher than the data, 1 is output as received data, and when the potential is lower, 0 is output. That is, the input buffer receives data by sensing the data potential with the differential amplifier.

【0005】[0005]

【発明が解決しようとする課題】ところで、最近のマル
チメディア化により、PCとディジタルカメラ間など全く
異なる機器間でデータを伝送する場合が多くなってき
た。
By the way, due to recent multimedia, data has been often transmitted between completely different devices such as a PC and a digital camera.

【0006】しかしながら、両機器の各グランドの電位
が違うと、受信側の機器の入力バッファが動作しない場
合がある。すなわち、受信側のグランド電位が出力側よ
り高いと、出力側の機器が1Vを出力しているつもりで
も、受信側の機器では0.5Vにしか認識されない場合があ
る。このような場合は、例えば図7(a)に示す例である
と、差動アンプ32のNMOS(TN1,TN2)のVt以下にデータ
と/データの電位がなってしまった場合には、両NMOS(TN
1,TN2)がOFFになりデータと/データのセンスができな
い。また、受信側のグランド電位が出力側より低いと、
図7(b)に示す例であると、電源電位VDDから差動アンプ
42のPMOS(TP1,TP2)のVtを引いた値(VDD-Vt)以上に
データと/データの電位がなってしまった場合には、両P
MOS(TP1,TP2)がOFFになりデータと/データのセンスがで
きない。
[0006] However, if the ground potentials of the two devices are different, the input buffer of the receiving device may not operate. In other words, if the receiving-side ground potential is higher than the output side, the receiving-side device may recognize only 0.5 V even though the output-side device intends to output 1V. In such a case, for example, in the example shown in FIG. 7A, when the potentials of the data and the / data become lower than Vt of the NMOS (TN1, TN2) of the differential amplifier 32, NMOS (TN
(1, TN2) turns OFF, and data and / data cannot be sensed. Also, if the ground potential on the receiving side is lower than the output side,
In the example shown in FIG. 7B, the data and / data potentials are equal to or higher than the value (VDD-Vt) obtained by subtracting the Vt of the PMOS (TP1, TP2) of the differential amplifier 42 from the power supply potential VDD. If you have both P
MOS (TP1, TP2) is turned off, and data and / data cannot be sensed.

【0007】つまり、図7(a)のNMOSで受けるタイプの
差動アンプ(以下、「NMOSアンプ」という。)又は、図
7(b)のPMOSで受けるタイプの差動アンプ(以下、「PMO
Sアンプ」という。)のいずれの場合でも、図8に示す
ように、受信側におけるデータ及び/データの電位が(V
DD-Vtp)から(Vtn)の間にある場合は(VtpとVtnはPMO
SとNMOSのぞれぞれのVtとする。)、NMOSアンプでもPMO
Sアンプでもデータの受信が可能である。すなわち、電
源電位を3.3Vとし、各MOSのVtを0.5Vとすると、2.8Vか
ら0.5Vの範囲でデータの受信が可能なのである。したが
って、出力側に対して多少グランド電位に差異があって
も問題がなかった。しかし、バッテリー駆動の電子機器
にデータを送る場合は、電源電位が1.5Vのときもあり、
そのような場合は、1Vから0.5Vの間にデータの電位がこ
なければデータの受信ができない。しかも、バッテリー
駆動の機器は小型なためグランド等も弱いので、出力側
の機器に対するグランド電位の差異が大きい場合が多
い。したがって、図8に示すように、NMOSアンプを使用
した機器の場合は、出力側よりグランド電位が高いと入
力アンプが動作しないし、PMOSアンプを使用した機器の
場合は、出力側よりグランド電位が低いと入力アンプが
動作しない。
That is, the differential amplifier of the type received by the NMOS shown in FIG. 7A (hereinafter referred to as “NMOS amplifier”) or the differential amplifier of the type received by the PMOS shown in FIG.
"S amplifier". In either case, as shown in FIG. 8, the potential of data and / or data on the receiving side is (V
(Vtp and Vtn are PMO if they are between DD-Vtp) and (Vtn)
Vt of each of S and NMOS. ), PMO with NMOS amplifier
Data can be received with the S amplifier. That is, assuming that the power supply potential is 3.3 V and the Vt of each MOS is 0.5 V, data can be received in the range of 2.8 V to 0.5 V. Therefore, there was no problem even if the ground potential was slightly different from the output side. However, when sending data to battery-powered electronic devices, the power supply potential may be 1.5 V,
In such a case, data cannot be received unless the data potential is between 1 V and 0.5 V. In addition, since a battery-driven device is small and has a weak ground or the like, the difference in ground potential with respect to an output-side device is often large. Therefore, as shown in FIG. 8, in the case of a device using an NMOS amplifier, the input amplifier does not operate if the ground potential is higher than the output side, and in the case of a device using a PMOS amplifier, the ground potential is higher than the output side. If it is too low, the input amplifier will not operate.

【0008】以上のように、差動アンプでデータのセン
スができない場合は、入力バッファのでデータの受信が
不可能で、機器間のデータ伝送が実現できなくなってし
まう。
As described above, when data cannot be sensed by the differential amplifier, data cannot be received because of the input buffer, and data transmission between devices cannot be realized.

【0009】このことは、特に受信側の機器がバッテリ
ー駆動型で電源電位が低い場合に顕著である。
This is particularly noticeable when the receiving device is a battery-driven device and has a low power supply potential.

【0010】そこで、この発明は、機器間のグランドの
電位に差異があったとしても信号を確実に受信できる信
号受信装置及びそれを備えた電子機器を提供することを
目的とする。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a signal receiving device capable of reliably receiving a signal even if there is a difference in ground potential between devices, and an electronic device provided with the signal receiving device.

【0011】[0011]

【課題を解決するための手段】上記の課題を解決するた
めに、この発明は、差動で送られる入力信号に対する動
作電位が互いに異なる複数の入力アンプと、これら入力
アンプからのディジタル出力を受けていずれかを選択す
るセレクタとを備え、上記各入力アンプで受けた同一信
号に対する各ディジタル出力を上記セレクタで選択する
ことによって信号を受信するようにして、信号受信装置
を構成した。
SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides a plurality of input amplifiers having different operating potentials for differentially transmitted input signals, and a digital output from these input amplifiers. And a selector for selecting one of the digital amplifiers and receiving each signal by selecting each digital output corresponding to the same signal received by each input amplifier by the selector.

【0012】この発明に係る信号受信装置においては、
動作電位の違う複数の入力アンプで入力信号を受けるた
め、様々な電位の信号が来たとしても、どれかの入力ア
ンプが反応するので、この反応したアンプの出力をセレ
クタにより選び出すことによって、入力信号を正確に0
/1判定することができる。
In the signal receiving apparatus according to the present invention,
Since input signals are received by a plurality of input amplifiers with different operating potentials, even if signals of various potentials arrive, any of the input amplifiers will respond. Signal exactly 0
/ 1 can be determined.

【0013】ここで、各入力アンプを、その動作電位を
外れた入力信号を受けた場合に0が出力されるよう形成
すると、セレクタをOR回路で形成することができるの
で、セレクタの回路が非常にシンプルになる。また、各
入力アンプを、その動作電位を外れた入力信号を受けた
場合に1が出力されるよう形成すると、セレクタがAND
回路となる。
Here, if each input amplifier is formed so as to output 0 when it receives an input signal that deviates from its operating potential, the selector can be formed by an OR circuit. Simple. Further, when each input amplifier is formed so that 1 is output when receiving an input signal that deviates from its operating potential, the selector becomes AND
It becomes a circuit.

【0014】また、入力アンプの入出力特性にヒステリ
シスをもたせると、各入力アンプの動作電位を外れた入
力信号を受けた場合の出力値を、入力アンプのトランジ
スタサイズの設定で決めた場合に、その出力値が変わり
にくいので、入力信号を受信した状態で受信側のグラン
ド電位が微小に揺れたことに起因するアンプの出力のば
たつきを抑えられるので、受信データをより確実なもの
とすることができる。
When hysteresis is given to the input / output characteristics of the input amplifier, the output value when receiving an input signal outside the operating potential of each input amplifier is determined by setting the transistor size of the input amplifier. Since the output value is hard to change, it is possible to suppress fluttering of the output of the amplifier due to the slight fluctuation of the ground potential on the receiving side while receiving the input signal, making it possible to make the received data more reliable it can.

【0015】さらに、入力アンプの適宜のノードに、そ
の入力アンプの動作電位を外れた入力信号を受けた場合
の出力値となるように、プルアップ又はプルダウン抵抗
を接続すると、動作電圧外での出力値の設定値が変わり
にくいので、動作電位外の入力信号を受けた状態で受信
側のグランド電位が微小に揺れたことに起因するアンプ
の出力のばたつきを抑えられるので、受信データをより
確実なものとすることができる。
Further, by connecting a pull-up or pull-down resistor to an appropriate node of the input amplifier so as to obtain an output value when receiving an input signal that is out of the operating potential of the input amplifier, Since the set value of the output value is hard to change, the fluctuation of the output of the amplifier due to the slight fluctuation of the ground potential on the receiving side while receiving an input signal outside the operating potential can be suppressed, so that the received data can be more reliably It can be.

【0016】[0016]

【発明の実施の形態】この発明の実施の形態を、添付図
面に基づいて説明する。
Embodiments of the present invention will be described with reference to the accompanying drawings.

【0017】図1に示す入力バッファ1は、カレントミ
ラー型の一対の差動アンプ2、3と、これらの差動アン
プ2、3からのディジタル出力を受けるOR回路4とから
なる。
The input buffer 1 shown in FIG. 1 comprises a pair of current mirror type differential amplifiers 2 and 3, and an OR circuit 4 receiving digital outputs from the differential amplifiers 2 and 3.

【0018】ここで、差動アンプ2、3は、差動で送ら
れる入力信号に対する動作電位が互いに異なる複数の入
力アンプに相当し、OR回路4はこれら入力アンプからの
ディジタル出力を受けていずれかを選択するセレクタに
相当する。
Here, the differential amplifiers 2 and 3 correspond to a plurality of input amplifiers having different operating potentials with respect to input signals transmitted differentially, and the OR circuit 4 receives digital outputs from these input amplifiers and receives any one of them. It is equivalent to a selector for selecting whether or not.

【0019】各差動アンプ2、3は、データ及び/デー
タを受けるカレントミラーアンプ2a,3aと、入出力特
性にヒステリシスを有するヒステリシスインバータ5と
からなる。
Each of the differential amplifiers 2 and 3 comprises current mirror amplifiers 2a and 3a for receiving data and / or data, and a hysteresis inverter 5 having hysteresis in input / output characteristics.

【0020】一方のカレントミラーアンプ2aは、PMOS
(TP1,TP2)で差動のデータ、/データを受けており、ま
た、他方のカレントミラーアンプ3aは、NMOS(TN1,TN
2)で差動のデータ及び/データを受けている。したがっ
て、一方の差動アンプ2はPMOSアンプで、他方の差動ア
ンプ3はNMOSアンプとなる。
One current mirror amplifier 2a is a PMOS
(TP1, TP2) receives the differential data / data, and the other current mirror amplifier 3a receives the NMOS (TN1, TN2)
2) Receive differential data and / or data. Therefore, one differential amplifier 2 is a PMOS amplifier, and the other differential amplifier 3 is an NMOS amplifier.

【0021】ヒステリシスインバータ5は、図2(a)に
示すように、初段のインバータを構成するトランジスタ
の2つのノードに、そのインバータの論理しきい値を変
化させるトランジスタTPa,TNaが接続されており、これ
らトランジスタTPa,TNaのオン/オフにより、図2(b)に
示すように、入力Inが1から0に変わる場合の論理しき
い値Vthlよりも、入力Inが0から1に変わる場合の論理
しきい値Vtlhが高くなるように設定されている。したが
って、差動アンプ2、3が入出力特性にヒステリシスを
もつこととなるのである。
As shown in FIG. 2A, the hysteresis inverter 5 has transistors TPa and TNa for changing the logic threshold of the inverter connected to two nodes of the transistors constituting the first-stage inverter. By turning on / off these transistors TPa and TNa, as shown in FIG. 2 (b), when the input In changes from 0 to 1 more than the logical threshold value Vthl when the input In changes from 1 to 0. The logical threshold value Vtlh is set to be high. Therefore, the differential amplifiers 2 and 3 have hysteresis in the input / output characteristics.

【0022】このため、入力Inがいったん1になると、
出力Outがなかなか0に変わりにくいし、また、入力In
がいったん0になると、出力Outがなかなか1に変わり
にくくなるので、入力データを受信した状態で受信側の
グランドが微小に揺れたとしても、出力Outがばたつか
ないので、次のOR回路4での処理が確実にできる。
For this reason, once the input In becomes 1,
The output Out is hard to change to 0, and the input In
Once becomes zero, the output Out is difficult to change to 1 easily. Even if the ground on the receiving side fluctuates slightly while receiving input data, the output Out does not flutter. Processing can be reliably performed.

【0023】各カレントアンプ2、3は、そのトランジ
スタサイズをPMOSの方を強く設定することによって、デ
ータと/データがカレントアンプ2、3の動作電位をは
ずれた場合、即ちPMOSアンプではデータ及び/データが
ともに(VDD-Vtp)以上となった場合あるいはPMOSアン
プではデータ及び/データがともにVtn以下となった場合
に、電源電圧に近い出力電位になるようにしている。し
たがって、各差動アンプ2、3は、その動作電位を外れ
た入力信号を受けた場合には、ヒステリシスインバータ
5を通して0が出力されるようになっている。
By setting the transistor size of the current amplifiers 2 and 3 to be stronger than that of the PMOS, each of the current amplifiers 2 and 3 has a data and / or data that deviates from the operating potential of the current amplifiers 2 and 3; When both data become (VDD-Vtp) or more, or when both data and / data become less than Vtn in the PMOS amplifier, the output potential is set to be close to the power supply voltage. Therefore, when each of the differential amplifiers 2 and 3 receives an input signal that deviates from its operating potential, 0 is output through the hysteresis inverter 5.

【0024】このため、入力バッファ1における差動ア
ンプ2、3の入力信号に対する出力値は、図3(a)に示
すようになる。したがって、各差動アンプ2、3(PMOS
アンプ、NMOSアンプ)の出力のORをOR回路4でとること
によって、図3(b)に示すように、たとえ入力信号が各
アンプ2、3のどちらかが動作領域を外れたとしても、
入力信号の完全な受信が行われるのである。つまり、差
動アンプ2、3の動作電位外の出力値を0に決めてしま
うことによって、各差動アンプ2、3からの出力値につ
いての選択を、単なるOR回路4により正しく行えるので
ある。なお、図3(b)に示すように、入力信号が両方の
アンプ2、3の動作電位をはずれた場合は、当然ながら
信号の受信はできない(図3(b)のサークルに示
す。)。しかしながら、このような場合は非常な場合で
実際の使用では起こり得ない。
Therefore, the output value of the input buffer 1 with respect to the input signals of the differential amplifiers 2 and 3 is as shown in FIG. Therefore, each differential amplifier 2, 3 (PMOS
By taking the OR of the outputs of the amplifiers and NMOS amplifiers with the OR circuit 4, as shown in FIG. 3 (b), even if the input signal is out of the operation area of each of the amplifiers 2 and 3,
Complete reception of the input signal takes place. That is, by setting the output value outside the operating potential of the differential amplifiers 2 and 3 to 0, the selection of the output value from each of the differential amplifiers 2 and 3 can be correctly performed by the simple OR circuit 4. As shown in FIG. 3B, when the input signal deviates from the operating potentials of both the amplifiers 2 and 3, the signal cannot be received as a matter of course (shown by a circle in FIG. 3B). However, such a case is a very unlikely case and cannot occur in actual use.

【0025】図4に示す入力バッファ11は、差動アン
プ12、13が上記のヒステリシスインバータの代わり
に普通のインバータ15を備えている。
In the input buffer 11 shown in FIG. 4, the differential amplifiers 12 and 13 have ordinary inverters 15 instead of the above-mentioned hysteresis inverters.

【0026】差動アンプ12、13は、カレントアンプ
12a、13aとインバータ15との間のノードに、プル
アップ抵抗Rが設けられており、データ及び/データが動
作電位外であった場合に確実に出力値を0にすることが
できる。したがって、OR回路14で論理がとりやすい
し、受信側のグランド電位が揺れた場合でも、その揺れ
の影響を受けにくい。したがって、図3に示すような論
理がとりやすくデータの受信が確実になるのである。
The differential amplifiers 12, 13 are provided with a pull-up resistor R at a node between the current amplifiers 12a, 13a and the inverter 15, so that when data and / or data are out of the operating potential, the differential amplifiers 12 and 13 can reliably operate. The output value can be set to 0. Therefore, the logic is easy to take in the OR circuit 14, and even if the ground potential on the receiving side fluctuates, it is hardly affected by the fluctuation. Therefore, the logic as shown in FIG. 3 is easy to take, and the data reception is ensured.

【0027】図5に示す入力バッファ21は、データ及
び/データが差動アンプ22、23の動作電位外の場合
における差動アンプ22、23の出力値が、プルダウン
抵抗Rにより1となっている。そして、各出力値の論理
をAND回路24によりとっている。
In the input buffer 21 shown in FIG. 5, the output value of the differential amplifiers 22 and 23 when the data and / or data is outside the operating potential of the differential amplifiers 22 and 23 is 1 due to the pull-down resistor R. . The logic of each output value is taken by the AND circuit 24.

【0028】ここで、差動アンプ22、23は、差動で
送られる入力信号に対する動作電位が互いに異なる複数
の入力アンプに相当し、AND回路24はこれら入力アン
プからのディジタル出力を受けていずれかを選択するセ
レクタに相当する。したがって、差動アンプ22、23
の入出力は、図6(a)のようになるし、ANDをとることに
より、図6(b)に示すように、正しいデータの受信がで
きるのである。なお、図3(b)に示す場合と同様に、入
力信号が両方のアンプ22、23の動作電位をはずれた
場合は、当然ながら信号の受信はできない(図6(b)の
サークルに示す。)。しかしながら、このような場合は
非常な場合で実際の使用では起こり得ない。
Here, the differential amplifiers 22 and 23 correspond to a plurality of input amplifiers having different operating potentials with respect to input signals transmitted differentially, and an AND circuit 24 receives digital outputs from these input amplifiers and receives any one of them. It is equivalent to a selector for selecting whether or not. Therefore, the differential amplifiers 22, 23
6 (a), and correct data can be received by taking an AND, as shown in FIG. 6 (b). As in the case shown in FIG. 3B, when the input signal deviates from the operating potentials of both the amplifiers 22 and 23, the signal cannot be received as a matter of course (shown by the circle in FIG. 6B). ). However, such a case is a very unlikely case and cannot occur in actual use.

【0029】[0029]

【発明の効果】以上のように、この信号受信装置は、入
力信号に対する動作電位が互いに異なる複数の入力アン
プからの出力信号をセレクタにより選択して正しいデー
タを受信するようにしているので、広い範囲でのデータ
受信が可能となり、送信側と受信側とにグランド電位の
差異があったとしても確実なディジタル信号伝送が実現
される。
As described above, in this signal receiving apparatus, since the output signals from a plurality of input amplifiers having different operating potentials with respect to the input signal are selected by the selector and correct data is received, the signal receiving apparatus is wide. Data can be received within the range, and reliable digital signal transmission can be realized even if there is a difference in ground potential between the transmitting side and the receiving side.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明に係る信号受信装置の回路図FIG. 1 is a circuit diagram of a signal receiving apparatus according to the present invention.

【図2】ヒステリシスインバータの説明図FIG. 2 is an explanatory diagram of a hysteresis inverter.

【図3】ORを用いた信号受信装置の論理表を示す図FIG. 3 is a diagram showing a logical table of a signal receiving apparatus using OR.

【図4】ORを用いた信号受信装置の他の実施形態の回路
FIG. 4 is a circuit diagram of another embodiment of a signal receiving apparatus using an OR.

【図5】ANDを用いた信号受信装置の他の実施形態の回
路図
FIG. 5 is a circuit diagram of another embodiment of a signal receiving apparatus using AND.

【図6】ANDを用いた信号受信装置の論理表を示す図FIG. 6 is a diagram showing a logic table of a signal receiving apparatus using AND;

【図7】従来の信号受信装置の回路図FIG. 7 is a circuit diagram of a conventional signal receiving device.

【図8】入力アンプの動作電位の説明図FIG. 8 is an explanatory diagram of an operating potential of an input amplifier.

【符号の説明】[Explanation of symbols]

1,11,21 入力バッファ 2,3,12,13,22,23,31,41 差動ア
ンプ 4,14 OR回路 24 AND回路 5 ヒステリシスインバータ 15 インバータ
1,11,21 Input buffer 2,3,12,13,22,23,31,41 Differential amplifier 4,14 OR circuit 24 AND circuit 5 Hysteresis inverter 15 Inverter

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】差動で送られる入力信号に対する動作電位
が互いに異なる複数の入力アンプと、これら入力アンプ
からのディジタル出力を受けていずれかを選択するセレ
クタとを備え、上記各入力アンプで受けた同一信号に対
する各ディジタル出力を上記セレクタで選択することに
よって信号を受信する信号受信装置。
A plurality of input amplifiers having different operating potentials with respect to input signals sent differentially; and a selector for receiving a digital output from the input amplifier and selecting one of the input amplifiers. A signal receiving device for receiving a signal by selecting each digital output for the same signal by the selector.
【請求項2】上記各入力アンプを、その動作電位を外れ
た入力信号を受けた場合に0が出力されるよう形成し、
上記セレクタをOR回路で形成したことを特徴とする請求
項1に記載の信号受信装置。
2. Each of the input amplifiers is formed so as to output 0 when receiving an input signal outside its operating potential.
2. The signal receiving device according to claim 1, wherein said selector is formed by an OR circuit.
【請求項3】上記各入力アンプを、その動作電位を外れ
た入力信号を受けた場合に1が出力されるよう形成し、
上記セレクタをAND回路で形成したことを特徴とする請
求項1に記載の信号受信装置。
3. Each of the input amplifiers is formed so as to output 1 when receiving an input signal outside its operating potential.
The signal receiving device according to claim 1, wherein the selector is formed by an AND circuit.
【請求項4】上記入力アンプの入出力特性にヒステリシ
スをもたせたことを特徴とする請求項2又は3に記載の
信号受信装置。
4. The signal receiving apparatus according to claim 2, wherein the input / output characteristics of the input amplifier have hysteresis.
【請求項5】上記入力アンプの適宜のノードに、その入
力アンプの動作電位を外れた入力信号を受けた場合の出
力値となるように、プルアップ又はプルダウン抵抗を接
続したことを特徴とする請求項2乃至4に記載の信号入
力装置。
5. A pull-up or pull-down resistor is connected to an appropriate node of the input amplifier so as to have an output value when receiving an input signal outside the operating potential of the input amplifier. The signal input device according to claim 2.
【請求項6】上記入力アンプを1対のカレントミラー型
CMOSアンプとし、その一方をPMOSで入力信号を受けるよ
うに形成し、他方をNMOSで入力信号を受けるように形成
した請求項1乃至5に記載の信号受信装置。
6. The input amplifier is a pair of current mirror type.
6. The signal receiving device according to claim 1, wherein a CMOS amplifier is formed, one of which is formed to receive an input signal by a PMOS, and the other is formed to receive an input signal by an NMOS.
【請求項7】請求項1乃至6に記載の信号入力装置を備
えた電子機器。
7. An electronic apparatus comprising the signal input device according to claim 1.
JP10075243A 1998-03-24 1998-03-24 Signal receiver and electronic device provided with the same Pending JPH11274910A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10075243A JPH11274910A (en) 1998-03-24 1998-03-24 Signal receiver and electronic device provided with the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10075243A JPH11274910A (en) 1998-03-24 1998-03-24 Signal receiver and electronic device provided with the same

Publications (1)

Publication Number Publication Date
JPH11274910A true JPH11274910A (en) 1999-10-08

Family

ID=13570599

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10075243A Pending JPH11274910A (en) 1998-03-24 1998-03-24 Signal receiver and electronic device provided with the same

Country Status (1)

Country Link
JP (1) JPH11274910A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002171164A (en) * 2000-11-30 2002-06-14 Mitsubishi Electric Corp Input buffer of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002171164A (en) * 2000-11-30 2002-06-14 Mitsubishi Electric Corp Input buffer of semiconductor device

Similar Documents

Publication Publication Date Title
KR100292573B1 (en) High speed differential line driver
US5764086A (en) Comparator circuit with wide dynamic range
US7778374B2 (en) Dual reference input receiver of semiconductor device and method of receiving input data signal
KR0167471B1 (en) Cmos simultaneous transmission bidirectional driver receiver
US7215143B1 (en) Input buffer for multiple differential I/O standards
US6028455A (en) Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof
JP3189546B2 (en) Transmitter / receiver circuit
JPH0738542A (en) Transmission and reception circuit
US6339622B1 (en) Data transmission device
US5900745A (en) Semiconductor device including input buffer circuit capable of amplifying input signal with low amplitude in high speed and under low current consumption
US7639745B2 (en) Serial data link with automatic power down
US5283482A (en) CMOS circuit for receiving ECL signals
US5894233A (en) Sense amplifiers including bipolar transistor input buffers and field effect transistor latch circuits
JP3547752B2 (en) Signal receiving circuit and digital signal processing system
US5666068A (en) GTL input receiver with hysteresis
US6617925B2 (en) Method and apparatus for gain compensation and control in low voltage differential signaling applications
US7843236B2 (en) Low voltage differential signal receiver
US20050275431A1 (en) High-speed low-voltage differential signaling buffer using a level shifter
US6804305B1 (en) Wide common mode range differential receiver
JPH11274910A (en) Signal receiver and electronic device provided with the same
JP2621562B2 (en) RS232C line receiver IC
US7579877B2 (en) Comparator
US7394872B2 (en) Data receiver and method for receiving data using folded differential voltage sampler
US5926043A (en) Output circuit for a semiconductor device
WO2000069071A1 (en) Complementary current mode driver