JPH1127061A - カスコード回路 - Google Patents

Abstract

(57)【要約】 【課題】カスコード回路において、回路の広帯域化と高
出力インピーダンス化が独立に達成できる。また、最低
出力信号電圧が０．５Ｖ程度まで高出力インピーダンス
特性が維持でき、さらに最低動作電源電圧が２Ｖ程度と
り、且つＣＭＯＳＩＣ化に適した回路構成を得る。 【解決手段】入力トランジスタ１とドレイン電位を固定
するため、ゲート接地されたトランジスタ３と、その負
荷用電流源４０と、ソース接地されたトランジスタ４
と、その負荷であってダイオード接続されたトランジス
タ５と、位相補償素子であってトランジスタ４のゲート
電極と高位側電源電位ＶＤＤに接続される容量５０で増
幅回路を構成する。この増幅回路からの帰還出力を出力
トランジスタ２のゲートに戻す。トランジスタ３のゲー
ト電位を固定するための電圧発生回路をトランジスタ６
と定電流源４１で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カスコード回路に
係わり、特に、広帯域動作を可能にしたカスコード回路
に関する。

【０００２】

【従来の技術】従来のこの種のカスコード回路の中に、
「レギュレーテッド・カスコード回路」と呼ばれる回路
があり、その一例として例えば、本願と同一発明者によ
る特開平７−８６８４２号公報の記載が参照される。

【０００３】図４は、上記公報に記載のカスコード回路
の構成を示す図である。図４を参照すると、この従来の
カスコード回路は、出力端子７１および低位側電源電位
ＧＮＤ間に直列接続されるトランジスタ１および２の直
列接続回路と、トランジスタ１のゲート電極が接続され
る入力端子７０と、ソース電極がトランジスタ１、２の
直列接続点Ａに接続され、かつ、高位側電源電位ＶＤＤ
および低位側電源電位ＧＮＤ間に直列接続され、その直
列接続点によりゲート接地されたトランジスタ３と、ト
ランジスタ１、２、および３と逆極性の関係にあるトラ
ンジスタ４８および４９からなり高位側電源電位ＶＤＤ
から電流が供給されるカレントミラー回路と、トランジ
スタ４９の負荷であって低位側電源電位ＧＮＤに接続さ
れる定電流源４３と、位相補償素子であってトランジス
タ４９のドレイン電極と低位側電源電位ＧＮＤに接続さ
れる容量５９と、を備え、カレントミラー回路の入力端
Ｂがトランジスタ３のドレイン電極に出力端Ｃがトラン
ジスタ２のゲート電極にそれぞれ接続されて構成され
る。

【０００４】上述した構成によるカスコード回路は、ト
ランジスタ３→４８→４９→２→３と経由する利得段１
段の負帰還ループをもっている。このため、トランジス
タ１のドレイン電位は強固に固定されることになる。従
って電圧入力端子７０に供給される電圧によって定まる
トランジスタ１のドレイン電流は、電流出力端子７１の
直流電位の影響を殆ど受けない。このためこのカスコー
ド回路の出力インピーダンスは非常に高くなる。

【０００５】一方、最低出力信号電圧は、電流出力端子
７１の動作電圧の下限値で決まり、トランジスタ１のド
レイン電位ＶＤ１にほぼ等しい。いまトランジスタ３お
よび６のゲート・ソース間電圧を各々、ＶＧＳ３、ＶＧ
Ｓ６とすれば、ＶＤ１は次式（１）で与えられる。

【０００６】ＶＤ１＝ＶＧＳ６−ＶＧＳ３ …(1)

【０００７】従って、ＶＧＳ３とＶＧＳ６を調節するこ
とにより、トランジスタ１のドレイン電位ＶＤ１をトラ
ンジスタの飽和電圧である約０．５Ｖ程度とすることが
できる。

【０００８】また、最低動作電源電圧は、トランジスタ
１および４９の飽和電圧とトランジスタ２のゲート・ソ
ース間電圧を加えた値となり、約２Ｖである。

【０００９】このように、図４に示したカスコード回路
は高出力インピーダンスで、最低出力信号電圧および最
低動作電源電圧が低い。このことから、回路を演算増幅
器の増幅段に用いれば、低電源電圧動作が可能で、かつ
大きな増幅度が得られる。

【００１０】

【発明が解決しようとする課題】図４に示した上記従来
のカスコード回路の周波数特性は、ほぼ前述したトラン
ジスタ３→４８→４９→２→３と経由する負帰還ループ
の周波数特性で決定される。

【００１１】次に、この負帰還ループのオープン・ルー
プ電圧利得を考案する。

【００１２】図２に、破線で示したのが、従来の回路に
おける特性である。ここで、帯域を決めているのは、２
次極ｐ２′である。この理由は、位相余裕を確保するに
は、ｐ２′をユニテイ・ゲイン周波数の２倍以上高域に
配置する必要があるからである。

【００１３】トランジスタ４８の相互コンダクタンスを
ｇｍ４８、トランジスタ４８のゲートと高位側電源電位
ＶＤＤ間に生じる容量をＣｓ′で表すと、ｐ２′は次式
（２）となる。

【００１４】ｐ２′＝−ｇｍ４８／Ｃｓ′ …(2)

【００１５】ここで、Ｃｓ′はカレントミラー回路を構
成するトランジスタ４８とトランジスタ４９のゲート・
ソース間容量が支配的であり、ミラー比を１対１とする
と、ほぼトランジスタ４８のゲート・ソース間容量の２
倍となる。

【００１６】従って、カスコード回路を広帯域化するた
めには、トランジスタ４８の相互コンダクタンスｇｍ４
８を大きくするか、容量Ｃｓ′を小さくする必要があ
る。相互コンダクタンスを下げずにＣｓ′を小さくする
ためには、チャネル長を短くしなければならない。しか
し、トランジスタ４８（従って、トランジスタ４８とカ
レントミラー回路を構成するトランジスタ４９も）のチ
ャネル長を極端に短くすると、相対精度が取れず、ミラ
ー比が劣化する。

【００１７】またトランジスタ４８（従って、トランジ
スタ４９も）のバイアス電流を増やすと直流における帰
還電圧利得が低下する。これは、直流におけるオープン
・ループ電圧利得が、ほぼトランジスタ４９の相互コン
ダクタンスとトランジスタ４９および定電流源４３の出
力インピーダンスで決まるからである。

【００１８】この結果、負帰還ループの帰還量が減少
し、カスコード回路の出カインピーダンスが低下する。

【００１９】従って、この回路には広帯域化すると、回
路の出カインピーダンスが低下するという問題点があ
る。

【００２０】したがって、本発明は、上述した従来技術
の問題点に鑑みてなされたものであり、その目的は、Ｃ
ＭＯＳプロセスにおいて、広帯域であり、かつ出力イン
ピーダンスが高いカスコード回路を提供することにあ
る。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明のカスコード回路は、ドレイン電極が出力端
子に導出された第１のトランジスタと、ソース電極が前
記第１のトランジスタのソース電極と接続され、かつゲ
ート接地された第２のトランジスタと、前記第２のトラ
ンジスタのドレイン負荷用電流源と、ドレイン電極が前
記第１、第２のソース電極と接続され、ゲート電極が入
力端子に導出され、かつソース接地された第３のトラン
ジスタと、ゲート電極が前記第２のトランジスタのドレ
イン電極に接続され、かつソース接地された前記第１、
第２、第３のトランジスタと逆極性の第４のトランジス
タと、そのドレイン負荷であって、かつダイオード接続
されるとともにソース接地された第５のトランジスタと
を備え、前記第４のトランジスタのドレイン電極が、前
記第１のトランジスタのゲート電極に接続されたことを
特徴とする。

【００２２】

【発明の実施の形態】本発明のカスコード回路は、その
好ましい実施の形態において、ドレイン電極が出力端子
に導出された第１のトランジスタ（図１の２）と、ソー
ス電極が第１のトランジスタのソース電極と接続され、
かつゲート接地された第２のトランジスタ（図１の３）
と、この第２のトランジスタのドレイン負荷用電流源
（図１の４０）と、ドレイン電極が第１、第２のトラン
ジスタのソース電極と接続され、ゲート電極が入力端子
に導出され、かつソース接地された第３のトランジスタ
（図１の１）と、ゲート電極が第２のトランジスタ（図
１の３）のドレイン電極に接続されソース接地され、第
１、第２、及び第３のトランジスタと逆極性の第４のト
ランジスタ（図１の４）と、この第４のトランジスタの
ドレイン負荷であってダイオード接続されるとともにソ
ース接地された第５のトランジスタ（図１の５）と、を
備え、第４のトランジスタ（図１の４）のドレイン電極
が第１のトランジスタ（図１の２）のゲート電極に接続
されている。

【００２３】本発明の実施の形態においては、入力トラ
ンジスタである第３のトランジスタのドレイン電位を固
定するため、ゲート接地された第２のトランジスタと、
その負荷用電流源と、ソース接地された第４のトランジ
スタと、ダイオード接続された第５のトランジスタと、
位相補償素子であって第４のトランジスタのゲート電極
と高位側電源電位に接続される容量（図１の５０）とで
増幅回路を構成し、この増幅回路からの帰還出力を、出
力トランジスタである第１のトランジスタ（図１の２）
のゲート電極に戻している。また、第２のトランジスタ
（図１の３）のゲート電位を固定するための電圧発生回
路を、ダイオード接続された第６のトランジスタ（図１
の６）と定電流源（図１の４１）で構成している。

【００２４】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。

【００２５】図１は、本発明の第１の実施例の回路構成
を示す図である。図１を参照すると、本実施例のカスコ
ード同格は、出力端子７１および低位側電源電位ＧＮＤ
間に直列接続されるトランジスタ１および２の直列接続
回路と、トランジスタ１のゲート電極が接続される入力
端子７０と、ソース電極が直列接続点Ａに接続されかつ
高位側電源電位ＶＤＤおよび低位側電源電位ＧＮＤ間に
直列接続されその直接接続点によりゲート接地されたト
ランジスタ３と、トランジスタ３の負荷であって、高位
側電源電位ＶＤＤに接続される定電流源４０と、ゲート
電極がトランジスタ３のドレイン電極に接続され、トラ
ンジスタ１、２、および３と逆極性の関係にあるトラン
ジスタ４と、トランジスタ４の負荷であって低位側電源
電位ＧＮＤに接続され、トランジスタ１、２、および３
と同極性である、ダイオード接続されたトランジスタ５
と、位相補償素子であってトランジスタ４のゲート電極
と高位側電源電位ＶＤＤに接続される容量５０と、を備
え、トランジスタ４のゲート電極はトランジスタ３のド
レイン電極に接続され、トランジスタ５のドレイン電極
はトランジスタ２のゲート電極に接続されて構成されて
いる。

【００２６】ここで、帰還ループの周波数特性、特にオ
ープン・ループ電圧利得を解析する。図２に、実線で示
す特性が、本実施例の回路における特性である。

【００２７】本実施例の回路で、帯域を決めているの
は、図４に示した上記従来技術と同じく、２次極のｐ２
である。回路の広帯域化のため、ｐ２を高域に配置する
必要があるのは、上記従来技術と同じである。

【００２８】いま、トランジスタ５の相互コンダクタン
スをｇｍ５、トランジスタ５のドレイン電極とゲート電
極の接続点と低位側電源電位ＧＮＤ間に生じる容量をＣ
ｓで表すと、ｐ２は次式（３）となる。

【００２９】ｐ２＝−ｇｍ５／Ｃｓ …(3)

【００３０】従って、上記従来技術と同様に、回路を広
帯域化するためには、トランジスタ５の相互コンダクタ
ンスｇｍ５を大きくするか、容量Ｃｓを小さくする必要
がある。

【００３１】本実施例のＣｓは、トランジスタ５のゲー
ト−ソース間容量が支配的である。

【００３２】この結果、容量Ｃｓの値は、図４に示した
従来技術における容量Ｃｓ′の約１／２となる。但し、
これは、トランジスタ５と同一サイズのトランジスタ
を、図４に示した従来技術におけるトランジスタ４８と
トランジスタ４９に用いた場合である。

【００３３】従って、相互コンダクタンスｇｍ５と、図
４に示した従来技術の相互コンダクタンスｇｍ４８が等
しいとすれば、ｐ２は、ｐ２′の約２倍となり、このた
め同じ位相余裕では、本実施例の回路のユニテイ・ゲイ
ン周波数は、図４に示した従来技術の約２倍となる。

【００３４】次に、トランジスタ５のバイアス電流を増
加することにより、トランジスタ５の相互コンダクタン
スｇｍ５の値を大きくすることを考える。この電流増加
は、トランジスタ４のバイアス電流を増やすことにより
達成できるが、電流増加によるオープン・ループ電圧利
得への影響を調べる。

【００３５】本実施例の直流におけるオープン・ループ
電圧利得は、ほぼトランジスタ３の相互コンダクタンス
とトランジスタ３および定電流源４０の出カインピーダ
ンスで決まる。

【００３６】ここで、これらの値は、トランジスタ４の
バイアス電流を増やすことでは変化しないので、利得へ
の影響はない。

【００３７】この結果、回路の広帯域化と高出カインピ
ーダンス化を独立に達成できる。

【００３８】一方、最低出力信号電圧は、電流出力端子
７１の動作電圧の下限値で決まり、トランジスタ１のド
レイン電位ＶＤ１にほぼ等しい。いまトランジスタ３お
よび６のゲート・ソース間電圧を各々、ＶＧＳ３、ＶＧ
Ｓ６とすれば、ＶＤ１は従来技術と同じく次式（４）と
なる。

【００３９】ＶＤ１＝ＶＧＳ６−ＶＧＳ３ …(4)

【００４０】従って、ＶＧＳ３とＶＧＳ６を調節するこ
とにより、ＶＤ１をトランジスタの飽和電圧である約
０．５Ｖ程度とすることができる。

【００４１】また、最低動作電源電圧は、トランジスタ
１および４の飽和電庄とトランジスタ２のゲート・ソー
ス間電圧を加えた値で約２Ｖとなる。

【００４２】以上の結果から、両者の値は従来例と全く
同じであることが分かる。

【００４３】図３は、本発明の第２の実施例の回路構成
を示した図である。図３を参照すると、本発明の回路
を、演算増幅回路の出力段に用いたものであり、バラン
ス出力型回路である。図３を参照すると、トランジスタ
１３、１４、２５、２６、２９〜３２、容量５２、およ
び、トランジスタ３６〜３９、４２、４３、容量５３か
らなるカスコード回路１０１および１０２が、第１の実
施例で示したカスコード回路に相当し、トランジスタ１
７、１８、２１〜２４、２７、２８、容量５１およびト
ランジスタ４０、４１、４４〜４７、容量５４からなる
カスコード回路１００および１０３が、前記第１の実施
例において、Ｐチャネル型およびＮチャネルル型のＭＯ
Ｓトランジスタの極性を入れ替えて構成したカスコード
回路に相当する。

【００４４】すなわち、この演算増幅回路は、出力段に
カスコード回路１００〜１０３を備える。

【００４５】より詳細には、カスコード回路１０１は、
出力端子７４および低位側電源電位ＧＮＤ間に直列接続
されるトランジスタ２５および２６の直列接続回路と、
ソース電極が直列接続点Ａに接続されかつ高位側電源電
位ＶＤＤおよび低位側電源電位ＧＮＤ間に直列接続され
その直接接続点によりゲート接地されたトランジスタ３
０と、トランジスタ３０の負荷であって、高位側電源電
位ＶＤＤに接続されるトランジスタ２９と、ゲート電極
がトランジスタ３０のドレイン電極に接続され、トラン
ジスタ２５、２６、および３０と逆極性の関係にあるト
ランジスタ３２と、トランジスタ３２の負荷であって低
位側電源電位ＧＮＤに接続され、トランジスタ２５、２
６、および３０と同極性の関係にある、ダイオード接続
されたトランジスタ３１と、位相補償素子であってトラ
ンジスタ３２のゲート電極と高位側電源電位ＶＤＤに接
続される容量５２と、を有し、トランジスタ３２のゲー
ト電極がトランジスタ３０のドレイン電極に、トランジ
スタ３２のドレイン電極がトランジスタ２６のゲート電
極に接続されている。

【００４６】なお、カスコード回路１０２は、カスコー
ド回路１０１と同一構成であり構成要素に付した符号２
５と４３、２６と４２、２９と３９、３０と３８、３１
と３７、３２と３６、５２と５３、接続点ＡとＡ′がそ
れぞれ対応する。

【００４７】また、カスコード回路１００は、カスコー
ド回路１０１のＰチャネル型およびＮチャネル型のＭＯ
Ｓトランジスタの極性を入れ替えて構成されている。

【００４８】さらに、カスコード回路１０３は、カスコ
ード回路１００と同一構成であり構成要素に付した符号
２１と４７、２２と４６、２３と４５、２４と４４、２
７と４１、２８と４０、５１と５４、接続点Ａ′とＡ″
がそれぞれ対応する。

【００４９】一方、この演算増幅回路の入力段は、入力
端子７２および７３にゲート電極をそれぞれ接続する差
動トランジスタ対３３および３５の共通ソース電極と低
位側電源電位ＧＮＤ間とに定電流源トランジスタ３４が
接続される。差動トランジスタ対３３および３５のドレ
イン電極はそれぞれカスコード回路１００および１０３
の接続点Ａ′およびＡ″に接続される。

【００５０】出力端子７４および７５は、それぞれトラ
ンジスタ２５と２６、およびトランジスタ４２と４３で
低位側電源電位ＧＮＤに接続される。トランジスタ２３
および４５のゲート電極にはダイオード接続されたトラ
ンジスタ１８をトランジスタ１７で定電流駆動された定
電圧発生回路の出力電位が供給され、一方、トランジス
タ３０および３８のゲート電極にはダイオード接続され
たトランジスタ１３をトランジスタ１４で定電流駆動さ
れた定電圧発生回路の出力電位が供給される。

【００５１】トランジスタ２８と２９、および３９と４
０のバイアス電流値は、これらのトランジスタを出カト
ランジスタとし、ダイオード接続されたトランジスタ１
９を入カトランジスタとしたカレントミラー回路に、ト
ランジスタ２０により定電流駆動され固定される。

【００５２】一方、トランジスタ１７、２０、２４、お
よび３４と４４のバイアス電流値は、これらのトランジ
スタを出カトランジスタとし、ダイオード接続されたト
ランジスタ１６を入力トランジスタとしたカレントミラ
ー回路にトランジスタ１５により定電流駆動され固定さ
れる。

【００５３】さらに、トランジスタ１１と１４および１
５のバイアス電流値は、これらのトランジスタを出カト
ランジスタとし、ダイオード接続されたトランジスタ１
０を入カトランジスタとしたカレントミラー回路に定電
流源４２により駆動され固定される。

【００５４】出力端子７４および７５は、容量素子５５
および５６にはスイッチ素子６０と６１および６２と６
３により、容量素子５７および５８が選択的にそれぞれ
並列接続されることにより、同相帰還回路を構成する。

【００５５】この同相帰還回路には、ダイオード接続さ
れたトランジスタ１２をトランジスタ１１で定電流駆動
された定電圧発生回路の出力電位が供給され、入力端子
７６には外部より基準電位が供給される。

【００５６】上述した構成により、消費電流が大幅に削
減され、低電源電圧動作で、高利得かつ広帯域の特性が
得られる。

【００５７】なお、図３に示した演算増幅回路の動作に
ついては、通常の演算増幅回路と同様なので省略する。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
回路の広帯域化と高出力インピーダンス化を独立に達成
でき、従来のレギュレーテッド・カスコード回路と同様
に最低出力信号電圧（出力端子と電源またはグランド
間）が通常のＣＭＯＳプロセスでも０．５Ｖ程度にで
き、また最低動作電源電圧も２Ｖ程度にできるという効
果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例の回路構成を示す図である。

【図２】本発明の一実施例の特性および比較例として従
来のカスコード回路の特性を示す図である。

【図３】本発明の別の実施例の回路構成を示す図であ
る。

【図４】従来のカスコード回路の回路構成の一例を示す
図である。

【符号の説明】

１〜６、１０〜４９ トランジスタ ４０〜４３ 定電流源 ５０〜５９ 容量 ６０〜６３ スイッチ ７０、７２、７３、７６ 入力端子 ７１、７４、７５ 出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】ドレイン電極が出力端子に導出された第１
   のトランジスタと、 ソース電極が前記第１のトランジスタのソース電極と接
   続され、かつゲート接地された第２のトランジスタと、 前記第２のトランジスタのドレイン負荷用電流源と、 ドレイン電極が前記第１及び第２のトランジスタのソー
   ス電極と接続され、ゲート電極が入力端子に導出され、
   かつソース接地された第３のトランジスタと、 ゲート電極が前記第２のトランジスタのドレイン電極に
   接続され、かつソース接地された前記第１、第２、第３
   のトランジスタと逆極性の第４のトランジスタと、 前記第４のトランジスタのドレイン負荷であって、かつ
   ダイオード接続されるとともにソース接地された第５の
   トランジスタと、 を備え、前記第４のトランジスタのドレイン電極が、前
   記第１のトランジスタのゲート電極に接続されたことを
   特徴とするカスコード回路。
2. 【請求項２】出力端子と第２電源間に直列接続された出
   力トランジシタ及び入力トランジスタを備え、前記入力
   トランジスタのゲート電極は入力端子に接続され、 前記入力トランジスタ及び前記出力トランジスタの接続
   点に第１信号電極を接続しゲート接地された第３のトラ
   ンジスタと、 前記第３のトランジスタの第２信号電極と第１電源間に
   接続された負荷用電流源と、 ソース接地されゲート電極を前記第３のトランジスタの
   第２信号電極に接続された第４のトランジスタと、 位相補償素子であって前記第４のトランジスタのゲート
   電極と前記第１電源間に接続される容量と、 前記第４のトランジスタの負荷であってダイオード接続
   された第５のトランジスタと、で増幅回路を構成し、 該増幅回路からの帰還出力を前記出力トランジスタのゲ
   ート電極に戻し、 前記第３のトランジスタのゲート電位を固定するための
   電圧発生回路を備えたことを特徴とするカスコード回
   路。