JPH11261755A - Data access arrangement(daa) device in secure fax adaptor and method for connecting transmission data to facsimile equipment - Google Patents

Data access arrangement(daa) device in secure fax adaptor and method for connecting transmission data to facsimile equipment

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Publication number
JPH11261755A
JPH11261755A JP10065147A JP6514798A JPH11261755A JP H11261755 A JPH11261755 A JP H11261755A JP 10065147 A JP10065147 A JP 10065147A JP 6514798 A JP6514798 A JP 6514798A JP H11261755 A JPH11261755 A JP H11261755A
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JP
Japan
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port
circuit
fax
coupled
relay
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Application number
JP10065147A
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Japanese (ja)
Inventor
S Hay James
ジェイムス・エス・ハイ
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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Publication of JPH11261755A publication Critical patent/JPH11261755A/en
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Abstract

PROBLEM TO BE SOLVED: To provide the DAA system in the compact, light weight and inexpensive secure FAX adaptor very flexible in the operation constitution. SOLUTION: The system is constituted of an off-hook detection circuit 301 having an input to be coupled with a FAX communication circuit 201 and an output to be coupled with a controller 220, a ring detection circuit 303 having an input and an output to be coupled with the FAX communication circuit 201, a ring generation circuit 305 having an input to be coupled with a microprocessor and an output to be coupled with the ring detection circuit 303, and a relay circuit 302 having plural control inputs to be coupled with the controller 220, a port to be coupled with an external device port, a port to be coupled with the FAX communication circuit 201, a port to be coupled with the off-hook detection circuit 301, a port to be coupled with the ring generation circuit and takes plural operating states in response to the control inputs.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ファクシミリ(フ
ァックス)装置に係り、特に、ファックスアダプタ装置
におけるデータアクセスアレンジメント(DAA)装置
および送信データをファックスへ結合するファックス結
合方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a facsimile (fax) device, and more particularly to a data access arrangement (DAA) device in a fax adapter device and a facsimile connection method for connecting transmission data to a facsimile.

【0002】[0002]

【従来の技術】ある従来のファックス装置は、PSTN
(Public Switched Telephone Network;公衆電話
回線)を介してG3ファックス通信プロトコルを使用し
てノンセキュアデータを送受信する。ある他のファック
ス装置は、STU(SecuredTelephone Unit)プロト
コルのようなセキュアプロトコルを使用しているセキュ
アネットワークを介してセキュアデータを送受信する。
近年、G3ファックス装置のコストは低下し、従来のG
3ファックス装置は大量に出回っている。しかしなが
ら、これらの従来のG3ファックス装置ではSTUと直
接接続することはできない。ある場合において、従来の
G3ファックス装置をSTU経由でセキュアネットワー
クに結合することが望まれる。これらの場合、セキュア
ファックスアダプタが従来のG3ファックス装置をST
Uに結合するために使用される。
2. Description of the Related Art One conventional fax machine is a PSTN.
Non-secure data is transmitted / received via the Public Switched Telephone Network (public telephone line) using the G3 fax communication protocol. Certain other fax machines send and receive secure data over a secure network using a secure protocol such as the STU (Secured Telephone Unit) protocol.
In recent years, the cost of G3 fax machines has dropped,
3 fax machines are available in large quantities. However, these conventional G3 fax machines cannot directly connect to the STU. In some cases, it is desirable to couple a conventional G3 fax machine to a secure network via an STU. In these cases, the secure fax adapter sets the conventional G3 fax machine to ST
Used to couple to U.

【0003】セキュアファックスアダプタは、オフフッ
ク検知とリングジェネレーションを含む幾つかのTCO
(Telephone Central Office)機能を達成するため
に、通常、DAA(Data Access Arrangement)を用
いている。従来のDAAオフフック検知回路は、オンフ
ック/オフフックを決定するために、負荷を通しての電
圧の低下を測定するものである。従来のオフフック検知
回路は、セキュアファックスアダプタに結合されたデバ
イスが破損したり適合できなくなるのを防止するのに十
分な電流制限を行っていない。その上、従来のオフフッ
ク検知回路中には、その検知信号の経路中に、検知信号
に歪みを導入する好ましくない影響をもつダイオードが
入っている。リングジェネレーション(ベル音生成)
は、セキュアファックスアダプタ−DAAによって典型
的に行われる別のTCO機能である。従来のアダプタの
DAAの中には、リングジェネレーションのために、正
弦曲線を発生させる変圧器を使用するものがある。
[0003] Secure fax adapters have several TCOs, including off-hook detection and ring generation.
To achieve the (Telephone Central Office) function, DAA (Data Access Arrangement) is usually used. Conventional DAA off-hook detection circuits measure the voltage drop across the load to determine on-hook / off-hook. Conventional off-hook detection circuits do not provide sufficient current limiting to prevent devices coupled to the secure fax adapter from being damaged or becoming incompatible. Moreover, conventional off-hook detection circuits include diodes in the path of the detection signal that have an undesirable effect of introducing distortion into the detection signal. Ring generation (bell sound generation)
Is another TCO function typically performed by the Secure Fax Adapter-DAA. Some conventional adapter DAAs use a transformer to generate a sinusoid for ring generation.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上述し
たように、変圧器の使用は、コスト、重さ、サイズが増
加するために好ましくない。このように、改良されたリ
ングジェネレーションとオフフック検知を有する強化さ
れたDAAを持ち、動作構成の柔軟性を増した低コスト
で軽量でコンパクトなセキュアファックスアダプタが要
望されている。本発明の目的は、上記事情に鑑み、動作
構成の柔軟性を増した低コストで軽量でコンパクトなセ
キュアファックスアダプタにおけるDAA装置および送
信データのファックスへの結合方法を提供することであ
る。
However, as mentioned above, the use of transformers is not preferred because of increased cost, weight and size. Thus, there is a need for a low cost, light weight, and compact secure fax adapter that has enhanced DAA with improved ring generation and off-hook detection, and that has increased operational configuration flexibility. SUMMARY OF THE INVENTION It is an object of the present invention to provide a DAA device and a method for connecting transmission data to a fax in a low-cost, lightweight and compact secure fax adapter with increased flexibility in operation configuration in view of the above circumstances.

【0005】[0005]

【課題を解決するための手段】上記目的を達成するため
に、本発明の強化されたDAA装置は、改良されたオフ
フック検知,リングジェネレーション,および構成の柔
軟性をもつ。強化されたDAAは、ファックス通信回路
に結合するための信号ポート、STUポートとG3ファ
ックスポートを含む外部装置ポート、オフフック検知回
路、リング検知回路、リングジェネレーション回路、リ
レー回路を有している。
SUMMARY OF THE INVENTION To achieve the above objects, an enhanced DAA device of the present invention has improved off-hook detection, ring generation, and configuration flexibility. The enhanced DAA has a signal port for coupling to a fax communication circuit, an external device port including an STU port and a G3 fax port, an off-hook detection circuit, a ring detection circuit, a ring generation circuit, and a relay circuit.

【0006】リレー回路は、G3ファックスポートを、
コントローラから受け取る制御信号に応じて、STUポ
ート,ファックス通信回路,リングジェネレーション回
路のいずれかに選択的に結合するように構成される。あ
る一つの具体例では、そのコントローラはCPU(Cen
tral ProcessingUnit)である。別の具体例では、D
AAは、また、PSTNラインに結合するためのPST
Nポートを持っている。この具体例では、リレー回路
は、さらに、STUポートを、コントローラから受け取
る制御信号に応じて、ファックス通信回路またはPST
Nポートに結合する。
The relay circuit has a G3 fax port,
In accordance with a control signal received from the controller, it is configured to be selectively coupled to one of an STU port, a fax communication circuit, and a ring generation circuit. In one embodiment, the controller is a CPU (Cen
tral Processing Unit). In another embodiment, D
AA also has a PST for coupling to the PSTN line.
Has N ports. In this embodiment, the relay circuit further controls the STU port in response to a control signal received from the controller by a fax communication circuit or a PST.
Connect to N port.

【0007】他の具体例において、オフフック検知回路
は、検知ノードで検知された信号と一致する論理信号を
生じるために2つの検知ノードおよび検知回路と結合さ
れた電流制限回路を有する。検知回路の出力は、コント
ローラに結合するために、オンフック、オフフックのい
ずれかのフック検知を示す論理信号である。電流制限回
路は、対称的な電流リミッタを有している。それは、検
知ノード用のものである。電流リミッタは、トランジス
タを通して負荷に流れる電流を制限するためのダイオー
ドを通っている電力源とに結合したベース電極を有して
いるトランジスタをそれぞれ有している。電流制限回路
は、オンフック,オフフック検知を示す論理信号を生成
する検知回路に結合される。この論理信号はコントロー
ラに結合される。
In another embodiment, the off-hook detection circuit has two sensing nodes and a current limiting circuit coupled to the sensing circuit to produce a logic signal that matches the signal detected at the sensing node. The output of the detection circuit is a logic signal indicating either on-hook or off-hook detection for coupling to the controller. The current limiting circuit has a symmetric current limiter. It is for the sensing node. The current limiters each have a transistor having a base electrode coupled to a power source through a diode to limit the current flowing to the load through the transistor. The current limiting circuit is coupled to a detection circuit that generates a logic signal indicating on-hook / off-hook detection. This logic signal is coupled to the controller.

【0008】別の具体例においては、リングジェネレー
タは、リングジェネレータは、一対のスイッチ回路を有
し、矩形波リング信号を生成する。第1のスイッチ回路
はコントローラから望ましい周波数を有する矩形波を受
信する非反転調節回路を有する。非反転調整回路の出力
はコントローラから受信する矩形波の周波数にマッチす
る増幅された矩形波を発生するためのプッシュプル増幅
器と結合される。また、第2のスイッチ回路はコントロ
ーラから矩形波を受信する反転調整回路を有する。反転
調整回路の出力は、コントローラから受信する矩形波の
周波数にマッチする増幅され反転された矩形波を発生さ
せるためのプッシュプル増幅器と結合される。
In another embodiment, the ring generator has a pair of switch circuits and generates a square wave ring signal. The first switch circuit has a non-inverting adjustment circuit that receives a square wave having a desired frequency from the controller. The output of the non-inverting adjustment circuit is coupled to a push-pull amplifier for generating an amplified square wave that matches the frequency of the square wave received from the controller. The second switch circuit has an inversion adjusting circuit that receives a rectangular wave from the controller. The output of the inverting adjustment circuit is coupled to a push-pull amplifier for generating an amplified inverted square wave that matches the frequency of the square wave received from the controller.

【0009】[0009]

【発明の実施の形態】本発明の一実施例におけるセキュ
アドファックスアダプタ装置は、G3ファックスをセキ
ュアドテレフォンユニット(STU)を経由して、セキ
ュアドラインに選択してセキュア(保護)するためにリ
レー回路を用いる。G3ファックスは、PSTNポート
を経由して、公衆電話回路網(PSTN)に選択して結
合される。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In a secure fax adapter device according to one embodiment of the present invention, a relay circuit is provided for selecting a G3 fax as a secure line via a secure telephone unit (STU) and securing (protecting) it. Used. The G3 fax is selectively coupled to the public switched telephone network (PSTN) via the PSTN port.

【0010】セキュアドファックスアダプタは、拡張さ
れたDAAを有し、それは、コントローラ、ファックス
通信回路、電流制御オフフック検知回路、外部装置ポー
トを選択して制御するリレー回路、および、リングジェ
ネレーションのための矩形波を発生するためのリングジ
ェネレーション回路を具備している。一つの具体例にお
いては、電流制御されたオフフック検知回路は、負荷に
よって引かれた電流を制限するために、ダイオードに結
合されたトランジスタの対称的なネットワークを用いて
いる。
[0010] The secure fax adapter has an extended DAA, which includes a controller, a fax communication circuit, a current control off-hook detection circuit, a relay circuit for selecting and controlling an external device port, and a rectangular for ring generation. It has a ring generation circuit for generating waves. In one embodiment, the current controlled off-hook detection circuit uses a symmetric network of transistors coupled to a diode to limit the current drawn by the load.

【0011】また、リレー回路(302)は、4つのリ
レーを有し、G3ファックス(101)をファックス通
信回路(201)に、STU(102)をPSTNに、
また、G3ファックス(101)をPSTNに、また、
STUをファックス通信回路に、選択的に結合する。リ
レー回路は、オフフック検知回路(303)をファック
ス通信回路(201)に結合するために、補助的なリレ
ーを具備している。
The relay circuit (302) has four relays. The G3 fax (101) is used for the fax communication circuit (201), the STU (102) is used for the PSTN,
G3 fax (101) to PSTN,
The STU is selectively coupled to a fax communication circuit. The relay circuit includes an auxiliary relay for coupling the off-hook detection circuit (303) to the fax communication circuit (201).

【0012】以下、図面を用いて、本発明の実施例を詳
細に説明する。図1は、本発明におけるG3ファックス
101をSTU102に結合させるセキュアファックス
アダプタ(SFXADP)100のブロック図である。
SFXADP100は、従来のG3ファックス101を
STU102に適合させるための様々なユーザが選択可
能な経路構成を有する。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram of a secure fax adapter (SFXADP) 100 for coupling a G3 fax 101 to an STU 102 in the present invention.
SFXADP 100 has a variety of user-selectable path configurations to adapt conventional G3 fax 101 to STU 102.

【0013】SFXADP100は、G3ファックス1
01、STU102、パーソナルコンピュータ103、
PSTN(電話加入者回線)ポート105、および、電
源モジュール104を含む従来の外部装置に結合するた
めの外部装置ポート110〜115を有する。ポートG
110は、SFXADP100を従来のG3ファックス
101に結合する。また、その代わりに、SFXADP
100のポートG110は、ポートG110のCCIT
TG3プロトコルに順応するモデムまたは他の装置と結
合するようにしてもよい。
SFXADP100 is a G3 fax 1
01, STU102, personal computer 103,
It has a PSTN (telephone subscriber line) port 105 and external device ports 110-115 for coupling to conventional external devices including a power supply module 104. Port G
110 couples SFXADP 100 to conventional G3 fax 101. Also, instead, SFXADP
100 port G110 is the CCIT of port G110.
It may be coupled to a modem or other device that conforms to the TG3 protocol.

【0014】好ましい具体例において、ポートG110
は、データチップ(DT)とデータリング(DR)ワイ
ヤという2本のワイヤからなる標準の電話加入者回線イ
ンタフェース回路(SLIC)である。ポートS112
は、SFXADP100をSTU102のようなセキュ
ア通信装置に結合し、ポートH111は、SFXADP
100をパーソナルコンピュータ103のようなホスト
に結合する。
In a preferred embodiment, port G110
Is a standard telephone subscriber line interface circuit (SLIC) consisting of two wires, a data chip (DT) and a data ring (DR) wire. Port S112
Couples SFXADP 100 to a secure communication device such as STU 102, and port H111
100 is coupled to a host such as a personal computer 103.

【0015】ポートP114は、一般のPSTNポート
を形成するために、ポートL113と内部で結合されう
る補助の電話ポートである。好ましい具体例では、ポー
トS112とポートH111は、RS−232Cポート
である。電源モジュール104は、SFXADP100
の電源入力ポート115に結合される。
Port P114 is an auxiliary telephone port that can be internally coupled with port L113 to form a general PSTN port. In a preferred embodiment, ports S112 and H111 are RS-232C ports. The power supply module 104 is an SFXADP100
Power input port 115.

【0016】さらに、STU102は、専用回線106
と結合される。代わりに、従来のSTU102は、PS
TNに結合されてもよく、また、ポートP114を通じ
てSFXADP100に結合され直されてもよい。好ま
しい具体例においては、ポートP114とポートL11
3は、それぞれ、DTおよびDRワイヤを有するRJ1
1ポートである。
Further, the STU 102 has a dedicated line 106
Combined with Instead, the conventional STU 102
It may be coupled to TN or recoupled to SFXADP 100 via port P114. In a preferred embodiment, port P114 and port L11
3 are RJ1 with DT and DR wires, respectively
One port.

【0017】図2は、本発明に従ったSFXADP10
0のブロックダイアグラムである。SFXADP100
は、発振器214からタイミング信号を受信し、消去/
プリグラム可能な読み出し専用メモリ(EPROM)2
16と静的ランダムアクセスメモリ(SRAM)217
との間で制御命令を送受信することによりファックス通
信を制御するための中央処理装置(CPU)220のよ
うなコントローラを有している。好ましい具体例におい
て、CPU220は、インテル80C188XLであ
る。
FIG. 2 shows an SFXADP10 according to the present invention.
0 is a block diagram. SFXADP100
Receives the timing signal from the oscillator 214 and
Programmable read-only memory (EPROM) 2
16 and static random access memory (SRAM) 217
And a controller such as a central processing unit (CPU) 220 for controlling fax communication by transmitting and receiving control commands to and from the MFP. In a preferred embodiment, CPU 220 is an Intel 80C188XL.

【0018】モデルEP1810集積回路のような標準
的な消去/プログラム可能なロジック装置(EPLD)
204は、CPU(コントローラ)220と通信し、シ
リアル通信コントローラ(SCC)205,206、お
よびファックスチップセット(ファックス通信回路)2
01を制御する。
A standard erase / programmable logic device (EPLD), such as a model EP1810 integrated circuit
204 communicates with a CPU (controller) 220, and serial communication controllers (SCC) 205 and 206, and a fax chip set (fax communication circuit) 2
01 is controlled.

【0019】ファックスチップセット201は、従来の
ファックスプロトコルを用いるファックス通信回路であ
る。好ましい具体例において、ファックスチップセット
201は、Rockwellによって生み出されたモデ
ルRC96V24ACファックスチップセットである。
The fax chip set 201 is a fax communication circuit using a conventional fax protocol. In a preferred embodiment, fax chipset 201 is a model RC96V24AC fax chipset produced by Rockwell.

【0020】SCC205および206は、アドバンス
ト・マイクロ・デバイス・オブ・サニーヴェール,カリ
フォルニア、によって生産された商業的に入手可能なモ
デルAM85C30のような、シリアル通信コントロー
ラである。SCC205および206は、送信データを
パラレルデータ形式からシリアルデータ形式に変換した
り、セキュアファックスネットワークまたはPSTNの
いずれかから受信したデータをシリアルデータ形式から
パラレルデータ形式に変換する。
SCCs 205 and 206 are serial communication controllers, such as a commercially available model AM85C30 produced by the Advanced Micro Devices of Sunnyvale, CA. The SCCs 205 and 206 convert transmission data from a parallel data format to a serial data format, and convert data received from either the secure fax network or the PSTN from a serial data format to a parallel data format.

【0021】送信時に、ファックスチップセット201
は、データをデータバス203に転送する。SCC20
5は、データバス203からパラレルデータを受信し、
シリアルデータに変換した後、トランシーバ207に転
送する。その後、トランシーバ207は、該シリアルデ
ータを、STU102に結合するためのポートS112
に送信する。CPU(コントローラ)220およびSC
C205は、好ましくはEPROM216に埋め込また
り蓄積されている全ての標準セキュアファックスプロト
コルのための自動同期ワード、ボー率検出、およびネッ
トワーク情報交換をセットアップする。
At the time of transmission, the fax chip set 201
Transfers data to the data bus 203. SCC20
5 receives parallel data from the data bus 203,
After conversion into serial data, the data is transferred to the transceiver 207. Thereafter, the transceiver 207 transmits the serial data to the port S112 for coupling to the STU 102.
Send to CPU (controller) 220 and SC
C205 sets up automatic synchronization words, baud rate detection, and network information exchange for all standard secure fax protocols, preferably embedded or stored in EPROM 216.

【0022】同様に、SCC206は、データバス20
3からパラレルデータを受信し、シリアルデータに変換
した後、トランシーバ210に転送する。トランシーバ
210は、該シリアルデータを、パーソナルコンピュー
タ(PC/AT)103に結合するためのポートH11
1に送信する。CPU(コントローラ)220とSCC
205および206は、好ましくはEPROM216に
埋め込まれたり蓄積されている全ての標準PC/ATプ
ロトコルのための自動同期ワード、ボー率検出、および
ネットワーク情報交換をセットアップする。
Similarly, SCC 206 is connected to data bus 20
3 receives the parallel data, converts it into serial data, and then transfers it to the transceiver 210. Transceiver 210 has a port H11 for coupling the serial data to personal computer (PC / AT) 103.
Send to 1. CPU (controller) 220 and SCC
205 and 206 set up automatic synchronization words, baud rate detection, and network information exchange for all standard PC / AT protocols, preferably embedded or stored in EPROM 216.

【0023】CPU(コントローラ)220は、内部ア
ドレスバス218を介してアドレス情報を送受信する。
内部アドレスバス218は、アドレス情報を受信するた
めデータバス203に結合されるとともに、ラッチ21
5に結合され、CPU(コントローラ)220から受信
した制御命令により、アドレス情報を、アドレスバス2
19を介して、プロトコルソフトウェアを含む記憶手段
としての消去/プログラム可能なROM(EPROM)
216または記憶手段としての静的ランダムアクセスメ
モリ(SRAM)217のいずれかに届ける。
The CPU (controller) 220 transmits and receives address information via the internal address bus 218.
Internal address bus 218 is coupled to data bus 203 for receiving address information, and
5 is connected to the address bus 2 according to a control command received from the CPU (controller) 220.
Erasable / programmable ROM (EPROM) as storage means including protocol software via 19
216 or a static random access memory (SRAM) 217 as a storage means.

【0024】好ましい具体例において、EPROM21
6は、256K・8ビットのワードを蓄え、SRAM2
17は、512K・8ビットワードを蓄える。CPU
(コントローラ)220がメモリリード/ライト機能を
制御するように、データバス203は、また、EPRO
M216とSRAM217の両方にデータを結合する。
アドレスバス219は、さらに、制御情報を、CPU
(コントローラ)220からEPLD204,SCC2
05および206,ファックスチップセット201へ伝
える。
In a preferred embodiment, the EPROM 21
6 stores a 256K 8-bit word,
17 stores 512K 8-bit words. CPU
As the (controller) 220 controls the memory read / write function, the data bus 203 also
Combine the data to both M216 and SRAM 217.
The address bus 219 further transmits control information to the CPU.
(Controller) 220 to EPLD 204, SCC2
05 and 206, to the fax chip set 201.

【0025】CPU(コントローラ)220は、制御命
令を、EPLD204,EPROM216,SRAM2
17,DAA200,ファックスチップセット201,
SCC205および206,LCD(液晶表示装置)2
12,およびモードスイッチ213に直接伝える。
The CPU (controller) 220 sends control commands to the EPLD 204, EPROM 216, SRAM2
17, DAA200, fax chip set 201,
SCC 205 and 206, LCD (Liquid Crystal Display) 2
12 and the mode switch 213.

【0026】図3は、本発明に従って強化されたDAA
200のブロックダイアグラムである。DAA200
は、ファックススイッチセットインタフェースポート2
02、外部装置ポート221,222,223、オフフ
ック検知回路301,リレー回路302,リング検知回
路303,リングジェネレーション回路305,PST
Nラインインタフェース304を有している。
FIG. 3 shows a DAA enhanced according to the present invention.
20 is a block diagram of a 200. DAA200
Is the fax switch set interface port 2
02, external device ports 221, 222, 223, off-hook detection circuit 301, relay circuit 302, ring detection circuit 303, ring generation circuit 305, PST
It has an N-line interface 304.

【0027】リレー回路302は、装置ポート222お
よび223に結合され、また、PSTNラインインタフ
ェース304経由で装置ポート221に結合される。リ
レー回路302は、さらに、リング検知回路303,ジ
ェネレーション回路305へ,オフフック検知回路30
1,および、インタフェースポート202にと結合され
る。
[0027] Relay circuit 302 is coupled to device ports 222 and 223 and to device port 221 via PSTN line interface 304. The relay circuit 302 further supplies the ring detection circuit 303 and the generation circuit 305 with the off-hook detection circuit 30.
1 and interface port 202.

【0028】図4は、本発明に従って強化されたDAA
200の部分の概略図である。図4の概略図は、オフフ
ック検知回路301,リレー回路302,リング検知回
路303,および,PSTNラインインタフェース30
4の概略図を表している。
FIG. 4 shows a DAA enhanced according to the present invention.
FIG. FIG. 4 is a schematic diagram showing an off-hook detection circuit 301, a relay circuit 302, a ring detection circuit 303, and a PSTN line interface 30.
4 shows a schematic diagram of FIG.

【0029】図5は、DAA200のリレー回路の概略
図を示している。リレー回路302は、リレー401〜
405と、スプリット変圧器407を含む。スプリット
変圧器407は、インタフェースポート202経由で、
ファックスチップセット201に結合するための受信ノ
ード(RX)と送信ノード(TX)を有する。なお、図
4および図5において、各リレー401〜405は、接
点Cが、上側の対向接点NCに接続されているときにO
FF、下側の対向接点NOに接続されているときにON
とする。
FIG. 5 is a schematic diagram of the relay circuit of the DAA 200. The relay circuit 302 includes relays 401 to
405 and a split transformer 407. The split transformer 407 is connected via the interface port 202 to
It has a receiving node (RX) and a transmitting node (TX) for coupling to the fax chipset 201. 4 and 5, each of the relays 401 to 405 is turned off when the contact C is connected to the upper opposed contact NC.
FF, ON when connected to the lower opposing contact NO
And

【0030】表1に、リレー401〜405の状態と接
続構成との関係を示す。表1に示すように望ましい接続
構成において、リレー401〜405は、外部装置ポー
ト221,222,223,ファックスチップセットイ
ンタフェースポート202,リングジェネレーション回
路305,オフフック検知回路305を電気的に結合す
る。
Table 1 shows the relationship between the state of the relays 401 to 405 and the connection configuration. In a preferred connection configuration as shown in Table 1, relays 401-405 electrically couple external device ports 221, 222, 223, fax chipset interface port 202, ring generation circuit 305, and off-hook detection circuit 305.

【表1】 [Table 1]

【0031】動作時に、リレー401〜405は、望ま
しい電気的結合になるように構成される。非動作モード
(第1の接続構成a)では、全てのリレーはオフであ
り、それ故、リレー402は、G3ファックスマシンに
結合するように適合されているポートG110にTXと
RXノードを結合する。こうして、非動作モードでは、
ファックスチップセット201のRXとTX信号は、G
3ファックス101に結合される。
In operation, relays 401-405 are configured to provide the desired electrical coupling. In the non-operational mode (first connection configuration a), all relays are off and therefore relay 402 couples TX and RX nodes to port G110, which is adapted to couple to a G3 fax machine. . Thus, in the non-operation mode,
The RX and TX signals of the fax chipset 201 are G
3 Fax 101

【0032】第2の接続構成bでは、リレー403がオ
ン、リレー401,402,404,405がオフであ
る。これにより、ポートS112(STU102に結合
するように適合されている)を、ポートL(PSTNラ
イン105に結合するように適合されている)と結合す
る。この第2の接続構成bは、シングルPSTNからデ
ータを送受信するために利用できるシングルPSTNラ
インが1つだけがあるときに選択される。
In the second connection configuration b, the relay 403 is on, and the relays 401, 402, 404, and 405 are off. This couples port S112 (adapted to couple to STU 102) with port L (adapted to couple to PSTN line 105). This second connection configuration b is selected when there is only one single PSTN line available for transmitting and receiving data from the single PSTN.

【0033】第3の接続構成cでは、リレー404はオ
ンであり、リレー401〜403,405はオフであ
る。この接続構成cでは、ポートG110(G3ファッ
クス101に結合するよう適合されている)は、ポート
L113(PSTNライン105に結合するよう適合さ
れている)と結合される。この第3の接続構成cは、動
作時、SFXADP100のバイパスが要求されるとき
選択される。
In the third connection configuration c, the relay 404 is on and the relays 401 to 403 and 405 are off. In this connection configuration c, port G110 (adapted to couple to G3 fax 101) is coupled to port L113 (adapted to couple to PSTN line 105). This third connection configuration c is selected when a bypass of the SFXADP 100 is required during operation.

【0034】第4の接続構成dでは、リレー405はオ
ンであり、リレー401〜404はオフである。この第
4の接続構成dは、SFXADP100が“wake−
up”モードのとき選択される。リレー405は、G3
ファックス101をRXとTXラインから絶縁し、代わ
りに、リングジェネレーション回路305(ダブルスイ
ッチからなる)をポートG110経由でG3ファックス
101に結合するために、スイッチONされる。
In the fourth connection configuration d, the relay 405 is on and the relays 401 to 404 are off. In the fourth connection configuration d, the SFXADP 100 has a “wake-
selected in the “up” mode. The relay 405 is connected to the G3
The fax 101 is switched on to insulate the fax 101 from the RX and TX lines, and instead couple the ring generation circuit 305 (comprising a double switch) to the G3 fax 101 via port G110.

【0035】第5の接続構成eでは、リレー403〜4
05がオフであり、リレー401〜402だけがオンで
ある。この第5の接続構成eは、ポートH111(パー
ソナルコンピュータ103に結合されるよう適合されて
いる)をファックスチップセット201に結合する。
In the fifth connection configuration e, the relays 403-4
05 is off and only relays 401-402 are on. This fifth connection configuration e couples port H111 (adapted to be coupled to personal computer 103) to fax chipset 201.

【0036】再び、図4に戻るが、オフセット検知回路
301は、検知ノードPV326,NV327、対称的
な電流制限回路340,341、および、検知回路34
2を有する。検知ノードPV326とNV327は、ポ
ートG110を経由して、G3ファックス101のよう
な負荷に結合される。
Returning to FIG. 4 again, the offset detection circuit 301 includes the detection nodes PV326 and NV327, the symmetric current limiting circuits 340 and 341 and the detection circuit 34.
2 The sensing nodes PV 326 and NV 327 are coupled to a load such as G3 fax 101 via port G110.

【0037】電流制限回路340は、トランジスタ31
0,抵抗315,およびツェナーダイオード314を含
む。電流制限回路341は、トランジスタ313,抵抗
322,およびツェナーダイオード328を含む。トラ
ンジスタ310および313は、ぞれぞれ、正負の電流
を供給するための電流制限レギュレータである。ツェナ
ーダイオード314および328は、供給される電流を
16mAに制限するために、それぞれの電流供給トラン
ジスタ310および313に結合される。
The current limiting circuit 340 includes the transistor 31
0, a resistor 315, and a Zener diode 314. Current limiting circuit 341 includes a transistor 313, a resistor 322, and a Zener diode 328. Transistors 310 and 313 are current limiting regulators for supplying positive and negative currents, respectively. Zener diodes 314 and 328 are coupled to respective current supply transistors 310 and 313 to limit the supplied current to 16 mA.

【0038】オフフック検知回路301によって供給さ
れる電流を制限することで、外部の設備や装置は、ダメ
ージに対して安全にガードされている。オフフック検知
回路301は、入力電圧ノード324(+12ボル
ト),325(−12ボルト)と、検知ノードPV32
6,NV327に結合される負荷との間に高いインピー
ダンスを作ることによって電流を制限する。
By limiting the current supplied by the off-hook detection circuit 301, external equipment and devices are safely guarded against damage. The off-hook detection circuit 301 includes input voltage nodes 324 (+12 volts) and 325 (−12 volts) and a detection node PV32
6, limiting current by creating a high impedance between the load coupled to NV327.

【0039】オフフック検知回路301は、また、抵抗
316〜318,320〜321と、トランジスタ31
1〜312と、キャパシタ323を有する検知回路34
2を含んでいる。検知回路342は、検知ノードPV3
26およびNV327が“オフフック”検知と“オンフ
ック”検知のいずれであるかを示す論理信号PHNOH
/329を発生する。
The off-hook detection circuit 301 includes resistors 316 to 318 and 320 to 321 and a transistor 31
1 to 312 and a detection circuit 34 having a capacitor 323
Contains 2. The detection circuit 342 detects the detection node PV3
26 and a logic signal PHNOH indicating whether NV327 is “off-hook” detection or “on-hook” detection.
/ 329 is generated.

【0040】G3ファックス101が“オフフック”の
とき、検知ノードPV326とNV327は600オー
ムの負荷を有し、それにより“low”へ引っ張られ、
トランジスタ310と313は、“オン”の状態にな
る。しかし、負荷への電流の流れ(源)は、ツェナーダ
イオード314および328を使用して制限されてい
る。ツェナーダイオード314および328は、2.4
ボルトの最大電圧低下に耐え得る。これにより、トラン
ジスタ310および313を通して検知ノードPV32
6とNV327へ流れる電流を制限する。
When G3 fax 101 is "off hook", sensing nodes PV 326 and NV 327 have a load of 600 ohms, thereby being pulled to "low",
Transistors 310 and 313 are turned on. However, the current flow (source) to the load is limited using zener diodes 314 and 328. Zener diodes 314 and 328 are 2.4
Can withstand the maximum voltage drop of volts. As a result, the sense node PV32 through the transistors 310 and 313
6 and the current flowing to NV327.

【0041】抵抗315および322における最大の電
圧低下は、ツェナーダイオード314,328によって
耐えられる最大低下からトランジスタ310および31
3のベース−エミッタ間の電圧低下を差し引いた値に等
しい。
The maximum voltage drop across resistors 315 and 322 is the maximum voltage drop that can be tolerated by zener diodes 314 and 328 from transistors 310 and 31.
3 is equal to the value obtained by subtracting the base-emitter voltage drop.

【0042】トランジスタ310および313のエミッ
タ電流Ieは、G3ファックス101負荷によって引き
出された電流に対応する。このように、負荷電流は、各
々抵抗315,322を通って流れる電流に等しく、こ
れは、ツェナーダイオード314,328によって制限
されている。トランジスタ310および313が“オ
ン”の状態にあるとき、トランジスタ311と312も
“オン”になり、PHNOH/329ラインを、負荷が
“オフフック”であることを示す“low”にする。
The emitter current Ie of transistors 310 and 313 corresponds to the current drawn by the G3 fax 101 load. Thus, the load current is equal to the current flowing through resistors 315 and 322, respectively, which is limited by Zener diodes 314 and 328. When transistors 310 and 313 are in the "on" state, transistors 311 and 312 are also "on", causing the PHNOH / 329 line to be "low" indicating that the load is "off-hook".

【0043】G3ファックス101が、“オンフック”
のとき、検知ノードPV326とNV327は、高抵抗
インピーダンスを有し、こうして、検知ノードPV32
6とNV327は“high”のままである。検知ノー
ドPV326とNV327を“high”のとき、トラ
ンジスタ310,313は、無視可能なコレクタ電流I
cを有するため、“off”状態にある。
G3 fax 101 is "on hook"
, The sensing nodes PV 326 and NV 327 have a high resistance impedance,
6 and NV327 remain "high". When the sensing nodes PV 326 and NV 327 are “high”, the transistors 310 and 313 cause the negligible collector current I
c, it is in the “off” state.

【0044】トランジスタ310のコレクタ電圧は、本
質的にトランジスタ311のベース電圧と同じであり、
また、抵抗316は抵抗315より大きい抵抗を持って
いるのでトランジスタ311のエミッタ電圧はそのベー
ス電位より小さく、トランジスタ311は無視可能な電
流で“off”状態にある。トランジスタ313も同様
に“off”状態にバイアスされている。
The collector voltage of transistor 310 is essentially the same as the base voltage of transistor 311;
Further, since the resistor 316 has a higher resistance than the resistor 315, the emitter voltage of the transistor 311 is lower than its base potential, and the transistor 311 is in the “off” state with negligible current. Transistor 313 is similarly biased to an "off" state.

【0045】抵抗317,320には無視可能な電流し
か流れないので、トランジスタ312は“off”状態
にバイアスされ、負荷が“オンフック”であることを示
す論理信号PHNOH/329を“high”になるよ
うにさせる。
Since only negligible current flows through the resistors 317 and 320, the transistor 312 is biased to the "off" state, and the logic signal PHNOH / 329 indicating that the load is "on-hook" becomes "high". So that

【0046】DAA200は、さらに、オフフック検知
回路301に加えてリング検知回路303を有する。リ
ング検知回路303は、リレー402と403に結合さ
れ、ポートS112(STUポート)かポートL113
(PSTNライン)のいずれかから受信するリング信号
を検知する。リング検知回路303は、従来のリング検
知回路に比較して必要とする電力を削減した。リング検
知回路303の消費電力は、18ボルトツェナーダイオ
ード330および332と、スイッチングダイオード3
31を使うことによって削減した。
DAA 200 further has a ring detection circuit 303 in addition to off-hook detection circuit 301. The ring detection circuit 303 is coupled to the relays 402 and 403, and is connected to the port S112 (STU port) or the port L113.
(PSTN line) is detected. The ring detection circuit 303 requires less power than the conventional ring detection circuit. The power consumption of the ring detection circuit 303 is 18 volt Zener diodes 330 and 332 and the switching diode 3
Reduced by using 31.

【0047】18ボルトDCより大きいリング信号は、
オプトアイソレータ333の閾値をトリガする。オプト
アイソレータ333は、同じ周波数の信号をファックス
チップセット201に結合する。リング信号を調整する
ためにツェナーダイオード330,332、およびスイ
ッチングダイオード331を使用し、リング信号をファ
ックスチップセット201に結合するためにオプトアイ
ソレータ333を使用することによって、高電圧のリン
グ信号の必要性は無くなる。
A ring signal greater than 18 volts DC
Trigger the threshold of the opto-isolator 333. Opto-isolator 333 couples signals of the same frequency to fax chipset 201. By using Zener diodes 330, 332 and switching diode 331 to condition the ring signal and using an opto-isolator 333 to couple the ring signal to fax chipset 201, the need for a high voltage ring signal is required. Is gone.

【0048】図6は、本発明に従ったリングジェネレー
ション回路305を説明するための図である。リングジ
ェネレーション回路305は、G3ファックス101と
結合を行うために、一組の矩形波リング信号530およ
び531を発生する。
FIG. 6 is a diagram for explaining ring generation circuit 305 according to the present invention. Ring generation circuit 305 generates a set of square wave ring signals 530 and 531 for coupling with G3 fax 101.

【0049】上述したように、本発明のリング検知回路
303は、伝統的な高電圧リング信号を必要としないの
で、リングジェネレーション回路305は、大きくて重
いステップアップ変圧器を必要としない。代わりに、本
発明のリングジェネレーション回路305は、+12V
と−12Vの間の電圧振幅を有する一組の矩形波リング
信号530および531を発生させるために、トランジ
スタダブルスイッチング回路510,511を使用して
いる。
As mentioned above, since the ring detection circuit 303 of the present invention does not require a traditional high voltage ring signal, the ring generation circuit 305 does not require a large and heavy step-up transformer. Instead, the ring generation circuit 305 of the present invention uses + 12V
Transistor double switching circuits 510, 511 are used to generate a set of square wave ring signals 530 and 531 having a voltage amplitude between and -12V.

【0050】リングジェネレーション回路305は、リ
ング検知回路303を始動させるに十分な24Vの絶対
電圧(+12Vと−12Vの間の振幅)を発生させる。
加えて、一組のリング信号530,531の周波数は、
外国の様々なG3ファックスの要求に適応させるため
に、マイクロプロセッサ220により制御される。リン
グジェネレーション回路305は、入力信号FREQ5
32を受信し、リング検知回路303を駆動するために
一組のリング信号530および531を発生する。
The ring generation circuit 305 generates an absolute voltage of 24V (amplitude between + 12V and -12V) sufficient to start the ring detection circuit 303.
In addition, the frequency of the pair of ring signals 530, 531 is
Controlled by microprocessor 220 to accommodate various foreign G3 fax requests. The ring generation circuit 305 receives the input signal FREQ5
32, and generates a set of ring signals 530 and 531 to drive the ring detection circuit 303.

【0051】好ましい具体例において、入力信号FRE
Q532は、20Hz周波数(北アメリカの電話標準に
一致)で5V矩形波であり、リング信号530および5
31の一組は24Vの絶対電圧(24Vの振幅)を持つ
矩形波である。
In a preferred embodiment, the input signal FRE
Q532 is a 5V square wave at a 20Hz frequency (according to North American telephone standards), and ring signals 530 and 5
One set of 31 is a square wave having an absolute voltage of 24V (amplitude of 24V).

【0052】リングジェネレーション回路305は、2
つの相補的なスイッチング回路510および511を含
む。スイッチング回路510は、駆動回路512と非反
転回路513を有する。駆動回路512は、プッシュプ
ルフォロア増幅器であり、PNPトランジスタ522に
直列結合されたNPNトランジスタ521を含む。トラ
ンジスタ521および522のベース電極は、共通にさ
れ、トランジスタ523のコレクタ電極に結合されてい
る。
The ring generation circuit 305 includes two
Includes two complementary switching circuits 510 and 511. The switching circuit 510 includes a driving circuit 512 and a non-inverting circuit 513. Drive circuit 512 is a push-pull follower amplifier, and includes an NPN transistor 521 connected in series with PNP transistor 522. The base electrodes of transistors 521 and 522 are common and are coupled to the collector electrode of transistor 523.

【0053】同様に、スイッチング回路511は、駆動
回路514と反転回路515を有する。駆動回路514
は、プッシュプルフォロア増幅器であり、PNPトラン
ジスタ526に直列結合されたNPNトランジスタ52
5を含む。トランジスタ525および526のベース電
極は、共通にされ、トランジスタ527のコレクタ電極
に結合されている。
Similarly, the switching circuit 511 has a drive circuit 514 and an inversion circuit 515. Drive circuit 514
Is a push-pull follower amplifier, and an NPN transistor 52 connected in series with a PNP transistor 526.
5 is included. The base electrodes of transistors 525 and 526 are common and are coupled to the collector electrode of transistor 527.

【0054】駆動回路512および514は、+12V
と−12V電圧供給源に結合される。駆動回路512お
よび514は、それぞれ、互いに反対の電圧に振れる矩
形波を有する一組のリング信号530および531を発
生させる。
Drive circuits 512 and 514 are set to + 12V
And a -12V voltage supply. Drive circuits 512 and 514 respectively generate a set of ring signals 530 and 531 having rectangular waves swinging to opposite voltages.

【0055】動作において、非反転回路513は、トラ
ンジスタ524および523を使用して、受信した周波
数信号FREQ532を調整する。非反転回路513の
出力は、駆動回路512に結合される。
In operation, non-inverting circuit 513 uses transistors 524 and 523 to adjust received frequency signal FREQ 532. The output of non-inverting circuit 513 is coupled to drive circuit 512.

【0056】FREQ532が“1”または“hig
h”のとき(信号がトランジスタ524をターンオンさ
せるのに必要とする閾値電圧以上の電圧を有すると
き)、トランジスタ524は導通するとともに、トラン
ジスタ523も導通するようにトランジスタ523をタ
ーンオンさせる。
When FREQ 532 is “1” or “hig”
At time h "(when the signal has a voltage greater than or equal to the threshold voltage required to turn on transistor 524), transistor 524 conducts and transistor 523 is turned on so that transistor 523 also conducts.

【0057】逆に、FREQ532が“0”または“l
ow”のとき、トランジスタ524とトランジスタ52
3はオフになり、導通しない。トランジスタ523の出
力は、トランジスタの対521と522を駆動し、同相
のFREQ532を発生させる。
On the contrary, if FREQ 532 is “0” or “l”
ow ", the transistors 524 and 52
3 turns off and does not conduct. The output of transistor 523 drives transistor pair 521 and 522 to generate in-phase FREQ 532.

【0058】すなわち、FREQ532が“high”
ならば、非反転回路513の出力は“high”にな
り、そして、駆動回路512の出力もまた“high”
になる。逆に、FREQ532が“low”ならば、非
反転回路513の出力は“low”になり、そして、駆
動回路512の出力もまた“low”になる。
That is, FREQ 532 is "high"
Then, the output of the non-inverting circuit 513 becomes “high”, and the output of the driving circuit 512 also becomes “high”.
become. Conversely, if FREQ 532 is "low", the output of non-inverting circuit 513 will be "low" and the output of drive circuit 512 will also be "low".

【0059】同様に、スイッチング回路511は、受信
された入力信号(FREQ532)を反転し、増幅す
る。反転回路515は、トランジスタ527,528,
529を使用してFREQ532を反転して駆動回路5
14に結合する。反転回路515は、非反転回路513
の前段に反転用のトランジスタ529を付加したもので
ある。
Similarly, the switching circuit 511 inverts and amplifies the received input signal (FREQ 532). The inverting circuit 515 includes transistors 527, 528,
529 is used to invert FREQ 532 and drive circuit 5
To 14 The inverting circuit 515 includes a non-inverting circuit 513.
, A transistor 529 for inversion is added to the preceding stage.

【0060】動作において、もし、FREQ532が
“low”ならば、反転回路515の出力は“hig
h”になり、そして、駆動回路514の出力もまた“h
igh”になる。逆に、FREQ532が“high”
ならば、反転回路515の出力は“low”になり、そ
して、駆動回路514の出力もまた“low”になる。
In operation, if FREQ 532 is "low", the output of inverting circuit 515 will be "high".
h ”, and the output of the driving circuit 514 also becomes“ h ”.
FREQ 532 becomes “high”
If so, the output of inverting circuit 515 goes "low" and the output of drive circuit 514 also goes "low".

【0061】動作において、ユーザがG3ファックス1
01を使用して送信するとき、G3ファックス101は
“オンフック”状態から“オフフック”状態に切り替わ
る。状態のこの変化に応じて、オフフック検知回路30
1は、G3ファックス100が“オフフック”であるこ
とを検知し、オフフック状態であることを、論理信号P
HNOH/329を使用してファックスチップセット2
01に通知する。
In operation, the user has a G3 fax 1
When transmitting using 01, the G3 fax 101 switches from an "on-hook" state to an "off-hook" state. In response to this change in state, the off-hook detection circuit 30
1 detects that the G3 fax 100 is "off-hook" and indicates that the G3 fax 100 is in an off-hook state by a logic signal P
Fax chipset 2 using HNOH / 329
Notify 01.

【0062】論理信号PHNOH/329により“オフ
フック”表示であることを受信したファックスチップセ
ット201に応じて、CPU(コントローラ)220は
DAA200を構成し、ファックスチップセット201
にデータ受信および再送信の指令を送る。
The CPU (controller) 220 configures the DAA 200 in response to the fax chip set 201 receiving the “off-hook” indication by the logic signal PHNOH / 329, and the fax chip set 201
To receive and retransmit data.

【0063】しかしながら、もし、G3ファックス10
1が“オンフック”状態にあり、SFXADP100が
外部の送信を受信するならば、SFXADP100は、
送信されてくるデータを受信する状態にG3ファックス
101をおくために、G3ファックス101を“wak
e−up”しなければならない。
However, if the G3 fax 10
If 1 is in the “on-hook” state and SFXADP 100 receives an external transmission, SFXADP 100
To place the G3 fax 101 in a state of receiving the transmitted data, the G3 fax 101 is set to “wak”.
e-up ".

【0064】SFXADPは、G3ファックス101を
“wake−up”させるために、リング信号を発生さ
せる。リングジェネレーション“wake−up”信号
を受信すると、G3ファックス101はオンフック状態
からオフフック状態に変わる。
SFXADP generates a ring signal to make the G3 fax 101 “wake-up”. Upon receiving the ring generation “wake-up” signal, the G3 fax 101 changes from the on-hook state to the off-hook state.

【0065】オフフック検知回路301は、G3ファッ
クス101が“オフフック”状態にあることを検知する
と、論理信号PHNOH/329により“オフフック”
状態であることをファックス通信回路201に通知す
る。論理信号PHNOH/329により“オフフック”
状態であることを通知されたファックスチップセット2
201に応じて、CPU(コントローラ)220は、受
信した外部送信をリフォーマットし、リフォーマットさ
れたデータをG3ファックス101に結合するために、
DAA200を構成する。
When the off-hook detecting circuit 301 detects that the G3 fax 101 is in the "off-hook" state, it outputs the "off-hook" signal by the logic signal PHNOH / 329.
The fax communication circuit 201 is notified of the status. "Off hook" by logic signal PHNOH / 329
Fax chipset 2 notified of status
In response to 201, the CPU (controller) 220 reformats the received external transmission and combines the reformatted data with the G3 fax 101,
The DAA 200 is configured.

【0066】[0066]

【発明の効果】本発明によれば、動作構成の柔軟性を増
した低コストで軽量でコンパクトなセキュアファックス
アダプタにおけるDAA装置を提供できる。
According to the present invention, it is possible to provide a DAA device in a low-cost, light-weight, and compact secure fax adapter with increased flexibility in operation configuration.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明におけるG3ファックスとSTUを結合
するセキュアファックスアダプタのブロック図である。
FIG. 1 is a block diagram of a secure fax adapter that couples a G3 fax and an STU according to the present invention.

【図2】本発明におけるセキュアファックスアダプタの
ブロック図である。
FIG. 2 is a block diagram of a secure fax adapter according to the present invention.

【図3】本発明における拡大されたDAAのブロック図
である。
FIG. 3 is a block diagram of an enlarged DAA according to the present invention.

【図4】本発明における拡大されたDAAの概要図であ
る。
FIG. 4 is a schematic diagram of an enlarged DAA in the present invention.

【図5】本発明におけるリレー回路の概要図である。FIG. 5 is a schematic diagram of a relay circuit according to the present invention.

【図6】本発明におけるリングジェネレーション回路の
概要図である。
FIG. 6 is a schematic diagram of a ring generation circuit according to the present invention.

【符号の説明】[Explanation of symbols]

100:セキュアファックスアダプタ(SFXAD
P)、 101:G3ファックス、 102:STU(Secured Telephone Unit)、 103:パーソナルコンピュータ(PC/AT)、 104:電源モジュール、 105:PSTN(電話加入者回線)ポート、 106:専用回線、 110,111,112,113,114,115:外
部装置ポート110、 200:DAA(Data Access Arrangement)、 201:ファックスチップセット(ファックス通信回
路)、 202:ファックススイッチセットインタフェースポー
ト、 203:データバス、 204:消去/プログラム可能なロジック装置(EPL
D)、 205,206:シリアル通信コントローラ(SC
C)、 207,210:トランシーバ、 212:LCD(液晶表示装置)、 213:モードスイッチ、 214:発振器、 215:ラッチ、 216:EPROM、 217:SRAM、 218:内部アドレスバス、 219:アドレスバス、 220:CPU(コントローラ)、 221,222,223:外部装置ポート、 301:オフフック検知回路、 302:リレー回路、 303:リング検知回路、 304:PSTNラインインタフェース、 305:リングジェネレーション回路、 310,311,312,313:トランジスタ、 314,328,330,332:ツェナーダイオー
ド、 315,316,317,318,320,321,3
22:抵抗、 323:キャパシタ、 324,325:入力電圧ノード、 326,327:検知ノード、 329:論理信号(PHNOH/)、 331:ダイオード、 333:オプトアイソレータ、 340,341:電流制限回路、 342:検知回路、 401,402,403,404,405:リレー、 407:スプリット変圧器、 510,511:スイッチング回路、 512,514:駆動回路、 513:非反転回路、 515:反転回路、 521,522,523,524,525,526,5
27,528,529:トランジスタ、 530,531:矩形波リング信号、 532:入力信号FREQ。
100: Secure fax adapter (SFXAD)
P), 101: G3 fax, 102: STU (Secured Telephone Unit), 103: personal computer (PC / AT), 104: power supply module, 105: PSTN (telephone subscriber line) port, 106: dedicated line, 110, 111, 112, 113, 114, 115: external device port 110, 200: DAA (Data Access Arrangement), 201: fax chip set (fax communication circuit), 202: fax switch set interface port, 203: data bus, 204: Erasable / Programmable Logic Device (EPL
D), 205, 206: Serial communication controller (SC)
C), 207, 210: transceiver, 212: LCD (liquid crystal display), 213: mode switch, 214: oscillator, 215: latch, 216: EPROM, 217: SRAM, 218: internal address bus, 219: address bus, 220: CPU (controller), 221, 222, 223: external device port, 301: off-hook detection circuit, 302: relay circuit, 303: ring detection circuit, 304: PSTN line interface, 305: ring generation circuit, 310, 311 312, 313: transistor, 314, 328, 330, 332: Zener diode, 315, 316, 317, 318, 320, 321, 3
22: resistor, 323: capacitor, 324, 325: input voltage node, 326, 327: detection node, 329: logic signal (PHNOH /), 331: diode, 333: opto-isolator, 340, 341: current limiting circuit, 342 : Detection circuit, 401, 402, 403, 404, 405: relay, 407: split transformer, 510, 511: switching circuit, 512, 514: drive circuit, 513: non-inverting circuit, 515: inverting circuit, 521, 522 , 523, 524, 525, 526, 5
27, 528, 529: transistors; 530, 531: rectangular wave ring signal; 532: input signal FREQ.

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 ファックス通信回路(ファックスチップ
セット201)と、コントローラ(CPU220)と、
複数の外部装置ポートとを有するファックスアダプタの
ためのデータアクセスアレンジメント(DAA)装置
(200)であって、 該DAA装置(200)は、 ファックス通信回路(201)へ結合される入力とコン
トローラ(220)へ結合される出力を持つオフフック
検知回路(301)と、 ファックス通信回路(201)に結合される入力および
出力を有するリング検知回路(303)と、 コントローラ(CPU220)に結合される入力と、リ
ング検知回路(303)に結合される出力を有するリン
グジェネレーション回路(305)と、 コントローラ(220)に結合される複数の制御入力
と、外部装置ポートに結合される第1の複数のインタフ
ェースポートと、ファックス通信回路に結合される第2
の複数のインタフェースポートと、オフフック検知回路
(301)に結合される1つのインタフェースポート
と、リングジェネレーション回路に結合される1つのイ
ンタフェースポートとを有し、前記複数の制御入力に応
じて複数の動作状態をとるリレー回路(302)と、か
ら構成されることを特徴とするDAA装置(200)。
1. A fax communication circuit (fax chip set 201), a controller (CPU 220),
A data access arrangement (DAA) device (200) for a fax adapter having a plurality of external device ports, the DAA device (200) comprising an input coupled to a fax communication circuit (201) and a controller (220). An off-hook detection circuit (301) having an output coupled to a fax communication circuit (201); a ring detection circuit (303) having an input and an output coupled to a fax communication circuit (201); and an input coupled to a controller (CPU 220). A ring generation circuit having an output coupled to the ring sensing circuit; a plurality of control inputs coupled to the controller; a first plurality of interface ports coupled to the external device port; , A second coupled to a fax communication circuit
A plurality of interface ports, one interface port coupled to the off-hook detection circuit (301), and one interface port coupled to the ring generation circuit, and a plurality of operations in response to the plurality of control inputs. A DAA device (200), comprising: a relay circuit (302) for taking a state.
【請求項2】 請求項1記載のDAA装置(200)に
おいて、 前記インタフェースポートは、ファックスポート(22
3)と、セキュアドテレフォンユニット(STU)ポー
ト(222)を含んでおり、 前記リレー回路(302)は、第1〜第4のリレー回路
からなり、 第1のリレー(401)は、ファックス通信回路(20
1)に結合される第1のポートと、オフフック検知回路
(301)に結合され、前記複数の制御入力のうちの少
なくとも一つに応じて前記ファックス通信回路(20
1)を前記オフフック検知回路(301)に選択的に結
合するための第2のポートとを含み、 第2のリレー(405)は、第1のポート,第2のポー
ト,およびリングジェネレーション回路(305)に結
合される第3のポートを有し、前記複数の制御入力の少
なくとも一つに応じて、前記第1のポートを、第2のポ
ートとリングジェネレーション回路(305)のいずれ
かに選択的に結合するものであり、 第3のリレー(404)は、ファックスポート(22
3)に結合される第1のポートと、前記第2のリレー
(405)の前記第1のポートに結合される第2のポー
トと、第3のポートと、前記複数の制御入力の少なくと
も一つに応じてリングジェネレーション回路(305)
をファックスポート(223)に選択的に結合するもの
であり、 第4のリレー(403)は、第1のポートと,前記第3
のリレー(404)の第3のポートに結合される第2の
ポートと、STUポート(222)に結合される第3の
ポートを有するものであり、 第5のリレー(402)は、ファックス通信回路に結合
される第1のポートと、前記第2のリレー(405)の
第2のポートに結合される第2のポートと、前記第4の
リレー(403)の第1のポートに結合される第3のポ
ートを有し、前記複数の制御入力の少なくとも一つに応
じて、ファックス通信回路をSTUポート(222)に
選択的に結合し、ファックス通信回路をファックスポー
トに選択的に結合するものであることを特徴とするDA
A装置。
2. The DAA device (200) according to claim 1, wherein the interface port is a fax port (22).
3) and a secure telephone unit (STU) port (222), wherein the relay circuit (302) is comprised of first to fourth relay circuits, and the first relay (401) is a fax communication circuit. (20
A first port coupled to the fax communication circuit (301) coupled to an off-hook detection circuit (301) and responsive to at least one of the plurality of control inputs;
And a second port for selectively coupling 1) to the off-hook detection circuit (301). The second relay (405) includes a first port, a second port, and a ring generation circuit (301). 305) coupled to at least one of the plurality of control inputs, wherein the first port is selected as one of a second port and a ring generation circuit (305). The third relay (404) has a fax port (22).
3), a second port coupled to the first port of the second relay (405), a third port, and at least one of the plurality of control inputs. Ring generation circuit (305) according to one
To a fax port (223), and a fourth relay (403) is connected to the first port and the third port.
A second port coupled to a third port of the first relay (404) and a third port coupled to the STU port (222); and a fifth relay (402) for fax communication. A first port coupled to a circuit, a second port coupled to a second port of the second relay (405), and a first port coupled to a fourth port of the fourth relay (403). A third port for selectively coupling a fax communication circuit to the STU port (222) and selectively coupling the fax communication circuit to the fax port in response to at least one of the plurality of control inputs. DA
A device.
【請求項3】 請求項2記載のDAA装置において、 前記インタフェースポートは、さらに、第4のリレー
(403)の第1のポートに結合されるPSTNライン
ポートを有することを特徴とするDAA装置。
3. The DAA device according to claim 2, wherein said interface port further comprises a PSTN line port coupled to a first port of a fourth relay (403).
【請求項4】 請求項2記載のDAA装置において、 前記オフフック検知回路は、電流制限回路であることを
特徴とするDAA装置。
4. The DAA device according to claim 2, wherein said off-hook detection circuit is a current limiting circuit.
【請求項5】 請求項4記載のDAA装置において、 前記電流制限回路を含むオフフック検知回路は、 第1および第2の検知ノードと、 コレクタ電極,エミッタ電極,ベース電極を有し、該コ
レクタ電極は第1の検知ノードに結合され、前記エミッ
タ電極は第1の抵抗を介して第1の電圧端子に結合さ
れ、前記ベース電極は第1のダイオードを介して前記第
1の電圧端子に結合される第1の電流制限トランジスタ
と、 コレクタ電極,エミッタ電極,ベース電極を有し、該コ
レクタ電極は前記第2の検知ノードに結合され、前記エ
ミッタ電極は第2の抵抗を介して第2の電圧端子に結合
され、前記ベース電極は第2のダイオードを介して前記
第2の電圧端子に結合される第2の電流制限トランジス
タと、 前記第1のトランジスタのエミッタに結合される第1の
入力と、前記検知ノードがオフフック状態であることを
示す第1の論理状態と、前記検知ノードがオンフック状
態であることを示す第2の論理状態を有する出力をもつ
検知回路からなることを特徴とするDAA装置。
5. The DAA device according to claim 4, wherein the off-hook detection circuit including the current limiting circuit has first and second detection nodes, and a collector electrode, an emitter electrode, and a base electrode. Is coupled to a first sensing node, the emitter electrode is coupled to a first voltage terminal via a first resistor, and the base electrode is coupled to the first voltage terminal via a first diode. A first current limiting transistor, a collector electrode, an emitter electrode, and a base electrode, the collector electrode being coupled to the second sensing node, and the emitter electrode being connected to a second voltage through a second resistor. A second current limiting transistor coupled to the terminal, the base electrode being coupled to the second voltage terminal via a second diode; and an emitter of the first transistor. A sensing circuit having a first input combined, a first logic state indicating that the sensing node is off-hook, and an output having a second logic state indicating that the sensing node is on-hook. A DAA device comprising:
【請求項6】 請求項2記載のDAA装置において、 前記リングジェネレーション回路は、矩形波発生回路を
有することを特徴とするDAA装置。
6. The DAA device according to claim 2, wherein the ring generation circuit has a rectangular wave generation circuit.
【請求項7】 請求項6記載のDAA装置において、 前記矩形波発生回路は、 矩形波を受信するためにコントローラに結合される入力
ノードと、 該入力ノードに結合され、受信される矩形波を調整する
ための非反転信号状態回路と増幅され調整された矩形波
を発生するための非反転信号状態回路に結合された増幅
器とからなる第1のスイッチング回路と、 前記入力ノードに結合され、受信された矩形波を反転し
調整するための反転信号状態回路と、増幅され反転され
た矩形波を発生するための反転信号状態回路に結合され
る増幅器とからなる第2のスイッチング回路から構成さ
れることを特徴とするDAA装置。
7. The DAA device according to claim 6, wherein said square wave generating circuit comprises: an input node coupled to a controller for receiving a square wave; A first switching circuit comprising a non-inverting signal state circuit for adjusting and an amplifier coupled to the non-inverting signal state circuit for generating an amplified and adjusted square wave; A second switching circuit comprising an inverted signal state circuit for inverting and adjusting the amplified square wave and an amplifier coupled to the inverted signal state circuit for generating an amplified and inverted square wave. A DAA device, characterized in that:
【請求項8】 送信データを、オフフック状態とオンフ
ック状態を有するファックスへ結合するためのファック
ス結合方法であって、 矩形波ファックスウェイクアップ(wake−up)信
号を生成するステップと、 前記矩形波ファックスウェイクアップ信号を前記ファッ
クスに結合した後、オフフック状態を検知するために前
記ファックスを監視するステップと、 オフフック状態の検知に対応して送信データをファック
スに結合するステップを有するファックス結合方法。
8. A fax combining method for combining transmission data with a fax having an off-hook state and an on-hook state, the method comprising: generating a square wave fax wake-up signal; After combining a wake-up signal with the fax, monitoring the fax for an off-hook condition, and combining the transmission data with the fax in response to the detection of the off-hook condition.
【請求項9】 請求項8記載のファックス結合方法にお
いて、前記オフフック状態を検知するためにファックス
を監視するステップは、 第1および第2のファックス検知ノードを介して電源を
結合するステップと、 電流を前記ファックスに供給するステップと、 前記ファックスに供給された電流を制限するステップ
と、 前記第1および第2のファックス検知ノードにおける第
1および第2の電源レベルに対応して状態信号を生成す
るステップとからなることを特徴とするファックス結合
方法。
9. The method of claim 8, wherein the step of monitoring the fax to detect the off-hook condition comprises: coupling a power supply via first and second fax detection nodes. To the fax; limiting the current supplied to the fax; generating a status signal corresponding to the first and second power levels at the first and second fax sensing nodes. And a fax combining method.
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