JPH11250699A - Non-volatile semiconductor memory and high voltage circuit - Google Patents
Non-volatile semiconductor memory and high voltage circuitInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、高電圧印加に起因
した電荷蓄積動作を行うことによりメモリセルにデータ
を書込消去できる不揮発性半導体メモリに関し、より詳
しくは、その初期不良等を見い出すための高電圧テスト
の実施や、高電圧テストパルスを生成する回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory capable of writing and erasing data in a memory cell by performing a charge storage operation caused by application of a high voltage, and more particularly, to finding an initial failure thereof. And a circuit for generating a high-voltage test pulse.
【0002】[0002]
【従来の技術】従来、電気的にデータを書込消去できる
不揮発性半導体メモリ(EEPROM)には、トンネル
酸化膜のフローティングゲートを使って、電子を注入放
出する型のものがある。この他にも、窒化膜と酸化膜を
積層させたゲート絶縁膜を使って、窒化膜を使って電子
を注入放出させるMNOS型がある。又、メモリセルの
メモリトランジスタすべてに共通に消去ゲートを配線
し、電気的に全ビットを一括消去するフラッシュメモリ
もある。2. Description of the Related Art Conventionally, there is a nonvolatile semiconductor memory (EEPROM) in which data can be electrically written and erased, in which electrons are injected / emitted using a floating gate of a tunnel oxide film. In addition, there is an MNOS type in which electrons are injected and released using a nitride film using a gate insulating film in which a nitride film and an oxide film are stacked. There is also a flash memory in which an erase gate is wired in common to all the memory transistors of a memory cell and all bits are electrically erased collectively.
【0003】これらのメモリの書込消去には所定の端子
に約20v程度の高電圧を印加する必要がある。この電
圧値は、DRAMの場合と比較すると4倍程度である
が、ゲート酸化膜等はトンネル効果を生じさせるために
相当薄くなっており、データの書込・消去時には、絶縁
破壊強度の半分程度の高電界強度がメモリトランジスタ
にかかる。従って、集積回路の高電圧印加部位は特に断
線等の故障を生じやすいので、初期故障をスクリーニン
グする必要がある。To write and erase these memories, it is necessary to apply a high voltage of about 20 V to predetermined terminals. This voltage value is about four times as large as that of a DRAM, but the gate oxide film and the like are considerably thin to cause a tunnel effect, and at the time of data writing / erasing, about half of the dielectric breakdown strength. Is applied to the memory transistor. Therefore, since a high voltage applied portion of the integrated circuit is particularly susceptible to a failure such as a disconnection, it is necessary to screen for an initial failure.
【0004】そこで、従来は、EEPROMを高電圧テ
ストする時は、データ書込消去命令を多数回繰り返して
実行していた。Therefore, conventionally, when a high voltage test is performed on an EEPROM, a data write / erase command is repeatedly executed many times.
【0005】[0005]
【発明が解決しようとする課題】しかし、上記の従来の
技術によって高電圧テストを行うためには、データ書込
消去命令を実行する度に、スタート指令、操作指令、デ
ータ送出等を行ってから、書込消去を行うプログラム時
間分だけ高電圧をメモリセルの所定の端子に印加しなけ
ればならない。従って、プログラム時間が、たとえばバ
イト当たり5msecであっても、スタート指令等に要
する時間を含めると1回の書込消去には10msec程
度必要となり、データ書込消去を100回繰り返すとす
れば、所要時間が1000msecにもなるが、メモリ
セルに高電圧が印加されている時間は500msecに
過ぎず、時間のロスが大きかった。However, in order to perform a high-voltage test according to the above-described conventional technique, a start command, an operation command, data transmission, etc. are performed every time a data write / erase command is executed. In addition, a high voltage must be applied to a predetermined terminal of the memory cell for a programming time for performing writing and erasing. Therefore, even if the program time is, for example, 5 msec per byte, it takes about 10 msec for one write / erase including the time required for a start command and the like. Although the time was as long as 1000 msec, the time during which the high voltage was applied to the memory cell was only 500 msec, and the time loss was large.
【0006】又、5msecという短時間の高電圧パル
スを100回印加して累積印加時間が500msecと
なったとしても、500msec持続する長時間の高電
圧印加に比べれば、メモリセルに与えるストレスは小さ
いため、不揮発性半導体メモリの初期故障をスクリーニ
ングするには、余分に時間がかかったり、別途工夫が必
要だった。Even if a high voltage pulse having a short duration of 5 msec is applied 100 times and the cumulative application time is 500 msec, the stress applied to the memory cell is small as compared with a long-time high voltage application lasting 500 msec. Therefore, it takes extra time to screen for an initial failure of the nonvolatile semiconductor memory, or a special device is required.
【0007】そこで、本発明は、不揮発性半導体メモリ
の初期故障をスクリーニングする等のための高電圧テス
トにおいて、多数のメモリセルのアドレスを一括指定し
た上で、高電圧を長時間印加したままにしてメモリセル
に大きなストレスを与えて初期不良等を確実に発見する
とともに、従来より短時間で高電圧テストを終了するこ
とができる不揮発性半導体メモリを提供することを課題
としている。Accordingly, the present invention provides a high voltage test for screening an initial failure of a non-volatile semiconductor memory, etc., in which addresses of a large number of memory cells are collectively specified and a high voltage is applied for a long time. It is an object of the present invention to provide a nonvolatile semiconductor memory that can apply a large stress to a memory cell to reliably find an initial failure or the like and can complete a high-voltage test in a shorter time than in the past.
【0008】又、本発明は、同一の回路で、データ書込
・消去用高電圧パルスと、それより印加時間の長いテス
ト用高電圧パルスとを供給することができる不揮発性半
導体メモリの高電圧回路を提供することを課題としてい
る。Further, the present invention provides a high voltage of a nonvolatile semiconductor memory which can supply a high voltage pulse for data writing / erasing and a high voltage pulse for testing having a longer application time with the same circuit. It is an object to provide a circuit.
【0009】[0009]
【課題を解決するための手段】上記の課題を解決するた
め請求項1の発明の不揮発性半導体メモリは、高電圧印
加に起因した電荷蓄積動作を行うことによりメモリセル
にデータを書込消去できる不揮発性半導体メモリであっ
て、データの書込又は消去期間より長く持続する期間
に、前記不揮発性半導体メモリの所定箇所に高電圧を印
加するストレステストモードが設定可能に構成されてい
る。According to a first aspect of the present invention, there is provided a nonvolatile semiconductor memory capable of writing and erasing data in a memory cell by performing a charge accumulation operation caused by application of a high voltage. In a nonvolatile semiconductor memory, a stress test mode in which a high voltage is applied to a predetermined portion of the nonvolatile semiconductor memory during a period longer than a data writing or erasing period can be set.
【0010】この請求項1の発明により、多数のアドレ
スを指定した上で、消去のみ、消去後書込等の所望の態
様で、所望の時間持続する高電圧パルスを前記不揮発性
半導体メモリの所定箇所に印加する。According to the first aspect of the present invention, after specifying a large number of addresses, a high-voltage pulse that lasts for a desired time in a desired mode such as erasing only or writing after erasing is applied to the nonvolatile semiconductor memory in a predetermined manner. Apply to the location.
【0011】又、請求項2の発明の不揮発性半導体メモ
リの高電圧回路は、高電圧印加に起因した電荷蓄積動作
を行うことによりメモリセルに情報を書込消去できる不
揮発性半導体メモリの高電圧回路であって、高電圧を発
生する高電圧発生回路と、前記高電圧を充放電する充放
電回路と、前記充放電回路に充放電される電圧が所定の
レベルになったことを検知してレベル検知信号を出力す
るレベル検知回路と、前記レベル検出信号に基づいて、
前記充放電回路の充放電動作を制御するための充放電制
御信号を生成する充放電制御信号発生回路と、前記充放
電制御信号によって前記高電圧をスイッチングする高電
圧スイッチング回路とを備え、前記高電圧スイッチング
回路は、データの書込消去のための高電圧パルスを生成
するとともに、データの書込又は消去期間より長い期間
持続する書込及び又は消去の高電圧テストのための高電
圧パルスを生成するようにしている。According to a second aspect of the present invention, there is provided a high-voltage circuit for a nonvolatile semiconductor memory which can write and erase information in a memory cell by performing a charge storage operation caused by application of a high voltage. A circuit, a high voltage generating circuit for generating a high voltage, a charging / discharging circuit for charging / discharging the high voltage, and detecting that a voltage charged / discharged to the charging / discharging circuit has reached a predetermined level. A level detection circuit that outputs a level detection signal, and based on the level detection signal,
A charge / discharge control signal generating circuit for generating a charge / discharge control signal for controlling a charge / discharge operation of the charge / discharge circuit; and a high voltage switching circuit for switching the high voltage by the charge / discharge control signal, The voltage switching circuit generates a high voltage pulse for writing and erasing data and generates a high voltage pulse for a high voltage test of writing and / or erasing that lasts longer than the data writing or erasing period. I am trying to do it.
【0012】この請求項2の発明により、コンデンサの
充放電を利用して、データ書込消去のための高電圧パル
スのみならず、持続時間の長い高電圧テスト用高電圧パ
ルスも生成する。According to the present invention, not only a high voltage pulse for writing / erasing data but also a high voltage pulse for a high voltage test having a long duration is generated by utilizing charge / discharge of a capacitor.
【0013】[0013]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。まず、図1は本発明の実施の形
態に係る不揮発性半導体メモリの構成図である。本発明
の不揮発性半導体メモリは、メモリセルに書き込むデー
タをデコードするデータデコーダ80と、書込消去時に
は高電圧で動作し読み出し時には低電圧で動作するレベ
ルシフタ90と、セレクタトランジスタとメモリトラン
ジスタを含むメモリセルを2次元配列したメモリセルア
レイ100と、メモリセルアレイ100中のアドレスを
指定するカラムデコーダ110及びロウデコーダ120
と、メモリセルアレイ100中のメモリトランジスタの
ゲートに高電圧を印加するためのメモリトランジスタゲ
ート電圧印加部130と、メモリセルアレイ100中の
メモリトランジスタのソースに電圧を供給するためのメ
モリトランジスタソース電圧印加部140と、高電圧回
路1と、各ブロックを制御する制御回路2とを含んで構
成されている。Embodiments of the present invention will be described below with reference to the drawings. First, FIG. 1 is a configuration diagram of a nonvolatile semiconductor memory according to an embodiment of the present invention. The nonvolatile semiconductor memory of the present invention includes a data decoder 80 for decoding data to be written to a memory cell, a level shifter 90 that operates at a high voltage during writing and erasing and operates at a low voltage during reading, and a memory including a selector transistor and a memory transistor. A memory cell array 100 in which cells are two-dimensionally arranged, and a column decoder 110 and a row decoder 120 for specifying an address in the memory cell array 100
A memory transistor gate voltage applying unit 130 for applying a high voltage to a gate of a memory transistor in the memory cell array 100; and a memory transistor source voltage applying unit for supplying a voltage to a source of a memory transistor in the memory cell array 100 140, a high-voltage circuit 1, and a control circuit 2 for controlling each block.
【0014】高電圧回路1は、一定の高電圧Vpprを
発生させる高電圧発生回路10と、その高電圧Vppr
をスイッチングして書込消去のための高電圧パルスVp
piを生成するタイマー回路20と、タイマー回路20
が出力する充放電波形TCを入力し充放電電圧の所定の
ローレベルを検出してローレベル検出信号を出力するロ
ーレベル検出回路30と、同じく充放電波形TCを入力
し充放電電圧の所定のハイレベルを検出してハイレベル
検出信号を出力するハイレベル検出回路40と、ハイレ
ベル検出信号TCHTBと消去後書込信号REWRと制
御回路2から入力される外部信号EXT1(書込信号W
Eの反転信号WEBと、チップセレクト信号CSの反転
信号CSBと、消去テストモード信号ERSTRNと、
からなる)とを入力して充放電制御信号CH及びその反
転信号CHBを出力する充放電制御信号発生回路50
と、ローレベル検出信号TCSと充放電制御信号CHと
制御回路2から入力される外部信号EXT2(消去信号
ERの反転信号ERB)とを入力して消去後に書込を行
うことを指示する消去後書込信号REWRIを出力する
消去後書込信号発生回路60と、消去後書込信号REW
RIと制御回路2から入力される外部信号EXT3(消
去信号ERと、書込テストモード信号WRSTRNと、
チップセレクト信号CSの反転信号CSBと、からな
る)とを入力して消去後書込制御信号REWRを出力す
るラッチ回路70と、を含んで構成されている。The high voltage circuit 1 includes a high voltage generation circuit 10 for generating a constant high voltage Vppr, and a high voltage Vppr.
To switch the high voltage pulse Vp for writing and erasing.
a timer circuit 20 for generating pi, and a timer circuit 20
And a low-level detection circuit 30 that receives a charge / discharge waveform TC, detects a predetermined low level of the charge / discharge voltage, and outputs a low-level detection signal, and also receives a charge / discharge waveform TC and receives a predetermined charge / discharge voltage. A high level detection circuit 40 for detecting a high level and outputting a high level detection signal; a high level detection signal TCHTB, a post-erase write signal REWR, and an external signal EXT1 (write signal W) input from the control circuit 2
An inverted signal WEB of E, an inverted signal CSB of the chip select signal CS, an erase test mode signal ERSTRN,
And outputs a charge / discharge control signal CH and its inverted signal CHB.
And a low level detection signal TCS, a charge / discharge control signal CH, and an external signal EXT2 (an inverted signal ERB of the erase signal ER) input from the control circuit 2 to instruct that writing be performed after erasing. A post-erase write signal generation circuit 60 for outputting a write signal REWRI, and a post-erase write signal REW
An external signal EXT3 (erase signal ER, write test mode signal WRSTRN,
And a latch circuit 70 that receives the inverted signal CSB of the chip select signal CS and outputs a post-erase write control signal REWR.
【0015】尚、ここで、データの消去および書込を指
示するプログラム信号WE、データの消去を指示する消
去信号ER、不揮発性半導メモリをアクティブにするチ
ップセレクト信号CS、書込テストを指示する書込テス
トモード信号WRSTRN、消去テストを指示する消去
テストモード信号ERSTRNのこれら5種類の信号
は、不揮発性半導体メモリの外部から入力されるかもし
くは内部の制御回路2からテストモード指令信号として
入力され、その入力に基づいて図示しない論理回路によ
りそれぞれ生成される。Here, a program signal WE for instructing data erasing and writing, an erasing signal ER for instructing data erasing, a chip select signal CS for activating the nonvolatile semiconductor memory, and a writing test are instructed. These five types of signals, a write test mode signal WRSTRN to be executed and an erase test mode signal ERSTRN instructing an erase test, are input from outside the nonvolatile semiconductor memory or input as test mode command signals from the internal control circuit 2. Then, based on the input, each is generated by a logic circuit (not shown).
【0016】次に、高電圧回路1を構成する各回路につ
いて説明する。まず、図1の高電圧発生回路10は、タ
イマー回路20に高電圧Vpprを供給する回路であ
る。この高電圧発生回路10は、他のすべての回路と同
様、本発明の不揮発性半導体メモリに内蔵されており、
FETのドレインとゲートを20段から30段直列接続
した公知の昇圧回路等を利用することができる。なお、
高電圧発生回路10は、プログラミング信号WEがハイ
の場合に動作するように構成されている。Next, each circuit constituting the high voltage circuit 1 will be described. First, the high voltage generation circuit 10 of FIG. 1 is a circuit that supplies the high voltage Vppr to the timer circuit 20. This high-voltage generation circuit 10 is built in the nonvolatile semiconductor memory of the present invention, like all the other circuits.
A well-known booster circuit or the like in which the drain and the gate of the FET are connected in series from 20 to 30 stages can be used. In addition,
The high voltage generation circuit 10 is configured to operate when the programming signal WE is high.
【0017】更に、図2乃至図5を参照して、高電圧回
路1を構成する回路について説明する。図2は、充放電
回路及び高電圧スイッチング回路を有するタイマー回路
20の回路図である。充放電回路は、時間制御信号TC
を出力する回路で、トランジスタT1、T2,T3、T
4、コンデンサC、及び高電圧スイッチAとから構成さ
れている。一方、高電圧スイッチング回路は、高電圧V
ppiを出力する回路で、トランジスタT5、T6、T
7,T8、高電圧スイッチA、及び高電圧スイッチBと
から構成されている。従って、高電圧スイッチAは充放
電回路と高電圧スイッチング回路に共通する構成要素で
ある。Further, a circuit constituting the high voltage circuit 1 will be described with reference to FIGS. FIG. 2 is a circuit diagram of the timer circuit 20 having a charge / discharge circuit and a high-voltage switching circuit. The charging / discharging circuit uses the time control signal TC
And a circuit for outputting transistors T1, T2, T3, T3
4, a capacitor C and a high voltage switch A. On the other hand, the high voltage switching circuit
A circuit that outputs ppi, transistors T5, T6, T
7, T8, a high-voltage switch A, and a high-voltage switch B. Therefore, the high voltage switch A is a component common to the charge / discharge circuit and the high voltage switching circuit.
【0018】図2を参照して、充放電回路の動作を説明
する。まず、図中コンデンサCは、充電されておらず、
時間制御信号TCは略グランド電位となっている。充放
電制御信号CHがハイの時高電圧スイッチAが導通して
高耐圧トランジスタT4のゲートに高電圧Vpprがか
かる。従って、高耐圧トランジスタT4がONし、コン
デンサCの充電が開始される。このときの充電時定数は
コンデンサCの容量値とON状態のトランジスタT3の
抵抗値との積である。ここで、トランジスタT3のゲー
トに入力される参照電圧V2はこのトランジスタT3の
抵抗値を決定している。尚、充放電制御信号CHがハイ
の時は、その反転信号CHBはローであるから、トラン
ジスタT5は、OFFしており、トランジスタT5は充
電には何ら関与していない。Referring to FIG. 2, the operation of the charging / discharging circuit will be described. First, the capacitor C in the figure is not charged,
The time control signal TC has a substantially ground potential. When the charge / discharge control signal CH is high, the high voltage switch A is turned on, and the high voltage Vppr is applied to the gate of the high voltage transistor T4. Therefore, the high voltage transistor T4 is turned on, and charging of the capacitor C is started. The charging time constant at this time is the product of the capacitance value of the capacitor C and the resistance value of the transistor T3 in the ON state. Here, the reference voltage V2 input to the gate of the transistor T3 determines the resistance value of the transistor T3. When the charge / discharge control signal CH is high, the inverted signal CHB is low, so that the transistor T5 is OFF, and the transistor T5 does not participate in charging at all.
【0019】一方、充放電制御信号CHがローの時は高
電圧スイッチAがOFFし、この時、充放電信号CHの
反転信号CHBはハイであるから、トランジスタT5が
ONし、トランジスタT4のゲートは略グランド電位と
なるが、高耐圧トランジスタT4の閾値は0.5(V)
程度であるので、トランジスタT4もOFFして、コン
デンサに高電圧Vpprが供給されなくなる。同時に、
トランジスタT1のゲートに入力された参照電圧V1に
より、トランジスタT1が所定の抵抗値でONの状態と
なっており、又、充放電信号CHの反転信号CHBをゲ
ートに入力されたトランジスタT2がONしているの
で、コンデンサCはトランジスタT1及びT2を通って
放電される。このように充放電回路は、充放電信号CH
とその反転信号CHBがハイ、ローを切り換えることに
より、時間制御信号TCの電圧が上昇、下降される。On the other hand, when the charge / discharge control signal CH is low, the high voltage switch A is turned off. At this time, since the inverted signal CHB of the charge / discharge signal CH is high, the transistor T5 is turned on and the gate of the transistor T4 is turned on. Is substantially at the ground potential, but the threshold value of the high breakdown voltage transistor T4 is 0.5 (V).
Therefore, the transistor T4 is also turned off, and the high voltage Vppr is not supplied to the capacitor. at the same time,
By the reference voltage V1 input to the gate of the transistor T1, the transistor T1 is turned on with a predetermined resistance value, and the transistor T2 input to the gate with the inverted signal CHB of the charge / discharge signal CH is turned on. The capacitor C is discharged through the transistors T1 and T2. As described above, the charge / discharge circuit outputs the charge / discharge signal CH
And the inverted signal CHB switches between high and low, the voltage of the time control signal TC rises and falls.
【0020】次に、同じく図2を参照して高電圧スイッ
チング回路の動作を説明する。この高電圧スイッチング
回路の入力も、充放電制御信号CHとその反転信号CH
Bである。まず、充放電制御信号CHがハイの時は、高
電圧スイッチAがONすることにより、高耐圧トランジ
スタT6がONし、高電圧Vpprよりわずかに低い高
電圧Vppiが出力される。この時、トランジスタT8
をONしてトランジスタT7のゲートを略グランド電位
にしてトランジスタT7がONするのを禁止している。Next, the operation of the high voltage switching circuit will be described with reference to FIG. The input of this high-voltage switching circuit also includes a charge / discharge control signal CH and its inverted signal CH.
B. First, when the charge / discharge control signal CH is high, when the high voltage switch A is turned on, the high voltage transistor T6 is turned on, and the high voltage Vppi slightly lower than the high voltage Vppr is output. At this time, the transistor T8
Is turned on to set the gate of the transistor T7 to substantially the ground potential, thereby prohibiting the transistor T7 from being turned on.
【0021】逆に、充放電制御信号CHがローの時は、
その反転信号CHBの入力により高電圧スイッチBがO
Nして高耐圧トランジスタT7をONさせ、同様に高電
圧Vppiが出力される。尚、この時トランジスタT5
をONしてトランジスタT6のゲートを略グランド電位
にしてトランジスタT6がONするのを禁止している。Conversely, when the charge / discharge control signal CH is low,
The high voltage switch B is turned on by the input of the inverted signal CHB.
N turns on the high breakdown voltage transistor T7, and similarly outputs the high voltage Vppi. At this time, the transistor T5
Is turned on to set the gate of the transistor T6 to a substantially ground potential, thereby prohibiting the transistor T6 from being turned on.
【0022】このようにして、充放電制御信号CHがハ
イであってもその反転信号がハイであっても高電圧Vp
piは出力される。後述するように、充放電制御信号C
Hはその反転信号CHBより遅れて変化するので、充放
電制御信号CHがハイからローに変化するときは、充放
電制御信号CHもその反転信号CHBも共にハイになる
ので高電圧Vppiは出力されつづけ、充放電制御信号
CHがローからハイに変化するときは共にローになるの
で、一旦高電圧Vppiはしや断される。その結果、充
電1回とこれに引き続く放電1回を1周期として、高電
圧パルスVppiが生成される。なお、図2において、
トランジスタT1、T6、T7は、しきい値が略0Vの
MOSトランジスタであり、トランジスタT2、T3、
T5、T8は、しきい値0.8VのNMOSトランジス
タである。Thus, even if the charge / discharge control signal CH is high or its inverted signal is high, the high voltage Vp
pi is output. As described later, the charge / discharge control signal C
Since H changes later than the inverted signal CHB, when the charge / discharge control signal CH changes from high to low, both the charge / discharge control signal CH and its inverted signal CHB become high, so that the high voltage Vppi is output. Subsequently, when the charge / discharge control signal CH changes from low to high, both become low, so that the high voltage Vppi is temporarily cut off. As a result, the high voltage pulse Vppi is generated with one cycle of one charge and one cycle of the subsequent discharge. In FIG. 2,
The transistors T1, T6, and T7 are MOS transistors having a threshold value of approximately 0 V, and the transistors T2, T3,
T5 and T8 are NMOS transistors having a threshold value of 0.8V.
【0023】次に、図1に戻りローレベル検出回路30
について説明する。ローレベル検出回路30は、時間制
御信号TCの一定のローレベルを検出して、ローレベル
検出信号TCSを出力するものである。このようなロー
レベル検知回路30として、たとえばコンパレータ等を
用いることができる。或いは、ローレベルに到達したと
きに、モノステーブルマルチバイブレータから短いパル
を出力しても良い。Next, returning to FIG.
Will be described. The low level detection circuit 30 detects a certain low level of the time control signal TC and outputs a low level detection signal TCS. As such a low-level detection circuit 30, for example, a comparator or the like can be used. Alternatively, when the low level is reached, a short pal may be output from the monostable multivibrator.
【0024】同様に、ハイレベル検出回路40は、時間
制御信号TCの一定のハイレベルを検出して、ハイレベ
ル検出信号TCHTBを出力するものである。このよう
なハイレベル検知回路40として、たとえばコンパレー
タ等を用いることができる。或いは、ローレベルに到達
したときに、モノステーブルマルチバイブレータから短
いパルを出力しても良い。Similarly, the high level detection circuit 40 detects a constant high level of the time control signal TC and outputs a high level detection signal TCHTB. As such a high level detection circuit 40, for example, a comparator or the like can be used. Alternatively, when the low level is reached, a short pal may be output from the monostable multivibrator.
【0025】次に、図3を参照して充放電制御信号発生
回路50について説明する。図3は、充放電制御信号発
生回路50の論理回路図であり、ハイレベル検出信号T
CHTBと消去後書込制御信号REWRと外部信号EX
T1(プログラム信号WEの反転信号WEBと、チップ
セレクト信号CSの反転信号CSBと、消去テストモー
ド信号ERSTRNと、からなる)とを入力し、充放電
制御信号CHとその反転信号CHBとを出力する回路で
ある。Next, the charge / discharge control signal generating circuit 50 will be described with reference to FIG. FIG. 3 is a logic circuit diagram of the charge / discharge control signal generation circuit 50, and the high level detection signal T
CHTB, post-erase write control signal REWR, and external signal EX
T1 (consisting of an inverted signal WEB of the program signal WE, an inverted signal CSB of the chip select signal CS, and an erase test mode signal ERSTRN) is input, and a charge / discharge control signal CH and its inverted signal CHB are output. Circuit.
【0026】図3においては、ハイレベル検出信号TC
HTBと消去後書込制御信号REWRとプログラム信号
WEの反転信号WEBとがOR回路301に入力され
る。又、チップセレクト信号CSの反転信号CSBと、
消去テストモード信号ERSTRNとが、NAND回路
303に入力される。更に、OR回路301の出力とN
AND回路303の出力がNOR回路304の入力とさ
れる。又、消去後書込信号REWRがインバータ302
を介してNOR回路305の入力とされ、NAND回路
303の出力と併せて、NOR回路305の入力とされ
る。更に、NOR回路304の出力はNOR回路306
の入力とされ、一方、NOR回路305の出力及びプロ
グラム信号WEの反転信号WEBとがNOR回路307
の入力とされる。ここで、NOR回路306とNOR回
路307はフリップフロップを構成している。そして、
フリップフロップの一方の出力はインバータ308,3
09,310,311を介して充放電制御信号CHとし
て出力され、他方の出力は、インバータ313,314
を介して充放電制御信号CHの反転信号CHBとして出
力される。ここで、コンデンサ312はパルスの立ち上
がりを遅延させる積分コンデンサであり、コンデンサ3
15は、電源立ち上げ時にCHをハイに、また、CHB
をローにするためである。In FIG. 3, the high level detection signal TC
The HTB, the post-erase write control signal REWR, and the inverted signal WEB of the program signal WE are input to the OR circuit 301. Also, an inverted signal CSB of the chip select signal CS,
The erase test mode signal ERSTRN is input to the NAND circuit 303. Further, the output of the OR circuit 301 and N
The output of the AND circuit 303 is input to the NOR circuit 304. Also, the erased write signal REWR is output from the inverter 302.
, And the input of the NOR circuit 305 together with the output of the NAND circuit 303. Further, the output of the NOR circuit 304 is
While the output of the NOR circuit 305 and the inverted signal WEB of the program signal WE are supplied to the NOR circuit 307.
Is input. Here, the NOR circuit 306 and the NOR circuit 307 constitute a flip-flop. And
One output of the flip-flop is connected to inverters 308 and 3
09, 310, 311 as a charge / discharge control signal CH, and the other output is connected to inverters 313, 314.
Is output as an inverted signal CHB of the charge / discharge control signal CH. Here, the capacitor 312 is an integration capacitor that delays the rise of the pulse, and the capacitor 312
15 sets CH high at power-on and CHB
In order to make the low.
【0027】そして、この充放電制御信号CHとその反
転信号CHBはタイマー回路20の制御と消去後書込信
号発生回路60の制御に使われる。そのため、充放電制
御信号CHは消去後書込信号発生回路60とタイマー回
路20に入力され、その反転信号CHBはタイマー回路
20に入力される。The charge / discharge control signal CH and its inverted signal CHB are used for controlling the timer circuit 20 and for controlling the post-erase write signal generation circuit 60. Therefore, the charge / discharge control signal CH is input to the post-erase write signal generation circuit 60 and the timer circuit 20, and its inverted signal CHB is input to the timer circuit 20.
【0028】次に、図4を参照して、消去御書込信号発
生回60について説明する。図4は、消去後書込信号発
生回路60の論理回路図であり、充放電制御信号CHと
ローレベル検出信号TCSと外部信号EXT2(消去信
号ERの反転信号ERB)とを入力し、消去後書込信号
REWRIを出力する回路である。Next, the generation 60 of the erase / write signal will be described with reference to FIG. FIG. 4 is a logic circuit diagram of the post-erase write signal generation circuit 60, which receives a charge / discharge control signal CH, a low level detection signal TCS, and an external signal EXT2 (an inverted signal ERB of the erase signal ER), and This is a circuit that outputs a write signal REWRI.
【0029】図4においては、充放電制御信号CHとロ
ーレベル検出信号TCSと外部信号EXT2(消去信号
ERの反転信号ERB)とがNOR回路401に入力さ
れる。そして、NOR回路401の出力は2分され、そ
の一方は、インバータ406を経てNOR回路409に
入力され、又、他方は、インバータ402,403,4
04,405を経てNOR回路409に入力される。
尚、コンデンサ407,408により、入力を積分して
パルスの立ち上がりを遅らせている。NOR回路409
の出力である消去後書込信号REWRIは、消去に引き
続いて書込動作を行うことを指示するために使用され
る。In FIG. 4, a charge / discharge control signal CH, a low level detection signal TCS, and an external signal EXT2 (an inverted signal ERB of the erase signal ER) are input to a NOR circuit 401. The output of the NOR circuit 401 is divided into two, one of which is input to the NOR circuit 409 via the inverter 406, and the other is connected to the inverters 402, 403, 4
The signal is input to the NOR circuit 409 via the lines 04 and 405.
The inputs are integrated by the capacitors 407 and 408 to delay the rise of the pulse. NOR circuit 409
Is used to instruct that a write operation be performed following erasure.
【0030】そして、NOR回路409の出力である消
去後書込信号REWRIはラッチ回路70に入力され
る。次に、図5を参照してラッチ回路70について説明
する。図5は、ラッチ回路70の論理回路図であり、消
去後書込信号REWRIと外部信号EXT3(消去信号
ERと、書込テストモード信号WRSTRNと、チップ
セレクト信号CSの反転信号CSBと、からなる)とを
入力して、消去後書込制御信号REWRとその反転信号
REWRBを出力する回路である。Then, the post-erase write signal REWRI output from the NOR circuit 409 is input to the latch circuit 70. Next, the latch circuit 70 will be described with reference to FIG. FIG. 5 is a logic circuit diagram of the latch circuit 70, which comprises a post-erase write signal REWRI, an external signal EXT3 (erase signal ER, a write test mode signal WRSTRN, and an inverted signal CSB of the chip select signal CS). ) And outputs a post-erase write control signal REWR and its inverted signal REWRB.
【0031】図5においては、書込テストモード信号W
RSTRNと、チップセレクト信号CSの反転信号CS
Bとが、NAND回路501に入力される。又、消去信
号ERとNAND回路501の出力とがNOR回路50
2に入力される。更に、消去後書込信号REWRIとN
OR回路502の出力とがフリップフロップ503に入
力される。そして、フリップフロップ503の出力はイ
ンバータ504,505を介して、それぞれ消去後書込
信号REWR、及びその反転信号REWRBとなる。こ
の消去後書込制御信号REWRは、消去後書込信号RE
WRIのパルス巾を外部信号EXT3でラッチしたもの
である。なお、コンデンサ506は、電源立ち上げ時に
そのノードがローとなるようにするために設けられてい
る。In FIG. 5, write test mode signal W
RSTRN and inverted signal CS of chip select signal CS
B is input to the NAND circuit 501. Further, the erase signal ER and the output of the NAND circuit 501 are
2 is input. Furthermore, the write signals REWRI and N
The output of the OR circuit 502 is input to the flip-flop 503. Then, the output of the flip-flop 503 becomes the post-erase write signal REWR and its inverted signal REWRB via the inverters 504 and 505, respectively. The post-erase write control signal REWR is
The pulse width of the WRI is latched by the external signal EXT3. Note that the capacitor 506 is provided so that its node becomes low when the power is turned on.
【0032】そして、消去後書込制御信号REWRは充
放電制御信号発生回路50に入力され、タイマー回路2
0にフィードバックされる。以上説明した各回路を有す
る高電圧回路1を用いれば、書込消去のための高電圧パ
ルスVppiが容易に生成できる。そこで、高電圧パル
スVppiの生成について、図6乃至図8を参照して説
明する。Then, the post-erase write control signal REWR is input to the charge / discharge control signal generating circuit 50, and the timer circuit 2
It is fed back to 0. By using the high voltage circuit 1 having the above-described circuits, a high voltage pulse Vppi for writing and erasing can be easily generated. Therefore, generation of the high voltage pulse Vppi will be described with reference to FIGS.
【0033】まず、図6は、通常の書込動作時の高電圧
回路のタイムチャートである。図6のタイムチャートに
おいて、まず、チップセレクタ信号の反転信号CSBが
立ち下げられ、書込テストモード信号WRSTRNおよ
び消去テストモード信号ERSTRNはハイのままであ
る。FIG. 6 is a time chart of the high voltage circuit during a normal write operation. In the time chart of FIG. 6, first, the inverted signal CSB of the chip selector signal falls, and the write test mode signal WRSTRN and the erase test mode signal ERSTRN remain high.
【0034】次に消去信号ERが立ち上げられ、これに
伴ってプログラム信号WEの反転信号WEBが立ち下が
り、高電圧発生回路19が高電圧Vpprを出力し始
め、時間制御信号Tcが上昇する。ハイレベル検出回路
40とローレベル検出回路30は、時間制御信号Tcの
所定のハイレベルとローベルを検出してハイレベル検出
信号TCHTBとローレベル検出信号TCHが生成され
る。充放電制御信号発生回路50において、ハイレベル
検出信号TCHTBで充放電制御信号CHが立ち下げら
れる。また、ローレベル検出信号TCSによって、消去
後書込信号発生回路60で、消去後書込信号REWRI
が立ち下げられ、ラッチ回路70を介して消去後書込信
号REWRにより充放電制御信号CHが立ち上げられ
る。また、プログラム信号WEの反転信号WEBが立ち
上がると、充放電制御信号CHは立ち上げられる。Next, the erase signal ER rises, and accordingly, the inverted signal WEB of the program signal WE falls, the high voltage generating circuit 19 starts outputting the high voltage Vppr, and the time control signal Tc rises. The high-level detection circuit 40 and the low-level detection circuit 30 detect a predetermined high level and low level of the time control signal Tc, and generate a high-level detection signal TCHTB and a low-level detection signal TCH. In the charge / discharge control signal generation circuit 50, the charge / discharge control signal CH falls with the high level detection signal TCHTB. In addition, in response to the low level detection signal TCS, the erased write signal generation circuit 60 causes the erased write signal REWRI.
Falls, and the charge / discharge control signal CH is raised by the post-erase write signal REWR via the latch circuit 70. When the inverted signal WEB of the program signal WE rises, the charge / discharge control signal CH rises.
【0035】そして、この充放電制御信号CHはタイマ
ー回路20中の充放電回路に帰還されて、充電と放電を
切り替える信号となる。また、ラッチ回路70からの書
込後消去制御信号REWRで消去のための高電圧パルス
Vppiを一旦OFFして、ローレベル検出回路30か
らのローレベル検出信号TCSでタイマー回路20のコ
ンデンサを充電開始して書込のための高電圧パルスVp
piを立ち上げるようにしている。The charge / discharge control signal CH is fed back to the charge / discharge circuit in the timer circuit 20, and becomes a signal for switching between charge and discharge. Further, the high voltage pulse Vppi for erasing is temporarily turned off by the erase control signal REWR after writing from the latch circuit 70, and the capacitor of the timer circuit 20 is started to be charged by the low level detection signal TCS from the low level detection circuit 30. High voltage pulse Vp for writing
pi.
【0036】図6から明らかなように、充放電信号CH
がハイの時は充放電回路のコンデンサCは充電され、ロ
ーの時は放電される。又、上記の充放電制御信号CHが
ハイの時、高電圧スイッチAがONし、ローになった
時、高電圧スイッチBがONしてから高電圧スイッチA
がOFFし、高電圧Vppiが出力されつづけ、充放電
制御信号CHがローからハイに変化した時に高電圧Vp
piがOFFするから、既に述べた通り、充電1回と引
き続く放電1回を1周期として、高電圧パルスVppi
が生成される。As is apparent from FIG. 6, the charge / discharge signal CH
Is high, the capacitor C of the charge / discharge circuit is charged, and when it is low, it is discharged. When the charge / discharge control signal CH is high, the high-voltage switch A is turned on. When the charge-discharge control signal CH is low, the high-voltage switch A is turned on after the high-voltage switch B is turned on.
Is turned off, the high voltage Vppi continues to be output, and when the charge / discharge control signal CH changes from low to high, the high voltage Vppi is output.
Since pi is turned off, as described above, one cycle of one charge and one subsequent discharge is defined as a high voltage pulse Vppi.
Is generated.
【0037】次に、図7は、データの消去より長い連続
した期間持続するパルスを印加するストレスモードを実
施するための態様である。図7の場合、充放電制御信号
発生回路50において、消去テストモード信号ERST
RNを予めローにしておき、プログラム信号WEの反転
信号WEBの立ち下がりで高電圧消去パルスを開始させ
ている。従って、ハイレベルと検出信号TCHTBが立
ち下がっても、充放電制御信号CHが立ちさがらず、高
電圧を維持している。そして、所望の時間経過後に、テ
ストモード信号CSの反転信号CSBを立ち上げて、充
放電制御信号CHをローに切り替えることにより、タイ
マー回路20のタイマー回路が放電を開始する。そし
て、ローレベル検出信号TCSが立ち下がることによ
り、充放電制御信号発生回路50からの消去後書込制御
信号REWRの立ち上がりで充放電制御信号CHをハイ
に切り換え、書込信号WEの反転信号WEBの立ち上が
りで充放電制御信号CHをハイに切り換え、書込信号W
Eの反転信号WEBの立ち下がりで消去のための高電圧
パルスVppiを終了させている。Next, FIG. 7 shows a mode for implementing a stress mode in which a pulse lasting a continuous period longer than the data erasing is applied. In the case of FIG. 7, in the charge / discharge control signal generation circuit 50, the erase test mode signal ERST
RN is set to low in advance, and the high-voltage erase pulse is started at the fall of the inverted signal WEB of the program signal WE. Therefore, even when the high level and the detection signal TCHTB fall, the charge / discharge control signal CH does not fall and the high voltage is maintained. Then, after a lapse of a desired time, the inversion signal CSB of the test mode signal CS rises and the charge / discharge control signal CH is switched to low, so that the timer circuit of the timer circuit 20 starts discharging. Then, when the low level detection signal TCS falls, the charge / discharge control signal CH is switched to high at the rise of the erased write control signal REWR from the charge / discharge control signal generation circuit 50, and the inverted signal WEB of the write signal WE Switches the charge / discharge control signal CH to high at the rise of the write signal W
The high voltage pulse Vppi for erasing is terminated at the fall of the inverted signal WEB of E.
【0038】次に、図8は、データの書き込みより長い
連続した期間持続するパルスを印加するストレスモード
を実施するための態様である。消去のための高電圧パル
スVppiを立ち上げる方法は図6と同じであるが、書
込テストモード信号WRSTRNをローにしておくこと
により、ハイレベル検出信号が立ち下がっても、消去後
書込信号REWRが立ち下がらず、充放電制御信号CH
が立ち下がらないので、高電圧Vppiを維持する。そ
の後、所望の時間経過によりチップセレクト信号CSの
反転信号CSBを立ち上がらせて、消去後書込信号RE
WRと充放電制御信号CHのラッチを解除し、タイマー
回路が放電を開始し、プログラム信号WEの反転信号W
EBを立ち上げて高電圧書込パルスを終了させている。Next, FIG. 8 shows an embodiment for implementing a stress mode in which a pulse that is applied for a continuous period longer than data writing is applied. The method of raising the high-voltage pulse Vppi for erasing is the same as that of FIG. 6, but by keeping the write test mode signal WRSTRN low, even if the high-level detection signal falls, the write signal after erasing is written. REWR does not fall, and the charge / discharge control signal CH
Does not fall, the high voltage Vppi is maintained. Thereafter, the inverted signal CSB of the chip select signal CS rises after a desired time has elapsed, and the erased write signal RE
The latch of WR and the charge / discharge control signal CH is released, the timer circuit starts discharging, and the inverted signal W of the program signal WE.
EB is started to end the high voltage write pulse.
【0039】尚、図6乃至図8では、テストモード開始
指令に対応させるため、高電圧スイッチA及び高電圧ス
イッチBは、プログラム信号WEでトリガされ、充放電
制御信号CH及びその反転信号CHBでスイッチングす
るようにしている。In FIGS. 6 to 8, the high-voltage switch A and the high-voltage switch B are triggered by the program signal WE and correspond to the charge / discharge control signal CH and its inverted signal CHB in order to respond to the test mode start command. Switching is done.
【0040】以上高電圧回路1の動作を説明した。次
に、本発明の不揮発性半導体メモリの動作について、以
下説明する。本発明の不揮発性半導体メモリは、データ
の書込・消去・読出を行う基本的動作と、ストレスモー
ドを含む高電圧テストを実施する付加的動作とを行うも
のであるので、最初に、図9を参照して、データの書込
等の基本的動作について簡単に説明し、その後、図10
を参照して、高電圧テストを実施する付加的動作につい
て説明する。The operation of the high voltage circuit 1 has been described above. Next, the operation of the nonvolatile semiconductor memory of the present invention will be described below. Since the nonvolatile semiconductor memory of the present invention performs a basic operation of writing, erasing, and reading data and an additional operation of performing a high-voltage test including a stress mode, first, FIG. The basic operation such as data writing will be briefly described with reference to FIG.
The additional operation of performing the high voltage test will be described with reference to FIG.
【0041】まず、図9は、メモリトランジスタ160
に対する書込・消去・読出の説明図である。この図で
は、指定されたひとつのアドレスのみに着目している。
図1において不揮発性半導体メモリは、データの書込・
消去・読出を行う通常時には、たとえば、12ビットの
シリアルアドレス信号をカラムデコーダ110及びロウ
デコーダ120に入力し、同時に8ビットあるいは16
ビットのデータをデータデコーダに入力し、レベルシフ
タ90,メモリトランジスタゲート電圧印加部130及
びメモリトランジスタソース電圧印加部140を用い
て、メモリセルアレイ100の所望のアドレスに対して
データの書込・消去・読出を行うようになっている。す
なわち、不揮発性半導体メモリにデータを書込消去する
にはレベルシフタ90を高電圧動作に切り替え、高電圧
回路1が生成する高電圧パルスVppiをメモリセルア
レイ100の所定の端子に印加する。又、本発明の不揮
発性メモリに格納されたデータを読み出すにはレベルシ
フタ90を低電圧動作に切り替えて、所望のアドレスに
存在するメモリのドレイン電圧を図示しないセンス回路
で読み出すようになっている。First, FIG.
FIG. 7 is an explanatory diagram of writing, erasing, and reading for the. In this figure, attention is focused on only one designated address.
In FIG. 1, a nonvolatile semiconductor memory is used for data writing / writing.
At the time of normal erasing / reading, for example, a 12-bit serial address signal is input to the column decoder 110 and the row decoder 120, and simultaneously 8 bits or 16 bits are input.
Bit data is input to a data decoder, and data is written / erased / read from / to a desired address of the memory cell array 100 using the level shifter 90, the memory transistor gate voltage applying unit 130, and the memory transistor source voltage applying unit 140. It is supposed to do. That is, to write and erase data in the nonvolatile semiconductor memory, the level shifter 90 is switched to the high voltage operation, and the high voltage pulse Vppi generated by the high voltage circuit 1 is applied to a predetermined terminal of the memory cell array 100. To read data stored in the nonvolatile memory of the present invention, the level shifter 90 is switched to a low voltage operation, and a drain voltage of the memory at a desired address is read by a sense circuit (not shown).
【0042】そこでまず、メモリトランジスタ160の
フローティングゲートから電子を放出してして書き込み
を行う場合について説明する。書込の場合は、カラムト
ランジスタ150のゲートに接続するカラムデコーダ1
10のアドレス線から供給される電圧Vxと、ロウセレ
クトトランジスタ151のゲートに接続するロウデコー
ダ120のアドレス線から供給されるVyと、データデ
コーダ80のビット線から供給される電圧Vdとに約2
0vを与え、メモリトランジスタ160のゲートに接続
するメモリトランジスタゲート電圧印加部130から供
給される電圧Vgを0Vとする。この時、2つのセレク
トトランジスタ150及び151がONし、Vdの高電
圧約20vがメモリトランジスタ160のドレインにか
かるため、フローティングゲートから電子が放出され
る。尚、メモリトランジスタソース電圧印加部140か
らメモリトランジスタ160のソースに供給されるソー
ス電圧Vsは5V以上で約20v以下の値、たとえば、
7Vにする。これはメモリトランジスタ160のソース
・ドレイン電流を抑制して、フローティングゲート16
1の電子放出経路の電位低下を防止するためである。こ
こで、7Vのソース電圧Vsは、約20vの高電圧Vp
piを抵抗分割で分圧する等の手段で、メモリトランジ
スタソース電圧印加部140から容易に供給することが
できる。First, the case where writing is performed by emitting electrons from the floating gate of the memory transistor 160 will be described. In the case of writing, the column decoder 1 connected to the gate of the column transistor 150
The voltage Vx supplied from the ten address lines, the voltage Vy supplied from the address line of the row decoder 120 connected to the gate of the row select transistor 151, and the voltage Vd supplied from the bit line of the data decoder 80 are approximately two.
0 V is applied, and the voltage Vg supplied from the memory transistor gate voltage application unit 130 connected to the gate of the memory transistor 160 is set to 0 V. At this time, the two select transistors 150 and 151 are turned on, and a high voltage of about 20 V of Vd is applied to the drain of the memory transistor 160, so that electrons are emitted from the floating gate. The source voltage Vs supplied from the memory transistor source voltage applying unit 140 to the source of the memory transistor 160 is a value of 5 V or more and about 20 V or less, for example,
7V. This suppresses the source / drain current of the memory transistor 160, and the floating gate 16
This is to prevent the potential of the electron emission path 1 from lowering. Here, the source voltage Vs of 7V is equal to the high voltage Vp of about 20V.
Pi can be easily supplied from the memory transistor source voltage applying unit 140 by, for example, dividing voltage by resistance division.
【0043】次に、メモリトランジスタ160のフロー
ティングゲート161に電子を注入して消去を行う場合
について説明する。消去の場合は、VxとVyとVgに
約20vの高電圧を与え、VdとVsを0Vとする。
尚、Vgは、メモリトランジスタゲート電圧印加部13
0から供給される。この時、2つのセレクトトランジス
タ150および151がONし、メモリトランジスタ1
60のドレインが0Vとなり、フローティングゲートに
電子が注入される。尚、メモリセルアレイ100のメモ
リトランジスタすべてに共通に消去ゲートを配線し、電
気的に全ビットを一括消去するフラッシュメモリの場合
は、消去ゲートに高電圧を印加すればよい。Next, a case where erasing is performed by injecting electrons into the floating gate 161 of the memory transistor 160 will be described. In the case of erasing, a high voltage of about 20 V is applied to Vx, Vy, and Vg, and Vd and Vs are set to 0 V.
Vg is the memory transistor gate voltage application unit 13
Supplied from 0. At this time, the two select transistors 150 and 151 are turned ON, and the memory transistor 1
60 becomes 0V, and electrons are injected into the floating gate. In the case of a flash memory in which an erase gate is wired in common to all the memory transistors of the memory cell array 100 and all bits are electrically erased collectively, a high voltage may be applied to the erase gate.
【0044】次に、メモリからデータを読み出す場合に
ついて説明する。読出の場合は、レベルシフタ90を低
電圧動作に切り替えて、VxとVyに5Vを与え、V
g、Vdには1.5Vを与えVsは0Vとする。この
時、フローティングゲート161に電子が注入されてい
れば、その電子がでプレション型とされているメモリト
ランジスタ160のチャンネルを消滅させるので、Vg
が1.5Vのため、メモリトランジスタ160はONし
ない。このため、メモリトランジスタのドレインは略V
dの値に維持される。他方、フローティングゲートから
電子が放出されていれば、デプレションシ形のメモリト
ランジスタ160にはチャンネルが形成されているか
ら、Vgがゼロであっても、メモリトランジスタ160
はONする。このため、メモリトランジスタのドレイン
はたとえば、略グランド電位となる。このように、フロ
ーティングゲート161の電荷の有無によりメモリトラ
ンジスタのドレインの電位が異なることでデータの読み
出しを行うことができる。Next, a case where data is read from the memory will be described. In the case of reading, the level shifter 90 is switched to the low voltage operation, 5 V is applied to Vx and Vy,
1.5V is applied to g and Vd, and Vs is set to 0V. At this time, if electrons have been injected into the floating gate 161, the electrons will extinguish the channel of the memory transistor 160, which is of the prescription type.
Is 1.5 V, the memory transistor 160 is not turned on. Therefore, the drain of the memory transistor is approximately V
The value of d is maintained. On the other hand, if electrons are emitted from the floating gate, since a channel is formed in the depletion-type memory transistor 160, even if Vg is zero, the memory transistor 160
Turns ON. Therefore, the drain of the memory transistor has, for example, a substantially ground potential. As described above, data can be read by changing the potential of the drain of the memory transistor depending on the presence or absence of charge in the floating gate 161.
【0045】以上、図9を参照して、不揮発性半導体メ
モリのデータの書込等の基本的動作について説明したの
で、続いて、図10を参照して、データの書込等の基本
的動作、及び高電圧テストを行う付加的動作を指示する
方法について説明する。The basic operation such as data writing of the nonvolatile semiconductor memory has been described above with reference to FIG. 9, and then, the basic operation such as data writing with reference to FIG. , And a method of instructing an additional operation for performing a high voltage test.
【0046】ところで、メモリの初期不良をスクリーニ
ング等するには、多数のアドレスを一括指定してテスト
時間を短縮することが好ましい。たとえば、メモリセル
100のアドレスの(カラム、ロウ)をそれぞれ、(全
選択、全選択)、(偶数選択、全選択)、(奇数選択、
1行選択)とする等の所望の指定を行うことができるよ
うにすることが好ましい。或いは又、メモリトランジス
タ160のみを除外して高電圧高電圧テストを行うメモ
リトランジスタ非選択モードを設けるのも好ましい。テ
ストモードを多様化して故障個所の分析を容易にするた
めである。更には、高電圧印加を消去で終了させるか、
書込で終了させるか等の高電圧パルスの生成態様を指定
できれば便利である。Incidentally, in order to screen an initial failure of the memory, it is preferable to designate a large number of addresses at once to shorten the test time. For example, the (column, row) of the address of the memory cell 100 is (all selection, all selection), (even selection, all selection), (odd selection,
It is preferable that a desired designation such as "select one line" can be made. Alternatively, it is also preferable to provide a memory transistor non-selection mode for performing a high-voltage high-voltage test by excluding only the memory transistor 160. This is because the test modes are diversified to facilitate analysis of the failure location. Furthermore, the high voltage application is terminated by erasing,
It is convenient if it is possible to specify the generation mode of the high-voltage pulse, such as whether to end with writing.
【0047】そのため、本発明では、動作モード指令信
号の一部にアドレスコードを含めて、データの書込・消
去・読出の各基本動作のみならず、多様なテストモード
も指定できるようにしているのである。Therefore, in the present invention, not only the basic operations of data writing / erasing / reading but also various test modes can be designated by including an address code in a part of the operation mode command signal. It is.
【0048】図10は動作モードの指定方法の一例の説
明図である。図10は、シリアル入力データの場合の動
作モードの指定方法の一例で、動作モードを指定するた
め、スタートビットとオペレーションコードとデータビ
ットとアドレスコードとで構成される動作モード指令信
号が示されている。FIG. 10 is an explanatory diagram of an example of a method of specifying an operation mode. FIG. 10 shows an example of a method of designating an operation mode in the case of serial input data, in which an operation mode command signal composed of a start bit, an operation code, a data bit, and an address code for designating the operation mode is shown. I have.
【0049】まず、スタートビット2ビットは、スター
ト信号であり、「01」でスタートを指令している。次
に、オペレーションコード2ビットと次のアドレスA1
1、A10の組合わせが「0001」の時、テストモー
ドであることを指示する。尚、オペレーションコード
が、「01」の時データの書込、「10」の時データの
読出を指示する。First, two start bits are a start signal, and the start is commanded by "01". Next, the operation code 2 bits and the next address A1
When the combination of 1, A10 is "0001", it indicates that the mode is the test mode. When the operation code is "01", data writing is instructed, and when the operation code is "10", data reading is instructed.
【0050】次に、アドレスビットA9とA8が、「1
0」の時、本発明のストレスモードであることを指示し
ている(#7〜#10)。尚、「10」以外の時は、本
発明のストレスモードではないので説明は省略する。Next, the address bits A9 and A8 are set to "1".
When it is "0", it indicates that the mode is the stress mode of the present invention (# 7 to # 10). When the value is other than "10", the description is omitted because the stress mode is not the stress mode of the present invention.
【0051】次に、アドレスビットA7はロウデコーダ
120でメモリセルアレイ100の行を全選択する時は
「0」とし、非選択の時は「1」とする。次に、アドレ
スビットA6は消去期間に長時間高電圧テストを行う時
は「0」とし、書込期間に高電圧テストを行う時は
「1」とする。Next, the address bit A7 is set to "0" when the row decoder 120 selects all the rows of the memory cell array 100, and set to "1" when it is not selected. Next, the address bit A6 is set to "0" when performing a long-time high-voltage test during the erasing period, and is set to "1" when performing the high-voltage test during the writing period.
【0052】このように、アドレスコードの内、A11
からA6を利用して、高電圧パルスの生成態様を指示し
ている。そして、高電圧パルスの生成態様を指示するこ
れらのビットから、制御回路2により、高電圧回路1へ
の外部信号が生成されて、高電圧回路1に入力する外部
信号としているのである。As described above, of the address codes, A11
To A6 are used to instruct how to generate the high-voltage pulse. An external signal to the high-voltage circuit 1 is generated by the control circuit 2 from these bits indicating the generation mode of the high-voltage pulse, and is used as an external signal to be input to the high-voltage circuit 1.
【0053】これらの外部信号は、プログラム信号W
E、データの消去を指示する消去信号ER、テストモー
ドの開始を指示するチップセレクト信号CS、書込テス
トを指示する書込テストモード信号WRSTRN、消去
テストを指示する消去テストモード信号ERSTRN、
の5種類である。These external signals correspond to the program signal W
E, an erase signal ER instructing data erasure, a chip select signal CS instructing start of a test mode, a write test mode signal WRSTRN instructing a write test, an erase test mode signal ERSTRN instructing an erase test,
There are five types.
【0054】既に説明した通り、これらの外部信号は、
図1の高電圧回路1の各回路に入力される。充放電制御
信号発生回路50には、プログラム信号WEの反転信号
WEBとテストモード信号CSの反転信号CSBと消去
テストモード信号ERSTRNとがEXT1として入力
される。又、消去後書込信号発生回路60には、消去信
号ERの反転信号ERBがEXT2として入力される。
更に、ラッチ回路70には、消去信号ERと書込テスト
モード信号WRSTRNとチップセレクト信号CSの反
転信号CSBとがEXT3として入力される。則ち、図
1の高電圧回路1は、上記5種類の外部信号等で充放電
を制御しつつ高電圧パルスVppiを出力する回路とな
っている。As described above, these external signals are
It is input to each circuit of the high voltage circuit 1 of FIG. The charge / discharge control signal generation circuit 50 receives the inverted signal WEB of the program signal WE, the inverted signal CSB of the test mode signal CS, and the erase test mode signal ERSTRN as EXT1. Further, an inverted signal ERB of the erase signal ER is input to the post-erase write signal generation circuit 60 as EXT2.
Further, the erase signal ER, the write test mode signal WRSTRN, and the inverted signal CSB of the chip select signal CS are input to the latch circuit 70 as EXT3. That is, the high-voltage circuit 1 of FIG. 1 is a circuit that outputs a high-voltage pulse Vppi while controlling charging and discharging with the above five types of external signals and the like.
【0055】テストモードではなく、たとえば、データ
を書き込む通常のモ−ドの場合は、データ書込指令信号
を入力された制御回路2は、書込テストを指示する書込
テストモード信号WRSTRN、及び消去テストを指示
する消去テストモード信号ERSTRNをハイにしたま
ま、高電圧回路1の充放電制御信号発生回路50に入力
し、高電圧パルスを発生することになる。In the normal mode for writing data, not in the test mode, for example, the control circuit 2 to which the data write command signal has been input receives a write test mode signal WRSTRN for instructing a write test, and With the erase test mode signal ERSTRN instructing the erase test kept high, the erase test mode signal ERSTRN is input to the charge / discharge control signal generation circuit 50 of the high voltage circuit 1 to generate a high voltage pulse.
【0056】以上詳細に説明した通り、本発明において
は、データの書込・消去・読出を行うのに加えて、初期
不良のスクリーニング等のため、多数のアドレスを指定
した上で、様々なテストモードで高電圧高電圧テストを
行うことができるように構成されている。則ち、テスト
モード指令信号を本発明の不揮発性半導体メモリに入力
すれば後は自動的にその高電圧テストモードに応じた高
電圧パルスが生成され、メモリセルに印加されるように
構成されている。As described in detail above, according to the present invention, in addition to writing, erasing, and reading data, a large number of addresses are designated for screening of initial failures, and then various tests are performed. It is configured so that a high voltage / high voltage test can be performed in the mode. That is, when a test mode command signal is input to the nonvolatile semiconductor memory of the present invention, a high voltage pulse corresponding to the high voltage test mode is automatically generated and applied to the memory cell. I have.
【0057】[0057]
【発明の効果】以上説明したように本発明によれば、不
揮発性半導体メモリの初期故障をスクリーニングする等
のための高電圧テストにおいて、高電圧を長時間印加し
たままにしてメモリセル等へのストレスを強めることに
より確実に初期不良をスクリーニングすることができ、
且つ従来より短時間で高電圧テストを終了することがで
きる。As described above, according to the present invention, in a high voltage test for screening for an initial failure of a nonvolatile semiconductor memory, a high voltage is applied to a memory cell or the like while a high voltage is applied for a long time. By increasing the stress, it is possible to reliably screen for initial failures,
In addition, the high voltage test can be completed in a shorter time than before.
【0058】特に請求項1の発明によれば、消去のみ、
消去後書込等の所望の態様において、データの書込又は
消去期間より長く連続した期間に、前記不揮発性半導体
メモリの所定箇所に高電圧を印加するストレスモードを
設定することができるので、従来にないモードで簡単迅
速にメモリの初期不良をスクリーニングすることができ
る。In particular, according to the first aspect of the present invention, only erasing is performed.
In a desired mode such as writing after erasing, a stress mode in which a high voltage is applied to a predetermined portion of the nonvolatile semiconductor memory can be set in a continuous period longer than a data writing or erasing period. It is possible to screen the initial failure of the memory easily and quickly in a mode not available.
【0059】又、特に請求項2の発明によれば、同一の
回路で、データ書込・消去用高電圧パルスと、それより
印加時間の長いテスト用高電圧パルスとを供給すること
ができる。According to the second aspect of the present invention, a high voltage pulse for data writing / erasing and a high voltage pulse for testing having a longer application time can be supplied by the same circuit.
【図1】本発明の実施の形態に係る不揮発性半導体メモ
リの構成図である。FIG. 1 is a configuration diagram of a nonvolatile semiconductor memory according to an embodiment of the present invention.
【図2】充放電回路及び高電圧スイッチング回路を有す
るタイマー回路の回路図である。FIG. 2 is a circuit diagram of a timer circuit having a charge / discharge circuit and a high-voltage switching circuit.
【図3】充放電制御信号発生回路の論理回路図である。FIG. 3 is a logic circuit diagram of a charge / discharge control signal generation circuit.
【図4】消去後書込信号発生回路の論理回路図である。FIG. 4 is a logic circuit diagram of a post-erase write signal generation circuit.
【図5】ラッチ回路の論理回路図である。FIG. 5 is a logic circuit diagram of a latch circuit.
【図6】通常の書込動作時の高電圧回路のタイムチャー
トである。FIG. 6 is a time chart of the high voltage circuit during a normal write operation.
【図7】消去期間でより長い連続時間高電圧パルスを印
加するストレスモードのタイムチャートである。FIG. 7 is a time chart of a stress mode in which a high voltage pulse is applied for a longer continuous time in an erasing period.
【図8】書込期間でより長い連続時間高電圧パルスを印
加するストレスモードのタイムチャートである。FIG. 8 is a time chart of a stress mode in which a high voltage pulse is applied for a longer continuous time in a writing period.
【図9】メモリトランジスタに対する書込・消去・読出
の説明図である。FIG. 9 is an explanatory diagram of writing / erasing / reading for a memory transistor.
【図10】動作モードの指定方法の一例の説明図であ
る。FIG. 10 is an explanatory diagram of an example of a method for specifying an operation mode.
10 高電圧発生回路 20 充放電回路と高電圧スイッチング回路を有するタ
イマー回路 30 ローレベル検出回路 40 ハイレベル検出回路 50 充放電制御信号発生回路 60 消去後書込信号発生回路 70 ラッチ回路 80 データデコーダ 90 レベルシフタ 100 メモリセルアレイ 110 カラムデコーダ 120 ロウデコーダ 130 メモリトランジスタゲート電圧印加部 140 メモリトランジスタソース電圧印加部REFERENCE SIGNS LIST 10 high voltage generation circuit 20 timer circuit having charge / discharge circuit and high voltage switching circuit 30 low level detection circuit 40 high level detection circuit 50 charge / discharge control signal generation circuit 60 post-erase write signal generation circuit 70 latch circuit 80 data decoder 90 Level shifter 100 Memory cell array 110 Column decoder 120 Row decoder 130 Memory transistor gate voltage application unit 140 Memory transistor source voltage application unit
Claims (2)
うことによりメモリセルにデータを書込消去できる不揮
発性半導体メモリであって、 データの書込又は消去期間より長く持続する期間に、前
記不揮発性半導体メモリの所定箇所に高電圧を印加する
ストレステストモードが設定可能に構成されていること
を特徴とする不揮発性半導体メモリ。1. A non-volatile semiconductor memory capable of writing and erasing data in a memory cell by performing a charge accumulation operation caused by application of a high voltage, wherein said non-volatile semiconductor memory is longer than a data writing or erasing period. A nonvolatile semiconductor memory characterized in that a stress test mode for applying a high voltage to a predetermined portion of the nonvolatile semiconductor memory can be set.
うことによりメモリセルに情報を書込消去できる不揮発
性半導体メモリが備える高電圧回路であって、高電圧を
発生する高電圧発生回路と、 前記高電圧を充放電する充放電回路と、 前記充放電回路で充放電される電圧が所定のレベルにな
ったことを検知してレベル検知信号を出力するレベル検
知回路と、 前記レベル検出信号に基づいて、前記充放電回路の充放
電を制御するための充放電制御信号を生成する充放電制
御信号発生回路と、 前記充放電制御信号で前記高電圧をスイッチングする高
電圧スイッチング回路と、を備え、 データの書込消去のための高電圧パルスを生成するとと
もに、データの書込又は消去期間より長い期間持続する
高電圧テストのための高電圧パルスを生成するように構
成されていることを特徴とする不揮発性半導体メモリの
高電圧回路。2. A high-voltage circuit provided in a nonvolatile semiconductor memory capable of writing and erasing information in a memory cell by performing a charge accumulation operation caused by application of a high voltage, wherein the high-voltage generation circuit generates a high voltage. A charge / discharge circuit that charges / discharges the high voltage; a level detection circuit that detects that a voltage charged / discharged in the charge / discharge circuit has reached a predetermined level and outputs a level detection signal; A charge / discharge control signal generation circuit that generates a charge / discharge control signal for controlling the charge / discharge of the charge / discharge circuit, and a high voltage switching circuit that switches the high voltage with the charge / discharge control signal. Generating a high-voltage pulse for writing and erasing data and generating a high-voltage pulse for a high-voltage test that is longer than a data writing or erasing period. High-voltage circuit of the nonvolatile semiconductor memory which is characterized by being composed urchin.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5372798A JPH11250699A (en) | 1998-03-05 | 1998-03-05 | Non-volatile semiconductor memory and high voltage circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5372798A JPH11250699A (en) | 1998-03-05 | 1998-03-05 | Non-volatile semiconductor memory and high voltage circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11250699A true JPH11250699A (en) | 1999-09-17 |
Family
ID=12950871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5372798A Withdrawn JPH11250699A (en) | 1998-03-05 | 1998-03-05 | Non-volatile semiconductor memory and high voltage circuit |
Country Status (1)
Country | Link |
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JP (1) | JPH11250699A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100912394B1 (en) | 2008-01-14 | 2009-08-14 | 주식회사 티엘아이 | High voltage stress test circuit with decreasing the number of high power volatge transistors |
CN103091534A (en) * | 2011-10-31 | 2013-05-08 | 立锜科技股份有限公司 | High voltage offset detection circuit |
-
1998
- 1998-03-05 JP JP5372798A patent/JPH11250699A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100912394B1 (en) | 2008-01-14 | 2009-08-14 | 주식회사 티엘아이 | High voltage stress test circuit with decreasing the number of high power volatge transistors |
CN103091534A (en) * | 2011-10-31 | 2013-05-08 | 立锜科技股份有限公司 | High voltage offset detection circuit |
CN103091534B (en) * | 2011-10-31 | 2015-02-11 | 立锜科技股份有限公司 | High voltage offset detection circuit |
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