JPH1124926A

JPH1124926A - 情報処理装置

Info

Publication number: JPH1124926A
Application number: JP19506997A
Authority: JP
Inventors: Masato Nishida; 政人西田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-04
Filing date: 1997-07-04
Publication date: 1999-01-29
Anticipated expiration: 2017-07-04
Also published as: JP2943776B2

Abstract

(57)【要約】【課題】レジスタリネーミング制御を非常に簡単な制御
で実現することが可能になる。また、差し替えパスの多
くがＲＡＭ構造の中で行われ、多くの配線の引き回しが
省略できるため、配線のためのレイアウト、収容性、遅
延の増加を大幅に改善できる。【解決手段】レジスタリネーミングを行い、アウトオブ
ーダで命令実行が可能な情報処理装置で、命令実行の結
果を格納、取り出しを行うｍワードの汎用レジスタと、
アウトオブオーダ発行によって実行された未確定の命令
の実行結果を格納するｎワードのリネーミングレジスタ
をそれぞれ多ポートメモリで構成し、汎用レジスタの読
み出しビット線と、リネーミングレジスタのメモリセル
の読み出しビット線を結合し、ｍ＋ｎワードのレジスタ
として読み出す手段と、書き込みビット線を分離し、処
理結果を一旦リネーミングレジスタに書き込んでおき、
汎用レジスタへ書き込む際は、上記読み出し手段で読み
出されたリネーミングレジスタの内容を選択ラッチして
汎用レジスタに書き込む手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置に関
し、特に、アウトオブオーダで命令実行が可能なレジス
タリネーミングを行う情報処理装置の処理機能に関す
る。

【０００２】近年、情報処理装置に対して、より一層の
性能向上が求められており、より高性能を実現するた
め、「スーパースカラ型」と呼ばれる高速化方式が採用
されている。

【０００３】スーパースカラ型のプロセッサでは、複数
の命令を同時にデコードし、命令発行を行うが、各命令
間には処理結果に対する依存関係があり、依存関係を維
持したまま命令発行制御を行うと十分な性能が得られな
い。このため、多くのスーパースカラ型のプロセッサに
おいて、「アウトオブオーダ発行」と呼ばれる、命令出
現順序に従わない命令発行制御が行われている。

【０００４】アウトオブオーダ発行制御では、命令の発
行順序の入れ替えが発生するため、各命令で処理された
結果を汎用レジスタ等に書き込む場合に、書き込み順序
の入れ替えも発生し得る。下記に示す例では、（２）の
命令が、（１）の除算命令による結果のＳ０レジスタへ
の書き込みを待ち合わせるため、アウトオブオーダ発行
制御によって、（３）の命令が（２）の命令に先行して
発行されることになるが、この場合、（３）の命令によ
るＳ３レジスタへの書き込みが、（２）の命令による書
き込みに先行して発生する。

【０００５】Ｓ０←Ｓ１／Ｓ２ …(1) Ｓ３←Ｓ０十Ｓ４ …(2) Ｓ３←Ｓ５×Ｓ６ …(3)

【０００６】通常、命令出現順の実行結果が反映される
ことを期待しているので、最終的に書き込まれるレジス
タの順序保証制御が必要となる。この制御のために、書
き込みレジスタ名をシステム中でユニークになるような
番号“タグ”に付け替える操作である「リネーミング」
を行い、データの依存関係を特定する。

【０００７】これらの機能を実現する手法としては、ス
コアボーディング、Ｔｏｍａｓｕｌｏアルゴリズム等が
知られている。例えば文献（ヘネシー、及びパターソン
著、「コンピュータ・アーキテクチャ設計・実現・評
価への定量的アプローチ」、１９９２年１２月２５日、
日経ＢＰ社、第２９３〜２９８頁）等の記載が参照され
る。

【０００８】Ｔｏｍａｓｕｌｏアルゴリズムでは、依存
関係があり先行命令の未確定データを機能ブロック単位
で待ち合わせるために、「リザべ−ションステーショ
ン」と呼ばれる、バッファを持つ。

【０００９】また、リネーミングの制御の一方式とし
て、リネーミングされたレジスタの結果を、汎用レジス
タに直接書き込むのではなく、一旦、「リネーミングレ
ジスタ」と呼ばれるレジスタに、リネーミングされたタ
グ番号に対応する位置に格納しておき、実行順序が保証
される時点に、結果の書き込みを行う制御がある。

【００１０】図３に、従来方式の構成の一例を示す。図
３には、従来方式として、４リード３ライトポートを有
する汎用レジスタ１と、リザベーションステーションＲ
Ｓ１８−１／１８−２で３命令の同時発行、２演算命令
間のアウトオブオーダ発行が可能な構成を示す。図３に
おいて、２は読み出しアドレスデコーダ、４は書き込み
アドレスデコーダ、５〜７は書き込みデータレジスタ、
１１−１〜１１−３は書き込みアドレスレジスタ、１２
−１〜１２−４は読み出しデータレジスタ、１３はアド
レスアダー、１５、１６は固定小数点／浮動小数点演算
器、１７はキャッシュユニットを示している。

【００１１】命令発行制御ユニット（図示せず）でデコ
ードされた命令のオペランドデータは、読み出しレジス
タ９−１〜９−４に汎用レジスタ１の読み出しアドレス
がセットされ、読み出しデータレジスタ１２−１〜１２
−４に読み出され、アドレスアダー１３、および、固定
小数点／浮動小数点演算器１５、１６に供給される。こ
の場合、命令はデコード順で汎用レジスタＳＲ１から読
み出されることから、先行命令の処理が未完了であるた
めに発行が不可の命令が発生する。

【００１２】発行できない命令は、リザベーションステ
ーションＲＳ１８−１／１８−２に、一旦格納され、先
行命令によるオペランドの確定を待ちあわせる。リザベ
ーションステーション１８−１／１８−２からは、オペ
ランドデータが確定した命令から順に演算器１５／１６
に対して発行される。

【００１３】この従来方式では、アドレスアダー１３側
には、リザベーションステーションを設けていないた
め、アドレスアダー１３を利用するメモリアクセス命令
はアウトオブオーダ発行ができない。このため、命令デ
コードステージでオペランドの確定を待ちあわせること
になることから、後続命令の発行ができず、性能低下要
因になる。

【００１４】処理結果の汎用レジスタ１への格納につい
ては、書き込みデータレジスタ５、６、７を介して汎用
レジスタ１に書き込まれるが、出力依存のある命令間で
の書き込みの追い越しがあった場合、先行命令の汎用レ
ジスタ１への書き込みを抑止する制御が行われる。そし
て、演算結果は、後続命令によって参照される可能性が
あるので、各ステージのレジスタ、リザベーションステ
ーションに対するデータの差し替えパスを有している。

【００１５】

【発明が解決しようとする課題】しかしながら、上記し
た従来方式は、下記記載の問題点を有している。

【００１６】第１の問題点は、上記のように、レジスタ
リネーミング制御を行うための機能の組み込みが必要で
あるが、Ｔｏｍａｓｕｌｏアルゴリズムによる、リザべ
−ションステーション方式等においては、リザベーショ
ンステーションは、構造上ＲＡＭ（ランダムアクセスメ
モリ）構成で実現することは困難であり、また、レイア
ウト的にも分散する傾向があり、このため、遅延時間、
ハードウェア量としても大きくなる傾向にあるととも
に、制御も複雑になる、ということである。

【００１７】第２の問題点は、スーパースカラ方式で
は、同時に複数の命令の処理を行うため、複数のデータ
を汎用レジスタから同時に読み出すことが必要とされ、
このため、汎用レジスタは多数のリードライトポートを
持つＲＡＭマクロで構成され、また、リネーミングレジ
スタ等からのデータの差し替えパス等の確保が必要であ
り、膨大なデータ線の引き回しが必要となる、というこ
とである。

【００１８】なお、近年のマイクロプロセッサでは、４
命令程度の同時発行を実現するため、１０以上のポート
を持つメモリで構成され、チップ設計が非常に困難にな
ってきている。

【００１９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、レジスタリネー
ミング制御を非常に簡単な制御で実現することを可能と
すると共に、差し替えパスの多くがＲＡＭ構造の中で行
われ、多くの配線の引き回しが省略可能とし、収容性、
遅延の増加を大幅に改善する、情報処理装置を提供する
ことにある。

【００２０】

【課題を解決するための手段】前記目的を達成するた
め、本発明の情報処理装置は、レジスタリネーミングを
行い、アウトオブオーダで命令実行が可能な情報処理装
置であって、命令実行の結果を格納、取り出しを行うｍ
ワードの汎用レジスタと、アウトオブオーダ発行によっ
て実行された未確定の命令の実行結果を格納するｎワー
ドのリネーミングレジスタをそれぞれ多ポートメモリで
構成し、前記汎用レジスタのメモリセルの読み出しビッ
ト線と、前記リネーミングレジスタのメモリセルの読み
出しビット線を結合し、ｍ＋ｎワードのレジスタとして
第一のアドレスデコーダによって指し示される位置のワ
ードデータを読み出す第一の読み出し手段と、前記汎用
レジスタのメモリセルの書き込みビット線と、前記リネ
ーミングレジスタのメモリセルの書き込みビット線を分
離し、第二のアドレスデコーダで指し示されるワード位
置の汎用レジスタに書き込む第一の書き込み手段と、第
三のアドレスデコーダで指し示されるワード位置のリネ
ーミングレジスタに書き込む第二の書き込み手段と、を
有する。

【００２１】また、本発明においては、前記第一の書き
込み手段によって汎用レジスタに書き込まれるデータ
は、前記第一の読み出し手段によって読み出されたリネ
ーミングレジスタの内容であることを特徴とする。

【００２２】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、レ
ジスタリネーミングを行い、アウトオブオーダで命令実
行が可能な情報処理装置において、命令実行の結果を格
納、取り出しを行うｍワードの汎用レジスタ（図２の１
−２）と、アウトオブオーダ発行によって実行された未
確定の命令の実行結果を格納するｎワードのリネーミン
グレジスタ（図２の１−１）をそれぞれ多ポートメモリ
で構成し、汎用レジスタの読み出しビット線とリネーミ
ングレジスタの読み出しビット線を共通化し、ｍ＋ｎワ
ードのレジスタとして読み出す手段と、汎用レジスタの
書き込みビット線とリネーミングレジスタの書き込みビ
ット線を分離し、処理結果を一旦、リネーミングレジス
タに書き込んでおき、汎用レジスタへ書き込む際は、上
記読み出し手段で読み出されたリネーミングレジスタの
内容を選択ラッチして（図２の１−３等）、汎用レジス
タ（図２の１−２）に書き込むようにしたものである。

【００２３】本発明の実施の形態によれば、レジスタリ
ネーミング制御を簡単な制御で実現することが可能にな
る。また、差し替えパスの多くがＲＡＭ構造の中で行わ
れ、多くの配線の引き回しが省略できるため、配線のた
めのレイアウト、収容性、遅延の増加を大幅に改善でき
る。

【００２４】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。

【００２５】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１を参照すると、レジスタ１は、１
２８ワードの汎用レジスタＳＲ部と、６４ワードのリネ
ーミングレジスタＲＲ部の２つの部分から構成されるレ
ジスタファイルである。８組の読み出しレジスタ９−１
〜９−８は、それぞれアドレスデコーダ２に接続され、
１９２ワードのデコード出力としてレジスタファイル１
に接続される。４組のＲＲ（リネーミングレジスタ）書
き込みレジスタ１０−１〜１０−４は、それぞれアドレ
スデコーダ３に接続され、６４ワードのデコード出力と
して、リネーミングレジスタＲＲにのみ接続される。４
組のＳＲ（汎用レジスタ）書き込みレジスタ１１−１〜
１１−４は、それぞれアドレスデコーダ４に接続され、
１２８ワードのデコード出力として、汎用レジスタＳＲ
にのみ接続される。８組の読み出しレジスタ９−１〜９
−８で指し示された位置から読み出された、リネーミン
グレジスタＲＲ、及び、汎用レジスタＳＲの読み出し結
果は、それぞれ８組の読み出しデータレジスタ１２−１
〜１２−８に格納される。

【００２６】各読み出しデータレジスタ１２−１〜１２
−８は、アドレスアダー１３、１４、及び、２組の固定
小数点／浮動小数点演算器１５、１６に接続され、アド
レスアダー１３、１４は、さらにキャッシュユニット１
７に接続される。

【００２７】キャッシュユニット１７では、アドレスア
ダー１３、１４で計算された、主記憶上のアドレス情報
を基に、プロセッサ内のキャッシュメモリをアクセス
し、ヒットした場合は、指定位置のキャッシュの内容
を、ミスヒットなら、主記憶からのデータの取り出しを
行う。

【００２８】また、固定小数点／浮動小数点演算器１
５、１６では、読み出しレジスタ１２を入カデータとし
て、命令発行ユニットによって指定された演算処理が行
われる。

【００２９】キャッシュユニット１７、および、固定小
数点／浮動小数点演算器１５、１６で処理された結果
は、各々書き込みデータレジスタ５、６、および７、８
に格納され、ＲＲ書き込みレジスタ１０−１〜１０−４
で指定されるリネーミングレジスタ位置に書き込まれ
る。

【００３０】図２に、本発明の一実施例における、汎用
レジスタＳＲとリネーミングレジスタＲＲを含むレジス
タファイル１の構造を示す。

【００３１】図２を参照すると、レジスタファイル１
は、６４ワードのリネーミングレジタ１−１と、１２８
ワードの汎用レジスタ１−２から構成されている。８組
のリードポートに対応するレジスタファイルのリードポ
ートのビット線１０１、１０２、１０３、１０４、１０
５、１０６、１０７、１０８は、レジスタＲで結合さ
れ、１９２ワードのレジスタとしてデータの読み出しが
行われる。

【００３２】リネーミングレジスタ１−１に対する書き
込みビット線１０９、１１０、１１１、１１２は、書き
込みデータレジスタ５、６、７、８にそれぞれ接続さ
れ、書き込みデータレジスタの内容がＲＲ書き込みアド
レスデコーダ３の指定するワード位置に書き込まれる。

【００３３】また、信号線１０１、１０２を介して読み
出されるリネーミングレジスタ１−１の読み出しデータ
は、セレクタ付きラッチ１−３で選択、ラッチされ、該
ラッチされたデータは、汎用レジスタ１−２に対する書
き込みビット線１１３を介して、ＳＲ書き込みアドレス
デコ−ダ４の指定するワード位置に書き込まれる。

【００３４】同様に、リネーミングレジスタ１−１の内
容が、信号線１０３、１０４を介してセレクタ付きラッ
チ１−４で選択、ラッチされ、信号線１１４を介して汎
用レジスタ１−２に書き込まれる。同様に、リネーミン
グレジスタ１−１の内容が、信号線１０５、１０６を介
してセレクタ付きラッチ１−５で選択、ラッチされ、信
号線１１５を介して汎用レジスタ１−２へ、信号線１０
７、１０８を介してセレクタ付きラッチ１−６で選択、
ラッチされ、信号線１１６を介して、汎用レジスタ１−
２に書き込まれる。

【００３５】本発明の一実施例の動作について、図３に
示した従来方式と比較して説明する。

【００３６】前述したように、図３を参照して説明した
上記従来方式では、アドレスアダー側には、リザベーシ
ョンステーションを設けていないため、アドレスアダー
を利用するメモリアクセス命令はアウトオブオーダ発行
ができないため、命令デコードステージでオペランドの
確定を待ちあわせることになり、後続命令の発行ができ
ず、性能低下要因になる。また処理結果の汎用レジスタ
への格納は、書き込みデータレジスタ５、６、７を介し
て汎用レジスタに書き込まれるが、出力依存のある命令
間での書き込みの追い越しがあった場合、先行命令の汎
用レジスタＳＲへの書き込みを抑止する制御が行われ
る。また演算結果は、後続命令によって参照される可能
性があるので、各ステージのレジスタ、リザベーション
ステーションに対するデータの差し替えパスを有する。

【００３７】これに対して、図１に示す、本発明の一実
施例においては、大幅な性能改善を図るために、８つの
オペランドの同時読み出しと、４つ書き込みが同時にで
きるレジスタファイルを備えており、４つの命令の同時
発行が可能な構成としたものである。

【００３８】本実施例では、データパス内でオペランド
の待ち合わせを行うのではなく、命令発行制御ユニット
内で命令発行のリオーダリングする制御ユニット（図示
せず）を有し、ＲＲ／ＳＲレジスタファイル１の読み出
しは、リネーミングレジスタＲＲ、または汎用レジスタ
ＳＲにデータ確定した、または、確定する予定の命令に
対して行われる。

【００３９】各汎用レジスタ更新命令には、システム中
でユニークになるような、“タグ”情報＝リネーミング
レジスタ番号が割り当てられ、各命令の処理結果は、一
旦リネーミングレジスタの該当位置に格納される。

【００４０】リネーミングレジスタＲＲに格納された処
理結果は、先行する命令すべての処理が完了した時点
で、汎用レジスタＳＲに対して書き込みが行われる。す
なわち、汎用レジスタＳＲへの書き込みはインオーダ
（in-order）化される。

【００４１】オペランドデータの読み出しに関しては、
汎用レジスタＳＲへの書き込みが完了した命令に関して
は、汎用レジスタＳＲから、先行命令が未完了で汎用レ
ジスタＳＲへ書き込まれていない命令に関しては、リネ
ーミングレジスタＲＲから読み出される。

【００４２】リネーミングレジスタＲＲから汎用レジス
タＳＲへの書き込み時の、リネーミングレジスタＲＲの
読み出すパスは、ＲＲ／ＳＲの読み出すパスと共用され
る。

【００４３】すなわち、リネーミングレジスタＲＲと汎
用レジスタＳＲのメモリの読み出しデータのビット線は
共通であり、このビット線で読み出されたデータは、一
旦、リネーミングレジスタＲＲと汎用レジスタＳＲの間
に実装される、セレクタ付きラッチによって、選択ラッ
チされ、そのラッチ出力データが汎用レジスタＳＲに書
き込まれる。

【００４４】リネーミングレジスタＲＲと汎用レジスタ
ＳＲの読み出しビット線を共用すると、ＲＲ／ＳＲの読
み出しと、汎用レジスタＳＲへの書き込みが競合するこ
とが懸念されるが、読み出し側が、命令発行の平均スル
ープットに対して余裕を見て作られるので、汎用レジス
タＳＲ書き込みを、読み出しの合間を縫って実行して
も、それほど性能低下にはつながらない。

【００４５】本発明の一実施例において、ＲＲ／ＳＲの
メモリ構成は、読み出し側はビット線を共用すること
で、倍の本数のビット線を配線したり、ＲＲ／ＳＲの読
み出しデータを選択したりする必要がなくなる。

【００４６】また、本発明の一実施例においては、書き
込みポート数をそろえることで、ＲＲ／ＳＲの幅が揃
い、収容性が改善され、チップレイアウトを容易化する
ものである。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
レイアウトが容易で収容性が大幅に改善するという効果
を奏する。その理由は次の通りである。

【００４８】リザベーションステーション構成等では、
複数のバッファ、複数のデータパスが混在した構成とな
り、不規則なレイアウトになってしまうが、本発明によ
れば、多くのデータパスをレジスタファイルブロック内
に規則的に収容できるようにしたためである。

【００４９】また、本発明によれば、コンパクトで、短
い配線で各ブロック間を接続することが可能であるた
め、遅延時間の点でも改善が期待される。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例におけるレジスタファイル
（ＲＲ／ＳＲ）の構成を示すブロック図である。

【図３】従来方式の構成の一例を示す図である。

【符号の説明】

１レジスタファイル１−１リネーミングレジスタ１−２汎用レジスタ１−３〜１−６セレクタ付きラッチ２読み出しアドレスデコーダ３〜４書き込みアドレスデコーダ５〜８書き込みデ−タレジスタ９−１〜９−８読み出しアドレスレジスタ１０−１〜１０−４書き込みアドレスレジスタ１１−１〜１１−４書き込みアドレスレジスタ１２−１〜１２−８読み出しデータレジスタ１３、１４アドレスアダー１５、１６固定小数点／浮動小数点演算器１７キャッシュユニット１８−１／１８−２リザべ−ションステーション

Claims

【特許請求の範囲】

【請求項１】レジスタリネーミングを行い、アウトオブ
オーダで命令実行が可能な情報処理装置において、命令実行の結果を格納し、且つ取り出しを行うｍワード
の汎用レジスタと、アウトオブオーダ発行によって実行
された未確定の命令の実行結果を格納するｎワードのリ
ネーミングレジスタをそれぞれ多ポートメモリで構成
し、前記汎用レジスタのメモリセルの読み出しビット線と、
前記リネーミングレジスタのメモリセルの読み出しビッ
ト線と、を結合し、ｍ＋ｎワードのレジスタとして第一
のアドレスデコーダによって指し示される位置のワード
データを読み出す第一の読み出し手段と、前記汎用レジスタのメモリセルの書き込みビット線と、
前記リネーミングレジスタのメモリセルの書き込みビッ
ト線と、を分離し、第二のアドレスデコーダで指し示さ
れるワード位置の汎用レジスタに書き込む第一の書き込
み手段と、第三のアドレスデコーダで指し示されるワード位置のリ
ネーミングレジスタに書き込む第二の書き込み手段と、を有することを特徴とする情報処理装置。
【請求項２】前記第一の書き込み手段によって前記汎用
レジスタに書き込まれるデータが、前記第一の読み出し
手段によって読み出された前記リネーミングレジスタの
内容であることを特徴とする、請求項１記載の情報処理
装置。
【請求項３】レジスタリネーミングを行い、アウトオブ
オーダで命令実行が可能な情報処理装置において、命令実行の結果を格納し、且つ取り出しを行う汎用レジ
スタと、アウトオブオーダ発行によって実行された未確
定の命令の実行結果を格納するリネーミングレジスタを
それぞれ多ポートメモリで構成し、前記汎用レジスタと前記リネーミングレジスタの読み出
しポートを共通化し、前記汎用レジスタと前記リネーミングレジスタの書き込
みポートは分離し、前記リネーミングレジスタに書き込まれた内容の読み出
しデータを選択ラッチして前記汎用レジスタに書き込
む、ように構成されてなることを特徴とする情報処理装
置。