JPH11248793A - ディレイテスト向け診断回路の構成方法 - Google Patents

Abstract

(57)【要約】 【課題】ディレイ故障を検出するための診断回路の回路
量を削減すること。 【解決手段】ディレイ故障の推定検出率の計算から、検
出率向上に効果のあるスキャン・ラッチのみに、ディレ
イ故障検出の容易化のためのラッチの使用を限定するこ
とにより削減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディレイ故障の検
出のための診断用回路の構成方法に属する。

【０００２】

【従来の技術】近年、ＬＳＩの論理規模の増大により、
ＬＳＩのテストは一層困難になっている。ＬＳＩのテス
トが困難である理由の１つにテストデータ量が膨大であ
ることである。近年、この問題を解決するためにＢＩＳ
Ｔ方式が用いられるようになった。

【０００３】ＢＩＳＴ方式では、ＬＳＩ内部に疑似乱数
発生器と符号圧縮器を内蔵する。疑似乱数発生器を用い
て大量の乱数パターンを生成し、出力結果を符号圧縮器
で圧縮する。このＢＩＳＴ方式については、“Ｂｕｉｌ
ｔ−Ｉｎ Ｔｅｓｔ ｆｏｒＶＬＳＩ：Ｐｓｅｕｄｏｒａ
ｎｄａｍ Ｔｅｃｈｉｎｉｑｕｅｓ”，Ｐ．Ｈ．Ｂａｒ
ｄｅｌ他著（１９８７年発行）に記載されている。

【０００４】しかしながら、ＢＩＳＴ方式により、大量
の乱数パターンを用いてテストをしても、縮退故障に対
して高い故障検出率を得ることは難しい。

【０００５】そのため、論文“Ｔｅｓｔ Ｐｏｉｎｔ Ｉ
ｎｓｅｒｔｉｏｎ Ｆｏｒ Ｓｃａｎ−Ｂａｓｅｄ ＢＩ
ＳＴ”（Ｂｅｒｎｈａｒｄ Ｈ．Ｓｅｉｓｓ他著、Ｐｒ
ｏｃ．ｏｆ Ｅｕｒｏｐｅａｎ Ｔｅｓｔ Ｃｏｎｆ．，
ｐｐ２５３−２６２，１９９１）では、乱数パターンに
対する回路のテスト容易性を表す指標を用いて、テスト
容易な回路に修正する手法を提案している。

【０００６】ここでスキャン回路の概念をランダム・ア
クセス・スキャン回路を例に図５を使って説明する。一
般的にランダム・アクセス・スキャン回路は、アドレス
・デコーダ（５０４）、スキャン・ラッチ（５０５）、
各ラッチの出力を出力エッジまで束ねるＯＲ素子（５０
６）で構成される。

【０００７】アドレス・デコーダ（５０４）はアドレス
信号線（５０１）により特定のスキャン・ラッチのみを
選択する。（５０５）のスキャン・ラッチが選択されて
いる場合に、スキャン・クロック（５０３）をｏｎにす
ることにより、データ入力信号線（５０２）の論理値が
スキャン・ラッチ（５０５）に取り込まれる。

【０００８】スキャン・ラッチ（５０５）の内部構成例
を図６に示す。スキャン・ラッチはアドレス信号線（６
０４）が１のとき、スキャン・クロック（６０３）が有
効になり、スキャン・イン・データ（６０２）からデー
タが取り込まれる。

【０００９】また、システムクロック信号線（６０５）
を１にすると、一般論理回路の出力がデータ信号線（６
０１）から取り込まれる。

【００１０】次にディレイ故障の検出の原理を図７を用
いて説明する。

【００１１】ここで図７の７０１〜７０７のスキャン・
ラッチは図６と同じものである。図７では省略している
が、各スキャン・ラッチ（７０１〜７０７）には、図５
のように、アドレスデコーダ等の制御論理が接続されて
いる。

【００１２】アドレス信号線（５０１）とスキャン・イ
ン信号線（５０２）を用いて、全スキャン・ラッチ（７
０１〜７０２）に１／２乱数の論理値を設定する。この
時点でのスキャン・ラッチ（７０４）の入力データ信号
線（７１０）の論理値をＱｎとし、出力データ信号線
（７１１）の論理値をＱｎ−１とする。

【００１３】システムクロック（７０８）を叩いて、ス
キャン・ラッチ（７０４は入力信号線（７１０）の論理
値Ｑｎを取り込む。もし、Ｑｎ−１とＱｎが異なる値な
ら信号変化が発生する。次に適切な時間の経過後にシス
テム・クロック（７０９）を叩いて、スキャン・ラッチ
（７０７）にデータ信号線（７１２）の値を捕捉する。

【００１４】もし信号線（７１１）の信号変化が信号線
（７１２）まで伝播するなら、Ｑｎが捕捉される。しか
し、このパスにディレイ故障がある場合はＱｎ−１が捕
捉されることになる。

【００１５】このように前段サブ回路（７１３）の出力
信号線（７１０）の論理値を利用するディレイテストの
方式を“２段切り出し”と呼び、比較的小さいスキャン
・ラッチの付加でディレイテストが可能である。

【００１６】これに対して、図７のスキャン・ラッチ
（７０１〜７０７）に、図８のようなディレイテストを
容易にするためのスキャン・ラッチを用いる手法があ
る。

【００１７】図８のスキャン・ラッチ（８０３）は、反
転出力端子（８０１）を持つ点を除いて図６と同じもの
である。（８０２）はセレクタで、ＴＭ＝０のときはＤ
ＡＴＡ側の論理値が出力され、ＴＭ＝１のときは反転出
力端子（８０１）側の論理値が出力される。

【００１８】図８のスキャン・ラッチでは、ＴＭ信号線
（８０４）が０のときは、図６のスキャン・ラッチと同
じ動作をする。ＴＭ信号線（８０４）を１にして、シス
テム・クロック（８０９）を叩くと、セレクタ（８０
２）が反転信号側（８０１）を選択しているので、スキ
ャン・ラッチ（８０３）の値は反転する。

【００１９】図８のようなスキャン・ラッチを用いる場
合のディレイテストの手順は次のようになる。

【００２０】（１）各スキャン・ラッチ（８０３）にＱ
ｎを、スキャン・クロック（８０７）を使って取り込
む。

【００２１】（２）ＴＭ＝１にしてシステムクロック
（７０８）を叩く。これによりスキャン・ラッチ（７０
４〜７０６）の内部でＱｎからＱｎの逆値への信号変化
が発生する。（３）ＴＭ＝０にして、システム・クロッ
ク（７０９）を叩いてスキャン・ラッチ（７０７）で信
号変化を捕捉する。

【００２２】図８のようなスキャン・ラッチでは、各Ｆ
Ｆ内で信号変化を発生させることができるため、（７０
４〜７０６）と（７０７）で囲まれるサブ回路（７１
４）だけでディレイテストを行うことができる。これを
“１段切り出し”と呼ぶ。

【００２３】“１段切り出し”では、確実に信号変化を
発生できるが、“２段切り出し”のスキャン・ラッチと
比べ、スキャン・ラッチの回路が大きいため、診断用回
路の回路量が大きくなってしまう。

【００２４】

【発明が解決しようとする課題】ランダム・アクセス・
スキャン方式で１／２乱数を用いてディレイテストを行
う場合に、診断用回路の量を削減することである。

【００２５】

【課題を解決するための手段】本発明はＴｅｓｔ Ｐｏ
ｉｎｔ Ｉｎｓｅｒｔｉｏｎで用いられている回路のテ
スト容易性の評価方法をディレイテスト用に拡張する。
その評価に基づきディレイテスト用のスキャン・ラッチ
に交換するスキャン・ラッチを決定する。交換するスキ
ャン・ラッチを限定することにより診断用回路の量を削
減する。

【００２６】

【発明の実施の形態】論文“Ｔｅｓｔ Ｐｏｉｎｔ Ｉｎ
ｓｅｒｔｉｏｎ Ｆｏｒ Ｓｃａｎ−Ｂａｓｅｄ ＢＩＳ
Ｔ”では、縮退故障に対する回路のテスト容易性を確率
を用いて評価する方法を示した。

【００２７】その手法を図９〜１２を用いて説明する。
図９はスキャン・ラッチで囲まれた組み合わせ回路例で
ある。スキャン・ラッチ（９０１〜９０３）には乱数列
の値を設定するため、１になる確率（可制御性；Ｃ）は
１／２である。従って信号線（９０５，９０６，９０
８）はＣ＝１／２である。信号線（９０７）はＡＮＤ素
子の出力信号線なので、Ｃ＝１／４である。

【００２８】可観測性（Ｏ）は信号線の論理値を観測点
（スキャン・ラッチ）に伝播する確率である。信号線
（９０９）の論理値はスキャン・ラッチ（９０４）で観
測できるため、Ｏ＝１である。信号（９０７）の論理値
がスキャン・ラッチ（９０４）に伝播するためには、信
号線（９０８）が０でなければならないため、Ｏ＝１／
２である。

【００２９】このように各信号線の可制御性と可観測性
を計算する。図１０に可制御性と可観測性の計算式を示
す。図１１に計算結果を示す。

【００３０】可制御性と可観測性から、各信号線上の縮
退故障の検出確率を次式で計算できる。

【００３１】

【数１】 ｐｄｉ／０＝ＣｉＯｉ …０縮退故障の検出確率

【００３２】

【数２】 ｐｄｉ／１＝（１−Ｃｉ）Ｏｉ …１縮退故障の検出確率 図１１の表にはこの計算結果も示した。この検出確率か
ら回路全体の推定故障検出率を次式で計算できる。

【００３３】

【数３】 Ｐｆ（ｔ）＝１−（１−Ｐｆ）＾ｔ …ｔパターン印可時の各故障の 検出確率

【００３４】

【数４】 ＦＣ［％］＝１／Ｆ Σ Ｐｆ（ｔ） …回路全体の推定検出率 ここで、ｔは印可するテストパターン数であり、Ｆは全
故障数である。Ｐｆは各故障の検出確率で［数１］と
［数２］のｐｄｉ／０とｐｄｉ／１である。［数４］で
は和は全故障について行う。パターン数を５０とする
と、縮退故障に対してＦＣ＝９９．９４％となる。

【００３５】本発明では、この推定検出率の計算をディ
レイ故障用に拡張する。

【００３６】まず、“２段切り出し”の場合の推定故障
検出率を計算する。そのためには、縮退故障と同様に１
時刻目の各信号線の可制御性を計算する。例として、１
時刻目に信号線（９１０）はＣ＝１／８、信号線（９１
１）はＣ＝３／４、信号線（９１２）はＣ＝１／４にな
ったとする。

【００３７】次に２時刻目の可制御性（Ｃ′）と可観測
性（Ｏ′）と故障検出確率（ｐｄ′ｉ／０，ｐｄ′ｉ／
１）を計算する。

【００３８】“２段切り出し”の場合は、２パターン目
（２時刻目）のスキャン・ラッチの値はそのデータ入力
信号の論理値である。図９では信号線（９０５）の２時
刻目の論理値は信号線（９１０）の論理値である。

【００３９】そのため、２時刻目の信号線（９０５）は
Ｃ′＝１／８、信号線（９０６）はＣ′＝３／４、信号
線（９０８）はＣ′＝１／４となる。この値を用いての
２時刻目の計算結果を図１２に示す。

【００４０】次にディレイ故障の検出率を計算する。デ
ィレイ故障の検出確率（ｐｄ″ｉ）は、次式で計算でき
る。

【００４１】

【数５】 ｐｄ″ｉ／ｒ＝（１−Ｃｉ）Ｃ′ｉＯ′ｉ＝（１−Ｃｉ）ｐｄ′ｉ／０ …ｓ−ｔ−ｒ（ｓｌｏｗ−ｔｏ−ｒｉｓｅ故障の検出確率

【００４２】

【数６】 ｐｄｉ″ｉ／ｆ＝Ｃｉ（１−Ｃ′ｉ）Ｏ′ｉ＝Ｃｉｐｄ′ｉ／１ …ｓ−ｔ−ｆ（ｓｌｏｗ−ｔｏ−ｆａｌｌ）故障の検出確率 ディレイ故障の推定検出率は、このディレイ故障の検出
確率を使って［数３］と［数４］で計算でき、５６．０
３％（５０パターン印可時）である。

【００４３】次にスキャン・ラッチ（９０１）だけを図
８のようなディレイテスト用のラッチに交換した場合の
推定検出率を同様に計算する。ディレイテスト用のラッ
チの場合、２時刻目の可制御性は１／８ではなく、１／
２になるため、推定検出率が向上し、８４．２６％（５
０パターン印可時）となる。

【００４４】もし、全てのスキャン・ラッチをディレイ
テスト用のラッチに交換した場合の推定検出率は９０．
３４％となる。

【００４５】このようにディレイ故障の故障検出確率の
計算を用いて、ディレイテスト用のスキャン・ラッチに
交換するスキャン・ラッチを選択する処理フローを図１
に示す。以下、順に説明する。

【００４６】処理（１０１）で、テスト対象の回路内の
スキャン・ラッチの一覧を作成する。

【００４７】処理（１０２）で、全てのスキャン・ラッ
チに普通のラッチを使用した場合のディレイ故障の推定
検出率（ＭＩＮ検出率）を計算する。

【００４８】図２にその手順を示す。まず、各スキャン
・ラッチの可制御性を１／２として、１時刻目の各信号
線の可制御性を計算する（処理（２０１））。次に処理
（２０１）の計算によって得られた各スキャン・ラッチ
のデータ入力線の可制御性をそのスキャン・ラッチの２
時刻目の可制御性として、２時刻目の可制御性と可観測
性を計算する（処理（２０２））。処理（２０１）と処
理（２０２）の計算結果から、［数５］と［数６］を用
いて各信号線のディレイ故障の検出確率を計算する（処
理（２０３））。［数３］と［数４］から推定故障検出
率を計算する（処理（２０４））。

【００４９】処理（１０３）で、“２段切り出し”の場
合の推定検出率（ＭＡＸ検出率）を計算する。

【００５０】図３にその手順を示す。各スキャン・ラッ
チの可制御性を１／２として、各信号線の可制御性と可
観測性を計算する（処理（３０１））。“２段切り出
し”の場合は各信号線の可制御性と可観測性は、１時刻
目と２時刻目で同じであるため、処理（３０１）の計算
結果を元に［数５］と［数６］を用いてディレイ故障の
検出確率を計算する（処理（３０２））。次に［数３］
と［数４］から推定故障検出率を計算する（処理（３０
３））。

【００５１】処理（１０４）で、目標検出率（Ｔ％）を
設定する。目標検出率（Ｔ％）は処理（１０３）で計算
したＭＡＸ検出率より小さく設定する。例としては、Ｍ
ＡＸ検出率＊α（α＝０．９）を目標検出率にするよう
にする。

【００５２】処理（１０５）は、処理（１０１）で作成
したスキャン・ラッチの一覧から、ディレイテスト用の
スキャン・ラッチに交換するラッチを１つ選択する。た
だし、２回目以降の場合は、ディレイテスト用スキャン
・ラッチへの交換が決定しているラッチと（１０６）の
計算が既に済んでいるスキャン・ラッチは対象外にす
る。

【００５３】処理（１０６）で、処理（１０５）で選択
したスキャン・ラッチと、交換が決定したスキャン・ラ
ッチをディレイ・テスト用のラッチに交換した場合のデ
ィレイ故障の推定検出率を計算する。

【００５４】図４にその手順を示す。各スキャン・ラッ
チの可制御性を１／２として、１時刻目の各信号線の可
制御性を計算する（処理（４０１））。処理（１０５）
で選択したスキャン・ラッチと、交換が決定したスキャ
ン・ラッチの２時刻目の可制御性を１／２とする。それ
以外のスキャン・ラッチの２時刻目の可制御性は処理
（４０１）で計算したそのスキャン・ラッチのデータ入
力線の可制御性として、各信号線の可制御性と可観測性
を計算する（処理（４０２））。処理（４０１）と（４
０２）の結果から、［数５］と［数６］を用いてディレ
イ故障の検出確率を計算する（処理（４０３））。処理
（４０３）の結果から、［数３］と［数４］に従ってデ
ィレイ故障の推定検出率を計算する（処理（４０
４））。

【００５５】処理（１０７）は、処理（１０６）を行っ
ていないスキャン・ラッチがあるか調べ、もしあれば処
理（１０５）へ戻る。もし、全て処理済みなら処理（１
０８）を行う。

【００５６】処理（１０８）は、処理（１０７）の計算
結果から最も検出率の向上に効果のあるスキャン・ラッ
チを１つ調べ、交換対象に決定する。

【００５７】処理（１０９）は、スキャン・ラッチの一
覧で、処理（１０８）で交換対象に決定したスキャン・
ラッチに交換決定済みの印を付ける。

【００５８】処理（１１０）は、処理（１０４）で決定
した目標検出率に到達しているか判定し、到達している
場合は終了する。到達していない場合は処理（１１１）
を行う。

【００５９】処理（１１１）は、選択したスキャン・ラ
ッチの交換により、推定検出率がＤ％（例としてはＤ＝
１）以上向上する場合は、次の交換対象のスキャン・ラ
ッチを計算するため、処理（１０５）へ進む。もし、Ｄ
％未満の場合は、終了する。

【００６０】

【発明の効果】本発明の処理手順により、大きな回路と
なるディレイテスト用のスキャン・ラッチを、ディレイ
故障の検出に効果のある部分のみに限定することによ
り、診断用回路の回路量を低減することができる。

【図面の簡単な説明】

【図１】本発明のディレイテスト用ラッチを選択するた
めの処理フロー。

【図２】２段切り出し時のディレイ故障の故障検出率の
処理フロー。

【図３】１段切り出し時のディレイ故障の故障検出率の
処理フロー。

【図４】２段切り出し用のスキャン・ラッチの選択判定
時のディレイ故障の故障検出率の処理フロー。

【図５】ランダム・アクセス・スキャンの構成例。

【図６】スキャン・ラッチの構成例。

【図７】ディレイテストの原理の説明図。

【図８】“１段切り出し”用のスキャン・ラッチ構成
例。

【図９】テスト容易性の評価方法の説明の図。

【図１０】可観測性と可観測性の計算。

【図１１】縮退故障の検出確率の計算の例。

【図１２】ディレイ故障の検出確率の計算の例。

【符号の説明】

１０１〜１１２…本発明のディレイテスト用ラッチの選
択するための処理、２０１〜２０４…２段切り出し時の
ディレイ故障の推定検出率を計算する処理手順、３０１
〜３０３…１段切り出し時のディレイ故障の推定検出率
を計算する処理手順、４０１〜４０４…１段切り出し用
のスキャン・ラッチを限定的に使用する場合のディレイ
故障の推定検出率を計算する処理手順、５０１…アドレ
ス信号線、 ５０２…スキャン・イン・データ信
号線。５０３…スキャン・クロック、 ５０４…アド
レス・デコーダ、５０５…スキャン・ラッチ、 ５
０６…ＯＲ素子、６０１〜６０６…スキャン・ラッチの
入出力信号線、７０１〜７０７…スキャン・ラッチ、７
０８，７０９…システム・クロック、７１０〜７１２…
一般論理の内部信号線、７１３，７１４…一般論理のサ
ブ回路、８０１…反転論理値の出力端子、８０２…セレ
クタ回路、８０３…スキャン・ラッチ、８０４〜８０９
…スキャン・ラッチの入力信号線、９０１〜９０４…ス
キャン・ラッチ、９０５〜９１２…一般論理の内部信号
線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】論理値０と１との乱数列を内部記憶素子群
   にスキャン回路によって書き込み、システムクロックを
   有効にして前記記憶素子群の出力端子に信号遷移を発生
   させ、前記信号遷移に対する応答をスキャン回路によっ
   て読み出してディレイ故障を検出するテスト方法を用い
   る論理回路の設計において、前記記憶素子群の一部を選
   択して複数種の相違なる部分群を構成し、各部分群につ
   いて、テスト実行中にシステムクロックを叩くと出力端
   子に信号遷移を発生する機能を仮定し、前記仮定に基づ
   いて各信号線の前記システムクロックを叩く前および後
   それぞれの論理値１または０になる確率から各信号線の
   信号遷移確率を計算し、前記システムクロックを叩いた
   後の論理値の確率から前記遷移信号が内部記憶素子まで
   伝播する確率を計算し、当該信号線に係わるディレイ故
   障の検出確率を前記信号遷移確率と内部記憶素子まで伝
   播する確率の積により計算し、各信号線の検出確率から
   当該被テスト回路全体のディレイ故障の検出確率を求
   め、前記仮定の下での被テスト回路全体の検出確率が任
   意の値に近似する部分群を求め、前記部分群の記憶素子
   についてテスト実行中にシステムクロックを有効にする
   と出力端子に信号遷移を発生する機能を追加し、診断用
   回路を構成する方法。