JPH11238859A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にはＤＲＡＭとその他の素子とを同一基
体上に混載してなる半導体装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in which a DRAM and other elements are mounted on the same base.
【０００２】[0002]
【従来の技術】基板上に素子を形成してなる半導体装置
においては、システムコストの低減、低消費電力化、高
速化を目的にＳＯＣ（System On Chip）化の要求が強く
なってきている。ＳＯＣを達成するためには、論理回
路、演算回路、ＲＯＭ（Read-Only Memory) ，ＳＲＡＭ
(Static Random Access read wrote Memory)、ＤＲＡＭ
(Dynamic Random Access read wrote Memory) 、アナロ
グ回路等を同一チップ上に搭載する必要がある。2. Description of the Related Art In a semiconductor device having an element formed on a substrate, there is an increasing demand for an SOC (System On Chip) for the purpose of reducing system cost, reducing power consumption, and increasing speed. To achieve SOC, logic circuits, arithmetic circuits, ROM (Read-Only Memory), SRAM
(Static Random Access read wrote Memory), DRAM
(Dynamic Random Access read wrote memory), analog circuits, and the like must be mounted on the same chip.
【０００３】そして、図１１（１）に示すように、同一
基体１０１上に、ＤＲＡＭ１０２とその他の素子１０３
とを混載してなる半導体装置を製造する場合には、ＤＲ
ＡＭ１０２のビット線１０４、記憶ノード１０５及びプ
レート電極１０６をポリシリコンで形成し、その他の素
子に用いられる局所配線１０７は金属で別個に形成して
いる。As shown in FIG. 11A, a DRAM 102 and other elements 103 are formed on the same substrate 101.
In the case of manufacturing a semiconductor device in which
The bit line 104, the storage node 105, and the plate electrode 106 of the AM 102 are formed of polysilicon, and the local wiring 107 used for other elements is separately formed of metal.
【０００４】また、図１１（２）に示すように、ＤＲＡ
Ｍ１０２のプレート電極１０６ａとその他の素子１０３
に用いられる局所配線１０７ａとを、同一材料で構成す
るようにしたものもある。このような半導体装置を製造
する場合には、基体１０１上に、プレート電極１０６ａ
及び局所配線１０７ａ形成用のポリシリコン層２０１を
形成し、このポリシリコン層２０１に、当該ポリシリコ
ン層２０１よりも下層の導電層に達する孔２０２を形成
する。その後、この孔２０２内を埋め込む状態で、ポリ
シリコン層２０１上に金属膜２０３を形成する。次に、
これらのポリシリコン層２０１及び金属膜２０３をパタ
ーニングし、これによってポリシリコン層２０１及び金
属膜２０３からなるＤＲＡＭのプレート電極１０６ａと
その他の素子の局所配線１０７ａとを形成している。[0004] Further, as shown in FIG.
Plate electrode 106a of M102 and other elements 103
And the local wiring 107a used in the above-mentioned method is made of the same material. When such a semiconductor device is manufactured, the plate electrode 106 a
Then, a polysilicon layer 201 for forming the local wiring 107a is formed, and a hole 202 reaching the conductive layer below the polysilicon layer 201 is formed in the polysilicon layer 201. Thereafter, a metal film 203 is formed on the polysilicon layer 201 in a state where the inside of the hole 202 is buried. next,
The polysilicon layer 201 and the metal film 203 are patterned to form a plate electrode 106a of the DRAM composed of the polysilicon layer 201 and the metal film 203 and a local wiring 107a of another element.
【０００５】上記図１１（２）を用いて説明した製造方
法によれば、ＤＲＡＭのプレート電極１０６ａとその他
の素子の局所配線１０７ａとが同一材料で形成されるた
め、リソグラフィーの際のマスク数を減らして半導体装
置の製造コストを削減することができる。According to the manufacturing method described with reference to FIG. 11B, since the plate electrode 106a of the DRAM and the local wiring 107a of the other elements are formed of the same material, the number of masks during lithography is reduced. The manufacturing cost of the semiconductor device can be reduced.
【０００６】[0006]
【発明が解決しようとする課題】ところが、上記半導体
装置の製造方法では、プレート電極及び局所配線が、ポ
リシリコン層と金属膜との２層構造になるため、微細加
工が困難になり、集積度の向上が妨げられるといった問
題がある。However, in the above-described method for manufacturing a semiconductor device, since the plate electrode and the local wiring have a two-layer structure of a polysilicon layer and a metal film, fine processing becomes difficult, and the degree of integration is reduced. There is a problem that improvement of the quality is hindered.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
の本発明は、ＤＲＡＭと、その他の素子とを同一基体上
に形成してなる半導体装置の製造方法である。そして、
請求項１記載の方法は、基体上に導電性材料層を形成
し、この導電性材料層上に絶縁膜を形成した後、これら
の絶縁膜及び導電性材料層をエッチングすることによっ
て当該導電性材料層よりも下層の導電層に達する孔を形
成する。次に、この孔内に導電性の埋め込み材料で埋め
込んだ後、これらの絶縁膜及び導電性材料層をパターニ
ングすることによって、当該導電性材料層からなるＤＲ
ＡＭのプレート電極とその他の素子の配線とを形成す
る。The present invention for solving the above-mentioned problem is a method of manufacturing a semiconductor device in which a DRAM and other elements are formed on the same substrate. And
The method according to claim 1, wherein a conductive material layer is formed on a substrate, an insulating film is formed on the conductive material layer, and then the insulating film and the conductive material layer are etched. A hole reaching the conductive layer below the material layer is formed. Next, after the hole is filled with a conductive filling material, the insulating film and the conductive material layer are patterned to form a DR made of the conductive material layer.
An AM plate electrode and wiring for other elements are formed.
【０００８】上記請求項１記載の製造方法によれば、導
電性材料層上を絶縁膜で覆った状態で、これらの層に形
成した孔内を導電性の埋め込み材料で埋め込んだ後、導
電性材料層及び絶縁膜をパターニングしていることか
ら、プレート電極及び配線は埋め込み材料とは分離され
た導電性材料層のみで構成されることになる。したがっ
て、導電性材料層と埋め込み材料との積層構造でプレー
ト電極及び配線が形成される場合と比較して、プレート
電極及び配線が薄膜化され、これらの加工精度が向上す
る。According to the manufacturing method of the first aspect, while the conductive material layers are covered with the insulating film, the holes formed in these layers are filled with the conductive filling material, and then the conductive material layers are filled. Since the material layer and the insulating film are patterned, the plate electrode and the wiring are constituted only by the conductive material layer separated from the filling material. Therefore, as compared with the case where the plate electrode and the wiring are formed by the laminated structure of the conductive material layer and the filling material, the plate electrode and the wiring are thinned, and the processing accuracy thereof is improved.
【０００９】また、請求項２記載の方法は、基体上に導
電性材料層を形成し、この導電性材料層をパターニング
することによってＤＲＡＭのプレート電極とその他の素
子の配線とを形成した後、これらのプレート電極と配線
とを覆う状態で基体上に絶縁膜を形成する。次に、絶縁
膜及び配線をエッチングすることによって、当該配線よ
りも下層の導電層に達する孔を形成した後、この孔内を
導電性の埋め込み材料で埋め込む。According to a second aspect of the present invention, a conductive material layer is formed on a substrate, and the conductive material layer is patterned to form a plate electrode of a DRAM and wiring of other elements. An insulating film is formed on the base in a state of covering the plate electrode and the wiring. Next, a hole reaching the conductive layer below the wiring is formed by etching the insulating film and the wiring, and the hole is filled with a conductive filling material.
【００１０】上記請求項２記載の製造方法によれば、導
電性材料層をパターニングしてなるプレート電極及び配
線を絶縁膜で覆った状態で、配線をエッチングして形成
した孔内を埋め込み材料で埋め込むことから、プレート
電極及び配線は埋め込み材料とは分離された導電性材料
層のみで構成されることになる。したがって、導電性材
料層と埋め込み材料との積層構造でプレート電極及び配
線が形成される場合と比較して、プレート電極及び配線
が薄膜化され、これらの加工精度が向上する。According to the manufacturing method of the present invention, in a state where the plate electrode and the wiring formed by patterning the conductive material layer and the wiring are covered with the insulating film, the hole formed by etching the wiring is filled with the filling material. Because of the embedding, the plate electrode and the wiring are constituted only by the conductive material layer separated from the embedding material. Therefore, as compared with the case where the plate electrode and the wiring are formed by the laminated structure of the conductive material layer and the filling material, the plate electrode and the wiring are thinned, and the processing accuracy thereof is improved.
【００１１】[0011]
【発明の実施の形態】以下、本発明を適用した実施の形
態を図面に基づいて説明する。尚、ここでは、ＣＯＢ
（Capacitor Over Bitline) 型のスタックドキャパシタ
ＤＲＡＭと、それ以外の素子を同一基体上に形成してな
るＳＯＣ化された半導体装置の製造に本発明を適用した
場合を例に取って実施形態の説明を行う。Embodiments of the present invention will be described below with reference to the drawings. Note that here, COB
Description of the embodiment by taking the case where the present invention is applied to the manufacture of a SOC (Capacitor Over Bitline) type stacked capacitor DRAM and an SOC-type semiconductor device in which other elements are formed on the same substrate as an example I do.
【００１２】（第１実施形態）図１〜図８は、請求項１
記載の製造方法を適用した実施形態を示す断面工程図で
ある。先ず、図１（１）に示すように、半導体基板（例
えばＰ型のシリコン基板）１１の表面層にＮ型不純物を
拡散させたＮウェル層１２を形成し、さらにこの表面層
にＰ型不純物を拡散させたＰウェル層１３を部分的に形
成した後、この半導体基板１１の表面に素子分離領域１
４を形成する。これによって、半導体基板１１の表面側
をＤＲＡＭが形成されるメモリ領域１１ａと、その他の
素子が形成されるロジック領域１１ｂとに分離する。(First Embodiment) FIGS. 1 to 8 show a first embodiment.
It is sectional process drawing which shows embodiment which applied the manufacturing method of description. First, as shown in FIG. 1A, an N well layer 12 in which an N type impurity is diffused is formed on a surface layer of a semiconductor substrate (for example, a P type silicon substrate) 11, and a P type impurity is further formed on this surface layer. Is partially formed on the surface of the semiconductor substrate 11 after the P-well layer 13 in which
4 is formed. As a result, the front side of the semiconductor substrate 11 is separated into a memory region 11a in which a DRAM is formed and a logic region 11b in which other elements are formed.
【００１３】次に、素子分離領域１４で分離されたメモ
リ領域１１ａとロジック領域１１ｂとの表面にゲート酸
化膜１５を形成する。その後、半導体基板１１上に、ポ
リサイド構造のゲート電極１６を形成する。ポリサイド
構造とは、ＣＶＤ法によって成膜したＤｏｐｅｄ Ｐｏ
ｌｙ Ｓｉ（すなわり不純物を含有してなるシリコンで
あり、以下d-polyＳｉと記す）膜とその上層のシリサイ
ド膜（例えばＷＳｉ：タングステンシリサイド膜）との
２層構造を示すこととする。また、上記ゲート電極１６
の一部は、ＤＲＡＭのワード線になる。次いで、ゲート
電極１６と素子分離領域１４及びここでは図示を省略し
たレジストパターンをマスクに用いたイオン注入によっ
て、メモリ領域１１ａとロジック領域１１ｂとの表面層
にＬＤＤ拡散層１７を構成するための不純物を導入す
る。上記不純物としては、Ｎチャンネル領域にはヒ素イ
オン（Ａｓ+ ）またはリンイオン（Ｐ+ ）を数１０ｋｅ
Ｖ程度の注入エネルギーで、１０12個／ｃｍ2 〜１０14
個／ｃｍ2 程度のドーズ量で注入する。またＰチャンネ
ル領域にはＰ型の不純物イオンを注入する。Next, a gate oxide film 15 is formed on the surfaces of the memory region 11a and the logic region 11b separated by the element isolation region 14. Thereafter, a gate electrode 16 having a polycide structure is formed on the semiconductor substrate 11. A polycide structure is a Doped Po film formed by a CVD method.
Here, a two-layer structure of a ly Si (that is, silicon containing impurities, hereinafter, referred to as d-polySi) film and a silicide film (for example, WSi: tungsten silicide film) thereover is shown. The gate electrode 16
Are part of DRAM word lines. Then, impurities for forming the LDD diffusion layer 17 in the surface layer of the memory region 11a and the logic region 11b are formed by ion implantation using the gate electrode 16, the element isolation region 14, and a resist pattern (not shown) as a mask. Is introduced. As the impurity, arsenic ions (As + ) or phosphorus ions (P + ) are added to the N channel region for several tens of ke.
At an implantation energy of about V, 10 12 / cm 2 to 10 14
Implantation is performed at a dose of about 1 / cm 2 . P-type impurity ions are implanted into the P-channel region.
【００１４】次に、図１（２）に示すように、ＣＶＤ法
または熱酸化法によって、ゲート電極１６及び半導体基
板１１の表面に数１０ｎｍ程度の膜厚の酸化膜１８を形
成した後、ゲート電極１６の側壁にこの酸化膜１８を介
してポリリシリコンからなるサイドウォール１９を形成
する。その後、ここでは図示を省略したレジストパター
ンをマスクに用いたイオン注入によって、ソース／ドレ
イン２０を形成するためのイオン注入を行う。この場
合、Ｎチャンネル領域にはＡｓ+ を数１０ｋｅＶで１０
15個／ｃｍ2 〜１０16個／ｃｍ2 程度導入し、Ｐチャン
ネル領域には２フッ化ホウ素イオン（ＢＦ2 + ）を数１
０ｋｅＶで１０15個／ｃｍ2 〜１０16個／ｃｍ2 程度導
入する。このイオン注入が終了した後に、ゲート電極１
６側壁のサイドウォール１９を除去する。Next, as shown in FIG. 1B, an oxide film 18 having a thickness of about several tens nm is formed on the surface of the gate electrode 16 and the semiconductor substrate 11 by a CVD method or a thermal oxidation method. A sidewall 19 made of polysilicon is formed on the side wall of the electrode 16 with the oxide film 18 interposed therebetween. Thereafter, ion implantation for forming the source / drain 20 is performed by ion implantation using a resist pattern (not shown) as a mask. In this case, the N channel region of As + a few 10 keV 10
About 15 / cm 2 to 10 16 / cm 2 are introduced, and boron difluoride ion (BF 2 + )
About 10 15 / cm 2 to 10 16 / cm 2 are introduced at 0 keV. After the completion of the ion implantation, the gate electrode 1
The side walls 19 of the six side walls are removed.
【００１５】次に、図２（１）に示すように、酸化膜１
８上にＬＰ−ＳｉＮ膜（減圧ＣＶＤ法によって成膜した
窒化膜シリコン膜）２１を数１０ｎｍの膜厚で形成し、
この上層にＳｉＯ2 （酸化シリコン）膜２２を数１００
ｎｍの膜厚で形成し、さらにこの上層にＢＰＳＧ（ホウ
素リンシリケートガラス）膜２３を数１００ｎｍの膜厚
で形成する。その後、ＢＰＳＧ膜２３をフローして平坦
化する。以上の各膜の形成は、ＣＶＤ法によって行う。Next, as shown in FIG.
8, an LP-SiN film (nitride film silicon film formed by a low pressure CVD method) 21 is formed with a thickness of several tens nm.
Several hundreds of SiO 2 (silicon oxide) films 22 are formed on this
and a BPSG (boron phosphorus silicate glass) film 23 having a thickness of several 100 nm. After that, the BPSG film 23 is flowed and flattened. The above films are formed by a CVD method.
【００１６】次いで、図２（２）に示すように、ＢＰＳ
Ｇ膜２３の上部にビット線の反転レジストパターン２４
を形成する。次に、このレジストパターン２４をマスク
に用いてＢＰＳＧ膜２３及びＳｉＯ2 膜２２を異方性エ
ッチングすることによって、埋め込み配線用の溝２５を
形成する。その後、レジストパターン２４を除去する。Next, as shown in FIG.
A bit line inversion resist pattern 24 is formed on the G film 23.
To form Next, using the resist pattern 24 as a mask, the BPSG film 23 and the SiO 2 film 22 are anisotropically etched to form a groove 25 for buried wiring. After that, the resist pattern 24 is removed.
【００１７】次に、図３（１）に示すように、溝２５の
内壁を覆う状態で、ＢＰＳＧ膜２３上に絶縁膜（例えば
ＳｉＯ2 膜やＳｉＮ膜）２６を数１０ｎｍの膜厚でＣＶ
Ｄ成膜によって形成し、この上層にＷＳｉ膜２７を数１
０ｎｍの膜厚で形成し、さらにこの上層にd-polyＳｉ膜
２８を数１００ｎｍの膜厚で形成する。上記各膜の成膜
は、ＣＶＤ法によって行う。ただし、ここでは図示を省
略したが、絶縁膜２６とＷＳｉ膜２７との密着性を確保
するために、絶縁膜２６上に数１０ｎｍの膜厚のポリシ
リコン膜を形成しても良い。Next, as shown in FIG. 3A, an insulating film (for example, an SiO 2 film or a SiN film) 26 is formed on the BPSG film 23 in a thickness of several tens nm to cover the inner wall of the groove 25 by CV.
D film formation, and a WSi film 27 is
Then, a d-polySi film 28 is formed thereon to a thickness of several 100 nm. The above films are formed by a CVD method. However, although not shown here, a polysilicon film having a thickness of several tens nm may be formed on the insulating film 26 in order to secure adhesion between the insulating film 26 and the WSi film 27.
【００１８】次に、d-polyＳｉ膜２８上に、ビットコン
タクト及びノードコンタクト形成のためのレジストパタ
ーン２９を形成する。その後、レジストパターン２９を
マスクに用いてd-polyＳｉ膜２８及びＷＳｉ膜２７を異
方性エッチングすることによって、絶縁膜２６に達する
孔３０を形成する。しかる後、レジストパターン２９を
除去する。Next, a resist pattern 29 for forming bit contacts and node contacts is formed on the d-polySi film 28. Thereafter, the holes 30 reaching the insulating film 26 are formed by anisotropically etching the d-polySi film 28 and the WSi film 27 using the resist pattern 29 as a mask. After that, the resist pattern 29 is removed.
【００１９】次いで、図３（２）に示すように、孔３０
の側壁にd-polyＳｉからなるサイドウォール３１を形成
する。その後、d-polyＳｉ膜２８及びサイドウォール３
１をマスクに用いて、絶縁膜２６、ＢＰＳＧ膜２３、Ｓ
ｉＯ2 膜２２、ＬＰ−ＳｉＮ膜２１及び酸化膜１８を異
方性エッチングし、半導体基板１１に達するシュリンク
した孔３２を形成する。次に、孔３２内を埋め込む状態
で、d-polyＳｉ膜３３を数１０ｎｍの膜厚でＣＶＤ成膜
し、これによってビットコンタクト３３ａ、記憶ノード
コンタクト３３ｂ及びその他のコンタクト３３ｃを形成
する。Next, as shown in FIG.
Is formed on the side wall 31 of d-polySi. After that, the d-polySi film 28 and the side wall 3
1 as a mask, the insulating film 26, the BPSG film 23,
The iO 2 film 22, the LP-SiN film 21, and the oxide film 18 are anisotropically etched to form a shrink hole 32 reaching the semiconductor substrate 11. Next, a d-polySi film 33 having a thickness of several tens nm is formed by CVD in a state where the inside of the hole 32 is buried, thereby forming a bit contact 33a, a storage node contact 33b, and other contacts 33c.
【００２０】次いで、図４（１）に示すように、d-poly
Ｓｉ膜（３３）〜ＢＰＳＧ膜（２３）までをＣＭＰ（Ch
emical Mechanical Polishing)法によって平坦化研磨
し、これによって絶縁膜に埋め込まれたビット線３４ａ
やその他の埋め込み配線３４ｂを形成する。その後、こ
れらのビット線３４ａ、埋め込み配線３４ｂ及び上記各
コンタクト３３ａ〜３３ｃを覆う状態で、半導体基板１
１の上方に層間絶縁膜（例えばＳｉＮ膜）３５をＣＶＤ
成膜する。Next, as shown in FIG. 4A, the d-poly
CMP (Ch) from Si film (33) to BPSG film (23)
(Electrical Mechanical Polishing) method to flatten and polish, thereby forming the bit line 34a embedded in the insulating film.
And other embedded wirings 34b are formed. Thereafter, the semiconductor substrate 1 is covered with the bit line 34a, the buried wiring 34b, and the contacts 33a to 33c.
1 above, an interlayer insulating film (for example, a SiN film) 35
Form a film.
【００２１】次に、図４（２）に示すように、層間絶縁
膜３５上に、ＳｉＯ2 膜３６を数１００ｎｍの膜厚で形
成し、さらにポリシリコン膜３７を膜厚数１０ｎｍ〜数
１００ｎｍで形成する。これらの膜の形成はＣＶＤ法に
よって行う。次いで、ポリシリコン膜３７上に、ＤＲＡ
Ｍの記憶ノードを反転させた形状のレジストパターン３
８を形成する。その後、このレジストパターン３８をマ
スクに用いたエッチングによって、ポリシリコン膜３７
及びＳｉＯ2 膜３６を異方性エッチングし、記憶ノード
形成のための溝３９を形成する。しかる後、レジストパ
ターン３８を除去する。Next, as shown in FIG. 4B, an SiO 2 film 36 is formed on the interlayer insulating film 35 to a thickness of several hundred nm, and a polysilicon film 37 is further formed to a thickness of several tens nm to several hundred nm. Formed. These films are formed by a CVD method. Next, DRA is formed on the polysilicon film 37.
Resist pattern 3 with inverted shape of M storage node
8 is formed. Thereafter, the polysilicon film 37 is etched by using the resist pattern 38 as a mask.
Then, the SiO 2 film 36 is anisotropically etched to form a groove 39 for forming a storage node. After that, the resist pattern 38 is removed.
【００２２】その後、図５（１）に示すように、溝３９
の内壁にリンをドーピングさせたポリシリコンからなる
サイドウォール４０を形成し、サイドウォール４０及び
ポリシリコン膜３７をマスクにして層間絶縁膜３５を異
方性エッチングし、記憶ノードコンタクト３３ｂを露出
させる。次に、記憶ノードコンタクト３３ｂに接続させ
る状態で、d-polyＳｉ膜４１を数１０ｎｍの膜厚で形成
し、この上層に溝３９内を埋め込む状態でＳｉＯ2 膜４
２を数１００ｎｍの膜厚で形成する。これらの各膜の形
成は、ＣＶＤ法によって行う。Thereafter, as shown in FIG.
A sidewall 40 made of polysilicon doped with phosphorus is formed on the inner wall of the substrate, and the interlayer insulating film 35 is anisotropically etched using the sidewall 40 and the polysilicon film 37 as a mask to expose the storage node contact 33b. Next, a d-polySi film 41 having a thickness of several tens of nm is formed in a state of being connected to the storage node contact 33b, and the SiO 2 film 4 is formed in a state in which the trench 39 is buried in the upper layer.
2 is formed with a thickness of several 100 nm. These films are formed by a CVD method.
【００２３】次に、図５（２）に示すように、ＳｉＯ2
膜４２をエッチバックしてd-polyＳｉ膜４１を露出さ
せ、続いてＳｉＯ2 膜３６上のd-polyＳｉ膜４１をエッ
チング除去することによって、溝３９の内壁にのみ残っ
たd-polyＳｉ膜４１とサイドウォール４０とからなる記
憶ノード４１ａ（キャパシタの下部電極）を形成する。
その後、フッ酸を含有するエッチング液を用いて、Ｓｉ
Ｏ2 膜４２，３６を除去する。Next, as shown in FIG. 5 (2), SiO 2
The film 42 is etched back to expose the d-polySi film 41, and then the d-polySi film 41 on the SiO 2 film 36 is removed by etching, so that the d-polySi film 41 remaining only on the inner wall of the groove 39 is removed. The storage node 41a (the lower electrode of the capacitor) including the side wall 40 is formed.
Then, using an etching solution containing hydrofluoric acid,
The O 2 films 42 and 36 are removed.
【００２４】次に、図６（１）に示すように、記憶ノー
ド４１ａを覆う状態で、誘電体膜４３を形成する。この
場合、記憶ノード４１ａ表面を、アンモニア（ＮＨ3 ）
雰囲気中において８００℃以上の温度でランプアニール
を行って窒化し、次いでＳｉＮ膜または酸化タンタル
（Ｔａ2 Ｏ5 ）膜をＣＶＤ成膜によって形成することに
よって、複合膜からなる誘電体膜４３を得る。その後、
この誘電体膜４３を形成してなる基体上に、例えばd-po
lyＳｉまたは窒化チタン（ＴｉＮ）等からなる導電性材
料層４４を成膜する。この導電性材料層４４が、請求項
１に示す導電性材料層に対応するものである。次に、こ
の導電性材料層４４上に、ここでは図示を省略した反射
防止膜（例えばＳｉＯＮ膜）をプラズマＣＶＤ成膜によ
って形成する。Next, as shown in FIG. 6A, a dielectric film 43 is formed so as to cover the storage node 41a. In this case, the surface of the storage node 41a is changed to ammonia (NH 3 ).
Lamp annealing is performed in an atmosphere at a temperature of 800 ° C. or more to perform nitriding, and then a SiN film or a tantalum oxide (Ta 2 O 5 ) film is formed by CVD to obtain a dielectric film 43 made of a composite film. . afterwards,
On the substrate on which the dielectric film 43 is formed, for example, d-po
A conductive material layer 44 made of lySi or titanium nitride (TiN) is formed. This conductive material layer 44 corresponds to the conductive material layer described in claim 1. Next, on this conductive material layer 44, an antireflection film (for example, a SiON film) not shown is formed by plasma CVD.
【００２５】その後、図６（２）に示すように、この反
射防止膜上に、ＳｉＯ2 膜（すなわち、請求項１に示す
絶縁膜であり、ＳｉＯ2 膜に限定されることはない）４
５を数１００ｎｍ程度の膜厚でＣＶＤ成膜によって形成
した後、ＳｉＯ2 膜４５上にレジストパターン４６を形
成する。この際、上記反射防止膜によって、レジストパ
ターン４６を形成するためのリソグラフィーにおける露
光が精密に行われる。しかる後、このレジストパターン
４６をマスクに用いたエッチングによって、ロジック領
域１１ｂにゲート電極１６やソース／ドレイン２０に達
する孔（溝を含む）４７を形成する。上記ゲート電極１
６やソース／ドレイン２０が、請求項１に示す導電性材
料層よりも下層の導電層に対応するものであり、孔４７
が請求項１に示す孔に対応するものである。孔４７形成
後に、レジストパターン４６を除去する。尚、上記孔４
７は、コンタクトホールだけではなく、ソース／ドレイ
ン２０のような拡散層に接続させる埋め込み配線を形成
するための溝をも含むこととする。Thereafter, as shown in FIG. 6 (2), an SiO 2 film (that is, an insulating film according to claim 1 and is not limited to an SiO 2 film) is formed on the antireflection film.
5 is formed to a thickness of about several 100 nm by CVD film formation, and then a resist pattern 46 is formed on the SiO 2 film 45. At this time, the exposure in the lithography for forming the resist pattern 46 is precisely performed by the antireflection film. Thereafter, a hole (including a groove) 47 reaching the gate electrode 16 and the source / drain 20 is formed in the logic region 11b by etching using the resist pattern 46 as a mask. The above-mentioned gate electrode 1
6 and the source / drain 20 correspond to a conductive layer lower than the conductive material layer according to claim 1.
Corresponds to the hole described in claim 1. After the formation of the holes 47, the resist pattern 46 is removed. The hole 4
Reference numeral 7 includes not only a contact hole but also a groove for forming a buried wiring connected to a diffusion layer such as the source / drain 20.
【００２６】次に、図７（１）に示すように、孔４７の
内壁を覆う状態で、チタン（Ｔｉ）膜４８を数１０ｎｍ
の膜厚でスパッタ成膜またはＣＶＤ成膜によって形成す
る。次に、６００℃〜７００℃の熱処理を施して、孔４
７の底面のＴｉ膜４８部分をシリサイド化させると共
に、Ｔｉ膜４８表面を窒化させて窒化チタンとする。次
に、孔４７内を埋め込む状態で、タングステン膜を形成
し、孔４７内にこのタングステン（Ｗ）膜及びＴｉ膜４
８をエッチバックしてなるプラグ（すなわち請求項１に
示す埋め込み材料）４９を形成する。このプラグ４９
は、孔４７内の埋め込み配線をも含むこととする。この
際、上記Ｔｉ膜４８表面の窒化チタンによって、プラグ
４９を構成するＷと下地との反応が抑制される。Next, as shown in FIG. 7A, a titanium (Ti) film 48 is coated with a thickness of several tens of nm while covering the inner wall of the hole 47.
The film is formed by sputtering or CVD. Next, heat treatment at 600 ° C. to 700 ° C.
7, the Ti film 48 on the bottom surface is silicided, and the surface of the Ti film 48 is nitrided to form titanium nitride. Next, a tungsten film is formed in a state in which the hole 47 is buried, and the tungsten (W) film and the Ti film 4 are formed in the hole 47.
A plug 49 (ie, a filling material according to claim 1) 49 formed by etching back 8 is formed. This plug 49
Include the embedded wiring in the hole 47. At this time, the titanium nitride on the surface of the Ti film 48 suppresses the reaction between W constituting the plug 49 and the base.
【００２７】次に、図７（２）に示すように、ＳｉＯ2
膜４５上に、ＤＲＡＭのプレート電極及びロジック回路
の局所配線を形成するためのレジストパターン５０を形
成する。この際、上記反射防止膜によって、レジストパ
ターン５０を形成するためのリソグラフィーにおける露
光が精密に行われる。そして、このレジストパターン５
０をマスクに用いてたエッチングによって、ＳｉＯ2 膜
４５、導電性材料層４４及び誘電体膜４３をエッチング
する。これによって、メモリ領域１１ａに、導電性材料
層４４からなるＤＲＡＭのプレート電極４４ａ（すなわ
ち請求項１に示すプレート電極）を形成し、またロジッ
ク領域１１ｂに導電性材料層４４からなる局所配線４４
ｂ（すなわち請求項１に示す配線）を形成する。しかる
後、レジストパターン５０を除去する。Next, as shown in FIG. 7 (2), SiO 2
On the film 45, a resist pattern 50 for forming a plate electrode of a DRAM and a local wiring of a logic circuit is formed. At this time, the exposure in the lithography for forming the resist pattern 50 is precisely performed by the antireflection film. And this resist pattern 5
The SiO 2 film 45, the conductive material layer 44, and the dielectric film 43 are etched by etching using 0 as a mask. As a result, a plate electrode 44a (that is, a plate electrode according to claim 1) of the DRAM formed of the conductive material layer 44 is formed in the memory region 11a, and a local wiring 44 formed of the conductive material layer 44 is formed in the logic region 11b.
b (that is, the wiring described in claim 1) is formed. After that, the resist pattern 50 is removed.
【００２８】次に、図８（１）に示すように、ＣＶＤ成
膜によってＳｉＯ2 膜４５上に層間絶縁膜５１を形成
し、この層間絶縁膜５１表面を平坦化した後、この層間
絶縁膜５１上にレジストパターン５２を形成する。次い
で、このレジストパターン５２をマスクに用いて層間絶
縁膜５１及びＳｉＯ2 膜４５をエッチング除去し、これ
によってプレート電極４４ａ、局所配線４４ｂ、プラグ
４９に達する孔５３を形成する。しかる後、レジストパ
ターン５２を除去する。Next, as shown in FIG. 8A, an interlayer insulating film 51 is formed on the SiO 2 film 45 by CVD, and the surface of the interlayer insulating film 51 is planarized. A resist pattern 52 is formed on 51. Next, using the resist pattern 52 as a mask, the interlayer insulating film 51 and the SiO 2 film 45 are removed by etching, thereby forming a plate electrode 44 a, a local wiring 44 b, and a hole 53 reaching the plug 49. After that, the resist pattern 52 is removed.
【００２９】次に、図８（２）に示すように、孔５３の
内壁を覆う状態でＴｉＮ／Ｔｉ膜（すなわちＴｉ膜上に
ＴｉＮ膜を積層してなる膜）５４をスパッタ法、ＣＶＤ
法によって成膜した後、孔５３内をＷからなるプラグ５
５で埋め込む。その後、プラグ５５及び層間絶縁膜５１
上に、下層から順にＴｉＮ／Ｔｉ膜５６、ＡｌＣｕ（ア
ルミニウム−銅合金）５７、ＴｉＮ／Ｔｉ膜５８を成膜
し、これらをパターニングして配線形成する。Next, as shown in FIG. 8B, a TiN / Ti film (that is, a film obtained by laminating a TiN film on a Ti film) 54 is formed by sputtering or CVD while covering the inner wall of the hole 53.
After the film is formed by the method, a plug 5 made of W
Embed with 5. After that, the plug 55 and the interlayer insulating film 51
On top, a TiN / Ti film 56, an AlCu (aluminum-copper alloy) 57, and a TiN / Ti film 58 are formed in this order from the bottom, and these are patterned to form wiring.
【００３０】上記第１実施形態の製造方法によれば、導
電性材料層４４上をＳｉＯ2 膜４５で覆った状態で、こ
れらの層に形成した孔４７内にプラグ４９を形成した
後、導電性材料層４４及びＳｉＯ2 膜４５をパターニン
グしていることから、プラグ４９を構成するＴｉ膜４８
やタングステン膜に影響されず、プレート電極４４ａ及
び局所配線４４ｂとが導電性材料層４４のみ構成される
ことになる。したがって、導電性材料層４４及び埋め込
み材料（すなわちＴｉ膜４８やタングステン膜）との積
層構造でプレート電極及び配線が形成される場合と比較
して、プレート電極４４ａ及び局所配線４４ｂが薄膜化
され、これらの加工精度の向上を図ることが可能にな
る。According to the manufacturing method of the first embodiment, after the conductive material layer 44 is covered with the SiO 2 film 45, the plug 49 is formed in the hole 47 formed in these layers, and then the conductive material layer 44 is formed. Since the conductive material layer 44 and the SiO 2 film 45 are patterned, the Ti film 48 forming the plug 49 is formed.
The plate electrode 44a and the local wiring 44b are formed only of the conductive material layer 44 without being affected by the tungsten film. Therefore, the plate electrode 44a and the local wiring 44b are thinned as compared with the case where the plate electrode and the wiring are formed in a laminated structure of the conductive material layer 44 and the burying material (that is, the Ti film 48 and the tungsten film). These processing accuracy can be improved.
【００３１】また、導電性材料層４４上にプラグ４９を
構成する材料が直接積層されることがないため、導電性
材料層４４上を適宜選択された材質からなる反射防止膜
で覆った状態でこの導電性材料層４４のパターニングを
行うことが可能になる。このため、当該パターニングに
用いるレジストパターン４６を形成するためのリソグラ
フィーにおける露光を精密に行うことが可能になる。し
たがって、導電性材料層４４をパターニングしてなるプ
レート電極４４ａ及び局所配線４４ｂの加工精度をさら
に向上させることができる。Further, since the material forming the plug 49 is not directly laminated on the conductive material layer 44, the conductive material layer 44 is covered with an antireflection film made of an appropriately selected material. The conductive material layer 44 can be patterned. For this reason, it is possible to precisely perform exposure in lithography for forming the resist pattern 46 used for the patterning. Therefore, the processing accuracy of the plate electrode 44a and the local wiring 44b formed by patterning the conductive material layer 44 can be further improved.
【００３２】（第２実施形態）次に、請求項２記載の製
造方法を適用した第２実施形態を説明する。先ず、上記
第１実施形態において図１（１）〜図６（１）を用いて
説明した工程を同様に行うことによって、ＤＲＡＭの記
憶ノード４１ａを覆う状態で誘電体膜４３及び導電性材
料層４４（すなわち請求項２に示す導電性材料層）を形
成し、さらに図示を省略した反射防止膜を形成する。そ
して、次の工程からが第２実施形態で特徴的な工程にな
る。(Second Embodiment) Next, a second embodiment to which the manufacturing method according to claim 2 is applied will be described. First, by performing the steps described with reference to FIGS. 1 (1) to 6 (1) in the first embodiment in the same manner, the dielectric film 43 and the conductive material layer cover the storage node 41a of the DRAM. 44 (that is, a conductive material layer according to claim 2) is formed, and further, an anti-reflection film (not shown) is formed. Then, the following steps are characteristic steps in the second embodiment.
【００３３】すなわち、図９（１）に示すように、導電
性材料層４４上の反射防止膜上（図面においては導電性
材料層４４）上に、ＤＲＡＭのプレート電極及びロジッ
ク回路の局所配線を形成するためのレジストパターン７
０を形成する。この際、上記反射防止膜によって、レジ
ストパターン７０を形成するためのリソグラフィーにお
ける露光が精密に行われる。そして、このレジストパタ
ーン７０をマスクに用いたエッチングによって、上記反
射防止膜、導電性材料層４４及び誘電体膜４３をエッチ
ングする。これによって、メモリ領域１１ａに、導電性
材料層４４からなるＤＲＡＭのプレート電極４４ａ（す
なわち、請求項２に示すプレート電極）を形成し、また
ロジック領域１１ｂに導電性材料層４４からなる局所配
線４４ｂ（すなわち請求項２に示す配線）を形成する。
その後、レジストパターン７０を除去する。That is, as shown in FIG. 9A, the plate electrode of the DRAM and the local wiring of the logic circuit are formed on the antireflection film on the conductive material layer 44 (the conductive material layer 44 in the drawing). Resist pattern 7 for forming
0 is formed. At this time, the lithography for forming the resist pattern 70 is precisely performed by the antireflection film. Then, the antireflection film, the conductive material layer 44, and the dielectric film 43 are etched by etching using the resist pattern 70 as a mask. As a result, a DRAM plate electrode 44a (that is, a plate electrode according to claim 2) formed of the conductive material layer 44 is formed in the memory region 11a, and a local wiring 44b formed of the conductive material layer 44 is formed in the logic region 11b. (That is, the wiring according to claim 2) is formed.
After that, the resist pattern 70 is removed.
【００３４】次に、図９（２）に示すように、プレート
電極４４ａ及び局所配線４４ｂを覆う状態で、ＳｉＯ2
膜７１（すなわち、請求項２に示す絶縁膜に対応するも
のであり、ＳｉＯ2 膜に限定されることはない）を数１
００ｎｍの膜厚でＣＶＤ成膜によって形成する。その
後、ＳｉＯ2 膜７１上にレジストパターン７２を形成す
る。この際、上記反射防止膜によって、レジストパター
ン７２を形成するためのリソグラフィーにおける露光が
精密に行われる。しかる後、このレジストパターン７２
をマスクに用いたエッチングによって、ロジック領域１
１ｂにゲート電極１６やソース／ドレイン２０に達する
と共に、側壁に局所配線４４ｂを露出させた孔（溝を含
む）７３を形成する。上記ゲート電極１６やソース／ド
レイン２０は、請求項２に示す導電性材料層よりも下層
の導電層に対応するものであり、孔７３は請求項２に示
す孔に対応するものである。そして、孔７３形成後にレ
ジストパターン７２を除去する。尚、上記孔７３は、コ
ンタクトホールだけではなく、ソース／ドレイン２０の
ような拡散層に接続させる埋め込み配線を形成するため
の溝をも含むこととする。[0034] Next, as shown in FIG. 9 (2), in the state of covering the plate electrode 44a and the local wiring 44b, SiO 2
The film 71 (that is, it corresponds to the insulating film described in claim 2 and is not limited to the SiO 2 film) is expressed by the following equation (1).
It is formed by CVD film formation with a thickness of 00 nm. After that, a resist pattern 72 is formed on the SiO 2 film 71. At this time, the exposure in the lithography for forming the resist pattern 72 is precisely performed by the antireflection film. Thereafter, the resist pattern 72 is formed.
Logic region 1 by etching using
1b, a hole (including a groove) 73 that reaches the gate electrode 16 and the source / drain 20 and exposes the local wiring 44b is formed on the side wall. The gate electrode 16 and the source / drain 20 correspond to a conductive layer below the conductive material layer described in claim 2, and the hole 73 corresponds to the hole described in claim 2. Then, after forming the holes 73, the resist pattern 72 is removed. Note that the hole 73 includes not only a contact hole but also a groove for forming a buried wiring connected to a diffusion layer such as the source / drain 20.
【００３５】次に、図１０（１）に示すように、孔７３
内にプラグ７４（すなわち請求項２に示す孔７３内に埋
め込んだ導電性材料）を形成する。このプラグ７４の形
成は、上記第１実施形態で図７（１）を用いて説明した
プラグ（４９）の形成と同様に行う。その後、プラグ７
４及びＳｉＯ2 膜７１を覆う状態で表面平坦な層間絶縁
膜７５を形成し、この層間絶縁膜７５上にレジストパタ
ーン７６を形成する。次いで、このレジストパターン７
６をマスクに用いて層間絶縁膜７５及びＳｉＯ2 膜７１
をエッチング除去し、これによってプレート電極４４
ａ、局所配線４４ｂ、プラグ７４に達する孔７７を形成
する。しかる後、レジストパターン７６を除去する。以
上、層間絶縁膜７５及び孔７７の形成は、上記第１実施
形態で図８（１）を用いて説明した層間絶縁膜（５１）
及び孔（５３）の形成と同様に行う。Next, as shown in FIG.
A plug 74 (that is, a conductive material embedded in the hole 73 according to claim 2) is formed therein. The formation of the plug 74 is performed in the same manner as the formation of the plug (49) described with reference to FIG. 7A in the first embodiment. Then plug 7
An interlayer insulating film 75 having a flat surface is formed so as to cover the SiO 2 film 71 and the SiO 2 film 71, and a resist pattern 76 is formed on the interlayer insulating film 75. Next, the resist pattern 7
6 as a mask, an interlayer insulating film 75 and a SiO 2 film 71
Is removed by etching, whereby the plate electrode 44 is removed.
a, a local wiring 44b, and a hole 77 reaching the plug 74 are formed. After that, the resist pattern 76 is removed. As described above, the formation of the interlayer insulating film 75 and the hole 77 is performed by the interlayer insulating film (51) described in the first embodiment with reference to FIG.
And the formation of the holes (53).
【００３６】次に、図１０（２）に示すように、孔７７
内をプラグ７８で埋め込んだ後、プラグ７８上及び層間
絶縁膜７５上に下層から順にＴｉＮ／Ｔｉ膜７９、Ａｌ
Ｃｕ８０、ＴｉＮ／Ｔｉ膜８１を積層してなる配線を形
成する。上記プラグ７８及び配線の形成は、上記第１実
施形態で図８（２）を用いて説明したと同様に行う。Next, as shown in FIG.
After filling the inside with a plug 78, a TiN / Ti film 79, an Al
A wiring formed by laminating Cu80 and TiN / Ti film 81 is formed. The formation of the plug 78 and the wiring is performed in the same manner as described with reference to FIG. 8B in the first embodiment.
【００３７】上記第２実施形態の製造方法によれば、導
電性材料層４４をパターニングしてなるプレート電極４
４ａ及び局所配線４４ｂをＳｉＯ2 膜７１で覆った状態
で、局所配線４４ｂをエッチングして形成した孔７３内
にプラグ７４を形成することから、プラグ７４を構成す
る材料の影響を受けることなく、プレート電極４４ａ及
び局所配線４４ｂが導電性材料層４４のみで構成される
ことになる。したがって、導電性材料層４４及びプラグ
７４を構成する材料との積層構造でプレート電極や局所
配線が形成される場合と比較して、プレート電極４４ａ
及び局所配線４４ｂが薄膜化され、これらの加工精度を
向上させることが可能になる。According to the manufacturing method of the second embodiment, the plate electrode 4 formed by patterning the conductive material layer 44
Since the plug 74 is formed in the hole 73 formed by etching the local wiring 44b with the 4a and the local wiring 44b covered with the SiO 2 film 71, the plug 74 is not affected by the material constituting the plug 74. The plate electrode 44a and the local wiring 44b are composed of only the conductive material layer 44. Therefore, compared with the case where the plate electrode or the local wiring is formed in a laminated structure with the material forming the conductive material layer 44 and the plug 74, the plate electrode 44a
In addition, the local wiring 44b is thinned, so that the processing accuracy thereof can be improved.
【００３８】また、導電性材料層４４上にプラグ７４を
構成する材料が直接積層されることがないため、導電性
材料層４４上を適宜選択された材質からなる反射防止膜
で覆った状態でこの導電性材料層４４のパターニングを
行うことが可能になる。このため、当該パターニングに
用いるレジストパターン７０を形成するためのリソグラ
フィーにおける露光を精密に行うことが可能になる。し
たがって、導電性材料層４４をパターニングしてなるプ
レート電極４４ａ及び局所配線４４ｂの加工精度をさら
に向上させることが可能になる。Further, since the material forming the plug 74 is not directly laminated on the conductive material layer 44, the conductive material layer 44 is covered with an antireflection film made of an appropriately selected material. The conductive material layer 44 can be patterned. For this reason, it becomes possible to precisely perform exposure in lithography for forming the resist pattern 70 used for the patterning. Therefore, the processing accuracy of the plate electrode 44a and the local wiring 44b formed by patterning the conductive material layer 44 can be further improved.
【００３９】[0039]
【発明の効果】以上説明したように本発明の請求項１及
び請求項２記載の半導体装置の製造方法によれば、同一
の導電性材料層からなるＤＲＡＭのプレート電極とその
他の素子の配線とを形成すると共に、上記導電性材料層
よりも下層に埋め込み材料を接続させる場合に、埋め込
み材料の影響を受けることなく導電性材料層のみをパタ
ーニングしてなるプレート電極及び配線を形成すること
が可能になる。このため、プレート電極及び配線を構成
する導電性材料層が薄膜化し、これらの加工精度を向上
させて微細化を図ることが可能になる。したがって、Ｄ
ＲＡＭとその他の素子とを同一基体上に設けてなる半導
体装置の集積度を向上させることが可能になる。As described above, according to the method of manufacturing a semiconductor device according to the first and second aspects of the present invention, the plate electrode of the DRAM made of the same conductive material layer and the wiring of the other elements are formed. When a filling material is connected to a layer lower than the conductive material layer, a plate electrode and a wiring can be formed by patterning only the conductive material layer without being affected by the filling material. become. For this reason, the conductive material layer forming the plate electrode and the wiring is thinned, and it is possible to improve the processing accuracy of the conductive material layer and to achieve the miniaturization. Therefore, D
The degree of integration of a semiconductor device in which a RAM and other elements are provided on the same base can be improved.
【図１】第１実施形態を説明するための断面工程図（そ
の１）である。FIG. 1 is a sectional process view (1) for explaining a first embodiment;
【図２】第１実施形態を説明するための断面工程図（そ
の２）である。FIG. 2 is a sectional process view (part 2) for describing the first embodiment;
【図３】第１実施形態を説明するための断面工程図（そ
の３）である。FIG. 3 is a sectional process view (part 3) for describing the first embodiment.
【図４】第１実施形態を説明するための断面工程図（そ
の４）である。FIG. 4 is a sectional process view (part 4) for explaining the first embodiment;
【図５】第１実施形態を説明するための断面工程図（そ
の５）である。FIG. 5 is a sectional process view (5) for explaining the first embodiment;
【図６】第１実施形態を説明するための断面工程図（そ
の６）である。FIG. 6 is a sectional process view (part 6) for describing the first embodiment.
【図７】第１実施形態を説明するための断面工程図（そ
の７）である。FIG. 7 is a sectional process view (7) for explaining the first embodiment;
【図８】第１実施形態を説明するための断面工程図（そ
の８）である。FIG. 8 is a sectional process view (8) for explaining the first embodiment;
【図９】第２実施形態を説明するための断面工程図（そ
の１）である。FIG. 9 is a sectional process view (1) for explaining the second embodiment;
【図１０】第２実施形態を説明するための断面工程図
（その２）である。FIG. 10 is a sectional process view (part 2) for describing the second embodiment;
【図１１】従来の製造方法を説明するための断面図であ
る。FIG. 11 is a cross-sectional view for explaining a conventional manufacturing method.
１１…半導体基板（基板）、１６…ゲート電極（導電
層）、２０…ソース／ドレイン（導電層）、４４…導電
性材料層、４４ａ…プレート電極、４４ｂ…局所配線
（配線）、４７，７３…孔、４９，７４…プラグ（埋め
込み材料）11 semiconductor substrate (substrate), 16 gate electrode (conductive layer), 20 source / drain (conductive layer), 44 conductive material layer, 44a plate electrode, 44b local wiring (wiring), 47, 73 ... holes, 49, 74 ... plugs (embedding material)
Claims (2)
上に設けてなる半導体装置の製造方法において、 前記基体上に、導電性材料層を形成する工程と、 前記導電性材料層上に絶縁膜を形成する工程と、 前記絶縁膜及び前記導電性材料層をエッチングすること
によって、当該導電性材料層よりも下層の導電層に達す
る孔を形成する工程と、 前記孔内を導電性の埋め込み材料で埋め込む工程と、 前記絶縁膜及び前記導電性材料層をパターニングするこ
とによって、当該導電性材料層からなる前記ＤＲＡＭの
プレート電極と前記その他の素子の配線とを形成する工
程とを行うこと特徴とする半導体装置の製造方法。1. A method for manufacturing a semiconductor device in which a DRAM and other elements are provided on the same substrate, wherein: a step of forming a conductive material layer on the substrate; A step of forming a film, a step of forming a hole reaching the conductive layer below the conductive material layer by etching the insulating film and the conductive material layer, and a conductive filling in the hole. Embedding with a material; and patterning the insulating film and the conductive material layer to form a plate electrode of the DRAM made of the conductive material layer and wiring of the other element. Manufacturing method of a semiconductor device.
上に形成してなる半導体装置の製造方法において、 前記基体上に、導電性材料層を形成する工程と、 前記導電性材料層をパターニングすることによって、当
該導電性材料層からなる前記ＤＲＡＭのプレート電極と
前記その他の素子の配線とを形成する工程と、 前記プレート電極と前記配線とを覆う状態で、前記基体
上に絶縁膜を形成する工程と、 前記絶縁膜及び前記配線をエッチングすることによっ
て、当該配線よりも下層の導電層に達する孔を形成する
工程と、 前記孔内を導電性の埋め込み材料で埋め込む工程とを行
うこと特徴とする半導体装置の製造方法。2. A method for manufacturing a semiconductor device, comprising: forming a DRAM and another element on the same substrate; forming a conductive material layer on the substrate; and patterning the conductive material layer. Forming a plate electrode of the DRAM made of the conductive material layer and wiring of the other element, and forming an insulating film on the base in a state of covering the plate electrode and the wiring. Performing a step of forming a hole reaching the conductive layer below the wiring by etching the insulating film and the wiring; and filling the inside of the hole with a conductive filling material. Manufacturing method of a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037076A JPH11238859A (en) | 1998-02-19 | 1998-02-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037076A JPH11238859A (en) | 1998-02-19 | 1998-02-19 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238859A true JPH11238859A (en) | 1999-08-31 |
Family
ID=12487474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10037076A Pending JPH11238859A (en) | 1998-02-19 | 1998-02-19 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238859A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431816B1 (en) * | 2002-06-29 | 2004-05-17 | 주식회사 하이닉스반도체 | Method for manufacturing a semiconductor device |
| JP2011049250A (en) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | Semiconductor device and method for manufacturing the same |
-
1998
- 1998-02-19 JP JP10037076A patent/JPH11238859A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431816B1 (en) * | 2002-06-29 | 2004-05-17 | 주식회사 하이닉스반도체 | Method for manufacturing a semiconductor device |
| JP2011049250A (en) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | Semiconductor device and method for manufacturing the same |
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