JPH11214650A - Semiconductor device and manufacture thereof - Google Patents
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- JPH11214650A JPH11214650A JP10011287A JP1128798A JPH11214650A JP H11214650 A JPH11214650 A JP H11214650A JP 10011287 A JP10011287 A JP 10011287A JP 1128798 A JP1128798 A JP 1128798A JP H11214650 A JPH11214650 A JP H11214650A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、特にサブミクロンのデザインルー
ルで高密度に素子が集積される集積回路に適用して有用
な高融点金属配線技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a high melting point metal wiring technique useful for an integrated circuit in which elements are integrated at a high density according to a submicron design rule.
【0002】[0002]
【従来の技術】DRAM等の大規模集積回路(LSI)
においては、通常多層配線が不可欠となり、また配線上
に更に配線を重ねるためには配線材料に耐熱性が要求さ
れる。この様なLSIの耐熱配線材料としては、タング
ステン(W)が多く用いられる。W配線を、Siとの反
応を防止しながら、MOSトランジスタの浅いソース,
ドレイン拡散層等にコンタクトさせる配線技術として、
次のような方法が提案されている。2. Description of the Related Art Large-scale integrated circuits (LSI) such as DRAMs
In such a case, a multilayer wiring is usually indispensable, and a wiring material needs to have heat resistance in order to further overlap the wiring on the wiring. Tungsten (W) is often used as a heat-resistant wiring material for such an LSI. While preventing the W wiring from reacting with Si, the shallow source of the MOS transistor
As a wiring technology to contact the drain diffusion layer etc.,
The following methods have been proposed.
【0003】MOSトランジスタが形成された基板上に
絶縁膜を堆積し、この絶縁膜に拡散層に達するコンタク
ト孔を形成した後、基板全面にチタン(Ti)膜をスパ
ッタ法により堆積する。続いて窒化チタン(TiN)膜
を反応性スパッタ法により堆積する。この状態で550
〜600℃で熱処理して、コンタクト孔底部にTiとシ
リコンとの反応によるチタンシリサイド(TiSi2)
を形成する。その後、CVD法によりW膜を堆積してコ
ンタクト孔を埋め込む。An insulating film is deposited on a substrate on which a MOS transistor is formed, a contact hole reaching a diffusion layer is formed in the insulating film, and then a titanium (Ti) film is deposited on the entire surface of the substrate by sputtering. Subsequently, a titanium nitride (TiN) film is deposited by a reactive sputtering method. 550 in this state
Heat treatment at ~ 600 ° C. to form titanium silicide (TiSi 2 ) on the bottom of the contact hole by the reaction between Ti and silicon
To form After that, a W film is deposited by the CVD method to fill the contact hole.
【0004】更に、コンタクト孔形成後に浅い配線溝を
形成し、コンタクト孔と配線溝に同時に配線層を埋め込
む技術も提案されている。この様な配線技術をDRAM
のビット線に応用した例は例えば、1995 Symposium on
VLSI Technology, Digest of Technical Papers, pp.15
-16 に記載されている。この例では、トレンチキャパシ
タを有するDRAMが記載されており、ビット線形成後
の熱工程は例えば600℃以下の比較的低温である。Further, a technique has been proposed in which a shallow wiring groove is formed after the formation of a contact hole, and a wiring layer is simultaneously buried in the contact hole and the wiring groove. Such wiring technology is used for DRAM
An example of application to the bit line of the 1995 Symposium on
VLSI Technology, Digest of Technical Papers, pp.15
-16. In this example, a DRAM having a trench capacitor is described, and a thermal process after forming a bit line is performed at a relatively low temperature of, for example, 600 ° C. or less.
【0005】TiN膜は、W−CVD時の接着層として
の役割と、WとSiとの反応を防止するバリア層として
の役割を持つ。TiN膜がバリア層として十分な役割を
果たすための最低膜厚は、その後のプロセス温度に依存
しており、温度が高いほど厚くなる。例えば、Ti膜を
10nm厚にスパッタし、連続してTiN膜をスパッタ
し、600℃でシリサイド膜形成を行い、その後W膜を
CVDにより500nm堆積し、更にその後780℃,
2時間の熱処理を行うものとする。この様な条件では、
TiN膜の厚さが20nm以上必要であることが判って
いる。The TiN film has a role as an adhesive layer at the time of W-CVD and a role as a barrier layer for preventing a reaction between W and Si. The minimum film thickness for the TiN film to play a sufficient role as a barrier layer depends on the subsequent process temperature, and increases as the temperature increases. For example, a Ti film is sputtered to a thickness of 10 nm, a TiN film is sputtered continuously, a silicide film is formed at 600 ° C., and then a W film is deposited to a thickness of 500 nm by CVD.
The heat treatment is performed for 2 hours. Under these conditions,
It has been found that the thickness of the TiN film needs to be 20 nm or more.
【0006】拡散層に対する配線コンタクトのために、
Tiを堆積して拡散層との間で反応させてシリサイドを
形成し、更にこの上にTiNを堆積する技術は、例えば
特開平2−119129号公報にも開示されている。For wiring contact to the diffusion layer,
A technique of depositing Ti, reacting it with a diffusion layer to form silicide, and further depositing TiN thereon is also disclosed, for example, in Japanese Patent Application Laid-Open No. 2-119129.
【0007】[0007]
【発明が解決しようとする課題】しかし、上述したTi
N膜によるバリアを利用する配線技術は、デザインルー
ルがサブクォーターミクロンになり、コンタクト孔の径
もサブクォーターミクロンと微細化されると、十分なバ
リア性を確保することが難しくなってくる。その理由
は、第1に、スパッタ法によるTiN膜はカバレージが
よくないため、微細径で垂直側壁を持つコンタクト孔に
埋め込み形成しようとすると、コンタクト孔底部コーナ
ーでTiN膜の膜厚が薄くなることである。第2に、多
層配線を構造を用いる高密度LSIにおいて、拡散層に
コンタクトする配線を形成した後に更に高温の熱工程が
ある場合に、その熱工程でバリア性が更に劣化すること
である。However, the above-mentioned Ti
In a wiring technique using a barrier made of an N film, if the design rule becomes sub-quarter micron and the diameter of the contact hole is reduced to sub-quarter micron, it becomes difficult to secure sufficient barrier properties. The first reason is that the TiN film formed by the sputtering method has poor coverage, and therefore, when trying to bury the TiN film in a contact hole having a fine diameter and vertical side walls, the thickness of the TiN film becomes thin at the bottom corner of the contact hole. It is. Secondly, in a high-density LSI using a multilayer wiring structure, if a higher-temperature heat step is performed after forming a wiring contacting the diffusion layer, the barrier property is further degraded in the heat step.
【0008】具体的に例えば、拡散層に接続されるW配
線の形成後に高温の熱工程が必要となる例として、例え
ば、1997 Symposium on VSLI Technology, Digest of T
echnical Papers, pp.17-18 において提案されているD
RAM技術がある。このDRAM技術は、メモリセルア
レイのビット線をW膜により形成し、このビット線に対
して自己整合的にキャパシタ・ノードとなるポリシリコ
ン膜によるプラグ(以下、ポリプラグという)に対する
コンタクト孔を形成して、スタックト・キャパシタ構造
を形成するものである。ビット線に対して自己整合的に
コンタクト孔を形成するためには、ビット線上にはシリ
コン窒化膜マスクを形成する工程が必要になる。シリコ
ン窒化膜の形成法には、比較的低温のプラズマCVD法
と、比較的高温を要する減圧CVD(LPCVD)法が
あるが、カバレージの点からはLPCVD法が望まし
く、この方法では700℃以上の温度が必要となる。提
案されているDRAM技術においては、メモリセルアレ
イ領域では、拡散層に対してポリプラグを立てて、W膜
配線はこのポリプラグにコンタクトさせて、直接拡散層
にはコンタクトさせないようにしている。しかし、周辺
回路において、ビット線と同じW膜により配線及び拡散
層コンタクトを形成したとすると、その後の熱工程によ
りW配線のコンタクト部でのバリア性が確保できなくな
る。Specifically, for example, as an example in which a high-temperature heating step is required after forming a W wiring connected to a diffusion layer, for example, 1997 Symposium on VSLI Technology, Digest of T
D proposed in echnical Papers, pp.17-18
There is RAM technology. In this DRAM technology, a bit line of a memory cell array is formed of a W film, and a contact hole for a plug (hereinafter, referred to as a poly plug) of a polysilicon film serving as a capacitor node is formed in self-alignment with the bit line. , To form a stacked capacitor structure. In order to form a contact hole in a self-aligned manner with respect to the bit line, a step of forming a silicon nitride film mask on the bit line is required. The silicon nitride film can be formed by a plasma CVD method at a relatively low temperature or a low pressure CVD (LPCVD) method requiring a relatively high temperature. From the viewpoint of coverage, the LPCVD method is desirable. Temperature is required. In the proposed DRAM technology, in the memory cell array region, a poly plug is formed on the diffusion layer, and the W film wiring is brought into contact with the poly plug, but not directly with the diffusion layer. However, if the wiring and the diffusion layer contact are formed of the same W film as the bit line in the peripheral circuit, a barrier process at the contact portion of the W wiring cannot be ensured by a subsequent heat process.
【0009】この発明は、上記事情を考慮してなされも
ので、微細なコンタクト孔に対して優れたバリア性をも
って高融点金属配線をコンタクトさせることを可能とし
た半導体装置及びその製造方法を提供することを目的と
している。The present invention has been made in view of the above circumstances, and provides a semiconductor device capable of contacting a high melting point metal wiring with excellent barrier properties to a fine contact hole, and a method of manufacturing the same. It is intended to be.
【0010】[0010]
【課題を解決するための手段】この発明に係る半導体装
置は、シリコン基板と、このシリコン基板に形成された
拡散層を含む素子と、この素子が形成された基板上に表
面が平坦になるように形成された第1の絶縁膜と、この
第1の絶縁膜に形成された前記拡散層に対するコンタク
ト孔と、前記第1の絶縁膜に前記コンタクト孔部分を含
んでコンタクト孔より浅く形成されたより配線溝と、前
記コンタクト孔の底部に前記拡散層との反応により形成
されて埋め込まれた高融点金属シリサイド膜と、前記コ
ンタクト孔及び配線溝に周辺の前記第1の絶縁膜の面位
置より窪んだ状態に埋め込み形成された高融点金属窒化
物膜と多結晶シリコン膜との積層膜からなる配線と、こ
の配線上の窪みに前記第1の絶縁膜と同じ面位置になる
ように埋め込み形成された第2の絶縁膜と、を有するこ
とを特徴とする。A semiconductor device according to the present invention has a silicon substrate, an element including a diffusion layer formed on the silicon substrate, and a flat surface on the substrate on which the element is formed. A first insulating film formed in the first insulating film, a contact hole for the diffusion layer formed in the first insulating film, and a contact hole formed in the first insulating film including the contact hole portion to be shallower than the contact hole. A wiring groove, a refractory metal silicide film formed and buried at the bottom of the contact hole by a reaction with the diffusion layer, and recessed from the surface position of the first insulating film around the contact hole and the wiring groove; A wiring made of a laminated film of a refractory metal nitride film and a polycrystalline silicon film buried in a buried state, and a buried type formed in a recess on the wiring so as to have the same surface position as the first insulating film. And having a second insulating film.
【0011】この発明に係る半導体装置の第1の製造方
法は、シリコン基板に拡散層を含む素子を形成する工程
と、前記素子が形成されたシリコン基板を覆う絶縁膜を
形成する工程と、前記絶縁膜に前記拡散層に対するコン
タクト孔を形成する工程と、少なくとも前記コンタクト
孔内に第1の高融点金属膜を形成する工程と、前記コン
タクト孔底部に前記第1の高融点金属膜と拡散層との反
応により高融点金属シリサイド膜を形成する工程と、未
反応の前記第1の高融点金属膜を除去する工程と、窒素
を含む雰囲気中での反応性スパッタ法により少なくとも
前記コンタクト孔内に高融点金属窒化物膜を形成する工
程と、前記高融点金属窒化物膜上に重ねて第2の高融点
金属膜を形成して配線を形成する工程と、を有すること
を特徴とする。In a first method of manufacturing a semiconductor device according to the present invention, a step of forming an element including a diffusion layer on a silicon substrate; a step of forming an insulating film covering the silicon substrate on which the element is formed; Forming a contact hole for the diffusion layer in the insulating film, forming a first refractory metal film at least in the contact hole, and forming the first refractory metal film and the diffusion layer at the bottom of the contact hole Forming a high-melting-point metal silicide film by reacting with the above, removing the unreacted first high-melting-point metal film, and forming at least the inside of the contact hole by a reactive sputtering method in an atmosphere containing nitrogen. A step of forming a refractory metal nitride film; and a step of forming a second refractory metal film overlying the refractory metal nitride film to form a wiring.
【0012】この発明において好ましくは、前記絶縁膜
にコンタクト孔を形成した後、引き続きコンタクト孔を
含む配線形成領域にコンタクト孔より浅い配線溝を形成
する工程を有し、また前記第2の高融点金属膜により配
線を形成する工程は、第2の高融点金属膜及び高融点金
属窒化物膜をエッチバックして前記コンタクト孔及び配
線溝に埋め込むものとする。またこの発明において好ま
しくは、前記第1の高融点金属膜にはチタン膜、前記高
融点金属窒化物膜には窒化タングステン膜、前記第2の
高融点金属膜にはタングステン膜を用いる。Preferably, in the present invention, after forming a contact hole in the insulating film, the method further comprises the step of forming a wiring groove shallower than the contact hole in a wiring forming region including the contact hole. In the step of forming a wiring with a metal film, the second refractory metal film and the refractory metal nitride film are etched back and buried in the contact holes and the wiring grooves. Preferably, in the present invention, a titanium film is used for the first refractory metal film, a tungsten nitride film is used for the refractory metal nitride film, and a tungsten film is used for the second refractory metal film.
【0013】この発明に係る半導体装置の第2の製造方
法は、第シリコン基板に第1の高融点金属膜によるゲー
ト電極とこれに自己整合されたソース,ドレインとなる
拡散層を含む素子、及び第1の高融点金属膜による第1
層配線を形成する工程と、前記素子及び第1層配線が形
成されたシリコン基板を覆う絶縁膜を形成する工程と、
前記絶縁膜に前記拡散層に対するコンタクト孔を形成
し、続いてコンタクト孔の領域を含む配線形成領域にコ
ンタクト孔より浅い配線溝を形成する工程と、前記コン
タクト孔及び配線溝が形成された絶縁膜上に第2の高融
点金属膜を形成し、熱処理を行って前記コンタクト孔底
部に前記第2の高融点金属膜と拡散層との反応により高
融点金属シリサイド膜を形成する工程と、未反応の前記
第2の高融点金属膜を除去する工程と、窒素を含む雰囲
気中での反応性スパッタ法により前記コンタクト孔及び
配線溝を有する絶縁膜上に高融点金属窒化物膜を形成す
る工程と、前記高融点金属窒化物膜上に重ねて第3の高
融点金属膜を形成する工程と、前記第3の高融点金属膜
及び高融点金属窒化物膜をエッチバックして前記コンタ
クト孔及び配線溝に第2層配線を埋め込み形成する工程
と、を有することを特徴とする。According to a second method of manufacturing a semiconductor device according to the present invention, there is provided an element including a gate electrode formed of a first refractory metal film on a silicon substrate and a diffusion layer serving as a source and a drain self-aligned with the gate electrode. First refractory metal film
Forming a layer wiring, and forming an insulating film covering the silicon substrate on which the element and the first layer wiring are formed;
Forming a contact hole for the diffusion layer in the insulating film, and subsequently forming a wiring groove shallower than the contact hole in a wiring forming region including the region of the contact hole; and an insulating film formed with the contact hole and the wiring groove. Forming a second high-melting-point metal film thereon and performing a heat treatment to form a high-melting-point metal silicide film at the bottom of the contact hole by reaction between the second high-melting-point metal film and the diffusion layer; Removing the second refractory metal film, and forming a refractory metal nitride film on the insulating film having the contact holes and the wiring grooves by a reactive sputtering method in an atmosphere containing nitrogen. Forming a third refractory metal film overlying the refractory metal nitride film, and etching back the third refractory metal film and the refractory metal nitride film to form the contact hole and the wiring. In the groove Forming embedded two-layer wiring, and having a.
【0014】この発明に係る半導体装置の第3の製造方
法は、シリコン基板に第1の高融点金属膜によるゲート
電極とこれに自己整合されたソース,ドレインとなる拡
散層を含む素子、及び第1の高融点金属膜による第1層
配線を形成する工程と、前記素子及び第1層配線が形成
されたシリコン基板を覆う絶縁膜を形成する工程と、前
記絶縁膜に前記拡散層に対する第1のコンタクト孔を形
成する工程と、前記第1のコンタクト孔が形成された絶
縁膜上に第2の高融点金属膜を形成し、熱処理を行って
前記第1のコンタクト孔底部に前記第2の高融点金属膜
と拡散層との反応により高融点金属シリサイド膜を形成
する工程と、未反応の前記第2の高融点金属膜を除去す
る工程と、前記絶縁膜に前記第1層配線に対する第2の
コンタクト孔を形成し、続いて前記第1及び第2のコン
タクト孔を含む配線領域にこれらのコンタクト孔より浅
い配線溝を形成する工程と、窒素を含む雰囲気中での反
応性スパッタ法により前記第1,第2のコンタクト孔及
び配線溝を有する絶縁膜上に高融点金属窒化物膜を形成
する工程と、前記高融点金属窒化物膜上に重ねて第3の
高融点金属膜を形成する工程と、前記第3の高融点金属
膜及び高融点金属窒化物膜をエッチバックして前記第
1,第2のコンタクト孔及び配線溝に第2層配線を埋め
込み形成する工程と、を有することを特徴とする。According to a third method of manufacturing a semiconductor device according to the present invention, there is provided an element including a gate electrode of a first refractory metal film on a silicon substrate and a diffusion layer serving as a source and a drain self-aligned with the gate electrode. Forming a first layer wiring of a high melting point metal film, forming an insulating film covering the element and the silicon substrate on which the first layer wiring is formed, and forming a first layer on the insulating film with respect to the diffusion layer. Forming a second refractory metal film on the insulating film on which the first contact hole is formed, and performing heat treatment to form the second contact hole at the bottom of the first contact hole. Forming a refractory metal silicide film by reacting the refractory metal film with the diffusion layer; removing the unreacted second refractory metal film; Form 2 contact holes Forming a wiring groove shallower than the contact holes in the wiring region including the first and second contact holes; and forming the first and second wiring grooves by a reactive sputtering method in an atmosphere containing nitrogen. Forming a refractory metal nitride film on an insulating film having a contact hole and a wiring groove, forming a third refractory metal film on the refractory metal nitride film, 3) etching back the high melting point metal film and the high melting point metal nitride film to bury a second layer wiring in the first and second contact holes and the wiring grooves.
【0015】第2及び第3の製造方法において、好まし
くは、第1及び第3の高融点金属膜にはタングステン
膜、第2の高融点金属膜にはチタン膜、高融点金属窒化
物膜には窒化タングステン膜を用いる。In the second and third manufacturing methods, preferably, the first and third refractory metal films are made of a tungsten film, the second refractory metal film is made of a titanium film, and the refractory metal nitride film is used. Uses a tungsten nitride film.
【0016】この発明においては、コンタクト孔で拡散
層シリコンとの反応により高融点金属シリサイドを形成
した後、未反応の高融点金属を除去して、その後バリア
となる高融点金属窒化物膜形成を行っている。もし未反
応の高融点金属膜をコンタクト孔側壁に残したまま次の
バリア層形成を行うと、コンタクト孔がもともと極めて
小さい場合にその径が更に小さくなった状態でバリア層
を形成することになるとため、カバレージが一層悪くな
る。この発明では、バリア層形成時のコンタクト孔の径
をコンタクト孔加工時の大きさに保持できるので、カバ
レージの低下を抑制し、結果としてバリア性の低下を抑
えることができる。In the present invention, a high melting point metal silicide is formed by reacting with a diffusion layer silicon in a contact hole, and then an unreacted high melting point metal is removed, and then a high melting point metal nitride film serving as a barrier is formed. Is going. If the next barrier layer is formed while the unreacted refractory metal film remains on the side wall of the contact hole, if the contact hole is originally extremely small, the barrier layer will be formed in a state where the diameter is further reduced. Therefore, the coverage becomes worse. According to the present invention, since the diameter of the contact hole at the time of forming the barrier layer can be maintained at the size at the time of processing the contact hole, a decrease in coverage can be suppressed, and as a result, a decrease in barrier property can be suppressed.
【0017】またこの発明によると、高融点金属シリサ
イド膜をコンタクト孔底部に残した状態で、窒素を含む
雰囲気での反応性スパッタによりバリア層兼接着層とし
ての高融点金属窒化物膜を形成しているが、この工程で
高融点金属シリサイド膜の表面にはシリサイドと窒素の
反応により窒化シリコンを含む極薄のバリア膜が形成さ
れる。従って、その後の高融点金属窒化物及び高融点金
属を埋め込んだ時のバリア性が優れたものとなり、また
その配線形成後に更に熱工程があったとしてもバリア性
の劣化が少ない。Further, according to the present invention, while the high melting point metal silicide film is left at the bottom of the contact hole, a high melting point metal nitride film as a barrier layer and an adhesion layer is formed by reactive sputtering in an atmosphere containing nitrogen. However, in this step, an extremely thin barrier film containing silicon nitride is formed on the surface of the refractory metal silicide film by a reaction between silicide and nitrogen. Therefore, the barrier properties when the high melting point metal nitride and the high melting point metal are buried thereafter are excellent, and even if a further heating step is performed after the wiring is formed, the barrier properties are less deteriorated.
【0018】[0018]
【発明の実施の形態】以下、この発明をDRAMに適用
した実施例につき、メモリセルアレイの主要部と周辺回
路領域に着目して製造工程を説明する。図1(a),
(b)は、MOSトランジスタと第1層配線が形成され
た状態でのメモリセルアレイ領域の素子領域の断面と、
これに隣接するA−A′位置の断面を示し、図2は同じ
工程での周辺回路領域の断面を示している。シリコン基
板1には、素子形成に先立って例えばSTI技術により
素子分離絶縁膜2が埋め込み形成され、更にp型ウェル
3a,n型ウェル3bが形成されている。この基板1
に、メモリセルアレイ領域では、ポリシリコン膜5aと
第1層W膜5bとの積層膜によるゲート電極5がワード
線を形成するように一定のスペース/ラインで形成さ
れ、ゲート電極5に自己整合的にn+型ソース,ドレイ
ン拡散層6,7が形成される。ゲート電極5の側壁及び
上部にはハードマスクであるシリコン窒化膜(SiN
膜)11,12が形成され、ゲート電極5の間隙部に
は、拡散層6,7にコンタクトするポリシリコン膜によ
るプラグ(以下、ポリプラグという)8,9がゲート電
極と平行に走るストライプ状に埋め込み形成されてい
る。ポリプラグ8は、後に形成されるビット線に接続さ
れるものであり、ポリプラグ9は、後に形成されるスタ
ックト・キャパシタのキャパシタノードとなるものであ
る。ポリプラグの分離領域にはシリコン酸化膜13が埋
め込まれている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A description will now be given, with reference to an embodiment in which the present invention is applied to a DRAM, of a manufacturing process focusing on a main portion of a memory cell array and a peripheral circuit region. FIG. 1 (a),
(B) is a cross section of the element region of the memory cell array region in a state where the MOS transistor and the first layer wiring are formed;
FIG. 2 shows a cross section of the peripheral circuit region in the same step as FIG. Prior to element formation, an element isolation insulating film 2 is buried in the silicon substrate 1 by, for example, STI technology, and a p-type well 3a and an n-type well 3b are formed. This substrate 1
In the memory cell array region, a gate electrode 5 of a stacked film of a polysilicon film 5a and a first layer W film 5b is formed in a fixed space / line so as to form a word line, and is self-aligned with the gate electrode 5. Then, n + type source / drain diffusion layers 6 and 7 are formed. A silicon nitride film (SiN) serving as a hard mask is formed on the side walls and the upper portion of the gate electrode 5.
Films 11 and 12 are formed, and plugs (hereinafter, referred to as poly plugs) 8 and 9 made of a polysilicon film contacting the diffusion layers 6 and 7 are formed in stripes running in parallel with the gate electrodes in the gaps between the gate electrodes 5. It is embedded and formed. The poly plug 8 is to be connected to a bit line to be formed later, and the poly plug 9 is to be a capacitor node of a stacked capacitor to be formed later. A silicon oxide film 13 is buried in the isolation region of the poly plug.
【0019】この段階で周辺回路のPMOSトランジス
タ領域では、図2に示すように、メモリセルアレイ領域
と同じポリシリコン膜5aと第1層W膜5bによりゲー
ト電極22と素子分離絶縁膜2上に配設される第1層配
線21が形成され、p+型ソース,ドレイン拡散層2
4,25が形成されている。ゲート電極22及び第1層
配線21の側壁と上部はメモリセルアレイ領域と同様に
シリコン窒化膜11,12が形成され、配線の間隙部に
はシリコン酸化膜13が埋め込まれて、平坦化されてい
る。At this stage, in the PMOS transistor region of the peripheral circuit, as shown in FIG. 2, the same polysilicon film 5a and first layer W film 5b as those in the memory cell array region are arranged on the gate electrode 22 and the element isolation insulating film 2. A first layer wiring 21 is formed, and p + type source / drain diffusion layers 2 are formed.
4, 25 are formed. Silicon nitride films 11 and 12 are formed on the side walls and upper portions of the gate electrode 22 and the first layer wiring 21 in the same manner as in the memory cell array region, and a silicon oxide film 13 is buried in gaps between the wirings to be flattened. .
【0020】この後、図1及び図2にそれぞれ対応する
図3及び図4に示すように、第2層配線のための層間絶
縁膜31として例えばBPSG等のシリコン酸化膜を堆
積する。そしてこの層間絶縁膜31に、図4に示すよう
に、周辺回路のp+拡散層25に対するコンタクト孔3
2を形成する。Thereafter, as shown in FIGS. 3 and 4 respectively corresponding to FIGS. 1 and 2, a silicon oxide film such as BPSG is deposited as an interlayer insulating film 31 for the second layer wiring. Then, as shown in FIG. 4, a contact hole 3 for p + diffusion layer 25 of the peripheral circuit is formed in interlayer insulating film 31.
Form 2
【0021】続いて、図1及び図2にそれぞれ対応する
図5及び図6に示すように、基板全面にTi膜41をス
パッタにより堆積する。そして、550〜600℃の温
度で熱処理して、図6に示すように、コンタクト孔32
の底部でTi膜41とシリコンを反応させて、チタンシ
リサイド(TiSi2)膜42を形成する。その後、未
反応のTi膜41はエッチング除去する。Subsequently, as shown in FIGS. 5 and 6 corresponding to FIGS. 1 and 2, a Ti film 41 is deposited on the entire surface of the substrate by sputtering. Then, heat treatment is performed at a temperature of 550 to 600 ° C., as shown in FIG.
Reacts the Ti film 41 with silicon at the bottom of the film to form a titanium silicide (TiSi 2 ) film 42. Thereafter, the unreacted Ti film 41 is removed by etching.
【0022】なお、図6では、TiSi2膜42の上に
Ti膜41が残った状態を示しているが、コンタクト孔
32の底部で全てのTi膜がシリサイドになるまで反応
させてもよい。Although FIG. 6 shows a state in which the Ti film 41 remains on the TiSi 2 film 42, the reaction may be performed until all the Ti films become silicide at the bottom of the contact hole 32.
【0023】次に、図1及び図2にそれぞれ対応する図
7及び図8に示すように、メモリセルアレイ領域及び周
辺回路領域でそれぞれ、第1層のポリシリコン電極配線
に対するコンタクト孔を形成する。図7に示すメモリセ
ルアレイ領域のコンタクト孔33は、メモリトランジス
タのn+拡散層6に接続されたポリプラグ8に対して、
素子分離領域上でビット線をコンタクトさせるためのも
のである。また周辺回路では、図8に示すように、第1
層配線21に対するコンタクト孔34を示している。Next, as shown in FIGS. 7 and 8 corresponding to FIGS. 1 and 2, contact holes for the first-layer polysilicon electrode wiring are formed in the memory cell array region and the peripheral circuit region, respectively. The contact holes 33 in the memory cell array region shown in FIG. 7 are connected to the poly plugs 8 connected to the n + diffusion layers 6 of the memory transistors.
This is for contacting the bit line on the element isolation region. In the peripheral circuit, as shown in FIG.
The contact hole 34 for the layer wiring 21 is shown.
【0024】上述のようにコンタクト孔32〜34が開
けられた状態で、更に層間絶縁膜31を選択エッチング
して、図1及び図2にそれぞれ対応する図9及び図10
に示すように、それぞれコンタクト孔32〜34を含ん
で配線埋め込み領域に浅い配線溝43を形成する。With the contact holes 32 to 34 opened as described above, the interlayer insulating film 31 is further selectively etched to correspond to FIGS. 9 and 10 corresponding to FIGS. 1 and 2, respectively.
As shown in FIG. 7, shallow wiring grooves 43 are formed in the wiring burying regions including the contact holes 32 to 34, respectively.
【0025】続いて、図1及び図2にそれぞれ対応する
図11及び図12に示すように、配線溝43及びコンタ
クト孔32〜34の側壁にSiN膜54を形成した後、
バリア層兼接着層としての高融点金属窒化物膜として、
窒化タングステン(WN)膜51をスパッタにより堆積
し、引き続き第2層配線となるW膜52をCVDにより
堆積する。なお高融点金属窒化物膜として、窒化チタン
(TiN)を用いることもできるが、この実施例ではW
N膜を用いている。そして堆積されたW膜52及びWN
膜51の積層膜は、その後エッチバックして、表面が平
坦になるように配線溝41に埋め込んで、第2層配線5
3とする。メモリセルアレイ領域での第2層配線53a
は前述のようにビット線となる。Subsequently, as shown in FIGS. 11 and 12 respectively corresponding to FIGS. 1 and 2, after forming a SiN film 54 on the side walls of the wiring groove 43 and the contact holes 32 to 34,
As a refractory metal nitride film as a barrier layer and an adhesive layer,
A tungsten nitride (WN) film 51 is deposited by sputtering, and a W film 52 to be a second layer wiring is deposited by CVD. Note that titanium nitride (TiN) can be used as the refractory metal nitride film.
An N film is used. Then, the deposited W film 52 and WN
The laminated film of the film 51 is then etched back and buried in the wiring groove 41 so that the surface becomes flat, and the second layer wiring 5 is formed.
3 is assumed. Second layer wiring 53a in memory cell array region
Becomes a bit line as described above.
【0026】この実施例の場合、WN膜51のスパツタ
工程は窒素雰囲気での反応性スパッタを利用している。
これにより、図12に示すように、コンタクト孔32の
底部のTiSi2膜42の表面には、TiSi2と窒素の
反応による極薄のシリコン窒化膜(SiN)膜44が形
成され、これが良好なバリア膜として作用する。In this embodiment, the sputtering process of the WN film 51 uses reactive sputtering in a nitrogen atmosphere.
Thereby, as shown in FIG. 12, an extremely thin silicon nitride (SiN) film 44 is formed on the surface of the TiSi 2 film 42 at the bottom of the contact hole 32 by the reaction between TiSi 2 and nitrogen. Acts as a barrier film.
【0027】この様に第2層配線53を平坦に埋め込み
形成した後、引き続き埋め込んだ第2層配線53の表面
を所定深さエッチングする。そして、図1及び図2にそ
れぞれ対応する図13及び図14に示すように、SiN
膜61を780℃程度の高温でLPCVD法により堆積
し、エッチバックして層間絶縁膜31と同じ面位置とな
るように、配線上にSiN膜61を埋め込み形成する。After the second layer wiring 53 is buried flat as described above, the surface of the buried second layer wiring 53 is subsequently etched to a predetermined depth. Then, as shown in FIG. 13 and FIG. 14 corresponding to FIG. 1 and FIG.
The film 61 is deposited at a high temperature of about 780 ° C. by the LPCVD method, and is etched back to form the SiN film 61 on the wiring so as to be at the same surface position as the interlayer insulating film 31.
【0028】続いてメモリセルアレイ領域では、図15
に示すように、シリコン窒化膜61で覆われたビット線
53aに自己整合された状態で、キャパシタ・ノードと
なるポリプラグ9の表面を露出させるコンタクト孔62
を形成する。Subsequently, in the memory cell array region, FIG.
As shown in FIG. 7, a contact hole 62 for exposing the surface of poly plug 9 serving as a capacitor node in a state of being self-aligned with bit line 53a covered with silicon nitride film 61.
To form
【0029】この後の工程は省略するが、コンタクト孔
62に接続導体を埋め込み、これに接続されるキャパシ
タを積層形成して、スタックト・キャパシタ構造のメモ
リセルが得られる。Although the subsequent steps are omitted, a connection conductor is buried in the contact hole 62, and a capacitor connected to the connection conductor is laminated to form a memory cell having a stacked capacitor structure.
【0030】この実施例においては上述のように、第2
層配線53を、反応性スパッタによるWN膜51とCV
DによるW膜52による同種材料の積層構造を用いて形
成している。従ってこの後、図13及び図14で説明し
たように、ハードマスクであるSiN膜形成のために第
2層配線53をエッチングする工程で両者にエッチング
速度の差はなく、WN膜51とW膜52が均等にエッチ
ングされる。バリア層として、WN膜52の代わりに例
えばTiN膜を用いることも考えられるが、TiNとW
とでは最適エッチングガスが異なるから、TiN膜をW
膜と同様に膜減りさせるためには、エッチング工程が難
しくなる。この意味で、WN膜51とW膜52の組み合
わせを用いるこの実施例は好ましい。In this embodiment, as described above, the second
The layer wiring 53 is formed by combining the WN film 51 by reactive sputtering with the CV.
D is formed using a laminated structure of the same kind of material by the W film 52 formed by D. Therefore, thereafter, as described with reference to FIGS. 13 and 14, in the step of etching the second layer wiring 53 for forming the SiN film as the hard mask, there is no difference in the etching rate between the two, and the WN film 51 and the W film 52 are uniformly etched. As the barrier layer, for example, a TiN film may be used instead of the WN film 52.
Since the optimum etching gas is different between the TiN film and
In order to reduce the film as in the case of the film, the etching process becomes difficult. In this sense, this embodiment using the combination of the WN film 51 and the W film 52 is preferable.
【0031】またこの実施例では、WN膜51を窒素を
含む雰囲気での反応性スパッタにより形成することによ
り、コンタクト孔33の底部に残ったTiSi2膜42
の表面に極薄のSiN膜44が形成され、これがバリア
性改善に寄与している。SiNは絶縁膜であるが、数n
mの厚みであればトンネル電流が流れるMIM接合とな
り、オーミック接触特性を損なうことはなくバリア性を
改善することができる。この結果、第2層配線53の形
成後、先に説明したように780℃程度のLPCVDに
よるSiN形成工程が入ったとしても、バリア性は良好
に保たれ、浅い拡散層25に対して良好なオーミックコ
ンタクトをとることができる。In this embodiment, the TiN 2 film 42 remaining at the bottom of the contact hole 33 is formed by forming the WN film 51 by reactive sputtering in an atmosphere containing nitrogen.
An ultra-thin SiN film 44 is formed on the surface of the substrate, which contributes to the improvement of the barrier property. SiN is an insulating film.
If the thickness is m, a MIM junction through which a tunnel current flows is obtained, and the barrier property can be improved without impairing the ohmic contact characteristics. As a result, even if the SiN forming step by LPCVD at about 780 ° C. is performed as described above after the formation of the second layer wiring 53, the barrier property is kept good and the good diffusion for the shallow diffusion layer 25 is achieved. Ohmic contact can be made.
【0032】更にこの実施例では、拡散層25に対する
コンタクト孔32を先に形成し、その底部にTiSi2
膜を形成した後に、第1層配線21に対するコンタクト
孔34を開けている。これらを同時に開けた場合には、
W膜からなる第1層配線21の表面に無用な反応生成物
が形成されるおそれがあるが、この実施例ではこの様な
おそれがなく、第1層配線21に対する第2層配線53
のコンタクトを良好なものとすることができる。Further, in this embodiment, a contact hole 32 for the diffusion layer 25 is formed first, and TiSi 2
After the film is formed, a contact hole 34 for the first layer wiring 21 is opened. If you open these at the same time,
There is a possibility that an unnecessary reaction product may be formed on the surface of the first layer wiring 21 made of the W film. However, in this embodiment, there is no such a possibility.
Contact can be made favorable.
【0033】更にまた、この実施例では、図7及び図8
の工程で未反応のTi膜をエッング除去している。サブ
クォーターミクロンのデザインルールによりコンタクト
孔もサブクォーターミクロンの微細径になると、Ti膜
によるコンタクト孔径の減少は次の膜形成工程でコンタ
クト孔でのカバレージ性を大きく低下させる。この実施
例では、未反応のTi膜を除去することにより、微細径
のコンタクト孔に対して良好なカバレージを保持するこ
とができる。Furthermore, in this embodiment, FIGS. 7 and 8
In this step, the unreacted Ti film is removed by etching. If the contact hole also has a sub-quarter micron fine diameter according to the sub-quarter micron design rule, the decrease in the contact hole diameter due to the Ti film greatly reduces the coverage of the contact hole in the next film forming step. In this embodiment, by removing the unreacted Ti film, good coverage can be maintained for the contact hole having a small diameter.
【0034】また、未反応のTi膜を除去する工程で、
もしコンタクト孔34が開いていると、第1層配線21
であるW膜に対して選択的なエッチングを行わなければ
ならない。この実施例のようなプロセスを用いれば、例
えば、H2O2+H2SO4の混合液を用いた通常の金属膜
除去工程をこのTiエッチングに利用することができ、
プロセスコストを低く抑えることができる。In the step of removing the unreacted Ti film,
If the contact hole 34 is open, the first layer wiring 21
Must be selectively etched for the W film. If a process like this embodiment is used, for example, a normal metal film removing step using a mixed solution of H 2 O 2 + H 2 SO 4 can be used for this Ti etching,
Process costs can be kept low.
【0035】[0035]
【発明の効果】以上述べたようにこの発明によれば、浅
い拡散層に対する微細径のコンタクト孔に優れたバリア
性を持って高融点金属配線を埋め込み形成することがで
き、特にサブクォーターミクロンルールによる高密度L
SIに適用したときに、配線形成後に高温プロセスがあ
る場合にも信頼性の高い配線を得ることができる。As described above, according to the present invention, a high melting point metal wiring can be buried in a contact hole having a fine diameter with respect to a shallow diffusion layer with excellent barrier properties. High density L
When applied to SI, highly reliable wiring can be obtained even when a high-temperature process is performed after the wiring is formed.
【図1】この発明の一実施例によるDRAMの第1層埋
め込み配線を形成した工程のメモリセルアレイ領域の断
面図である。FIG. 1 is a cross-sectional view of a memory cell array region in a step of forming a first layer embedded wiring of a DRAM according to an embodiment of the present invention.
【図2】同工程の周辺回路領域の断面図である。FIG. 2 is a sectional view of a peripheral circuit region in the same step.
【図3】同実施例の拡散層にコンタクト孔を形成した工
程のメモリセルアレイ領域の断面図である。FIG. 3 is a sectional view of a memory cell array region in a step of forming a contact hole in a diffusion layer according to the same embodiment.
【図4】同工程の周辺回路領域の断面図である。FIG. 4 is a sectional view of a peripheral circuit region in the same step.
【図5】同実施例のTi膜形成工程のメモリセルアレイ
領域の断面図である。FIG. 5 is a sectional view of a memory cell array region in a Ti film forming step of the embodiment.
【図6】同工程の周辺回路領域の断面図である。FIG. 6 is a sectional view of a peripheral circuit region in the same step.
【図7】同実施例の第1層配線に対するコンタクト孔を
形成した工程のメモリセルアレイ領域の断面図である。FIG. 7 is a cross-sectional view of a memory cell array region in a step of forming a contact hole for a first-layer wiring according to the same embodiment.
【図8】同工程の周辺回路領域の断面図である。FIG. 8 is a sectional view of a peripheral circuit region in the same step.
【図9】同実施例の第2層配線の配線溝を形成した工程
のメモリセルアレイ領域の断面図である。FIG. 9 is a cross-sectional view of a memory cell array region in a step of forming a wiring groove of a second layer wiring according to the same embodiment.
【図10】同工程の周辺回路領域の断面図である。FIG. 10 is a sectional view of a peripheral circuit region in the same step.
【図11】同実施例の第2層配線の埋め込み形成工程を
示すメモリセルアレイ領域の断面図である。FIG. 11 is a cross-sectional view of a memory cell array region showing a step of forming a second-layer wiring embedded in the same embodiment.
【図12】同工程の周辺回路領域の断面図である。FIG. 12 is a sectional view of a peripheral circuit region in the same step.
【図13】同実施例の第2層配線上にSiN膜を埋め込
み形成した工程のメモリセルアレイ理容域の断面図であ
る。FIG. 13 is a cross-sectional view of the memory cell array area in the step of embedding and forming a SiN film on the second-layer wiring of the embodiment.
【図14】同工程の周辺回路領域の断面図である。FIG. 14 is a sectional view of a peripheral circuit region in the same step.
【図15】同実施例のスタックト・キャパシタ構造形成
のためのコンタクト孔を形成した工程のメモリセルアレ
イ領域の断面図である。FIG. 15 is a sectional view of a memory cell array region in a step of forming a contact hole for forming a stacked capacitor structure according to the same embodiment.
1…シリコン基板、 2…素子分離絶縁膜、 21…第1層配線、 22…ゲート電極、 24,25…p+型拡散層、 31…層間絶縁膜、 32,33,34…コンタクト孔、 42…Ti膜、 42…TiSi2膜、 51…WN膜、 52…W膜、 53…第2層配線、 61…SiN膜。DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Element isolation insulating film, 21 ... 1st layer wiring, 22 ... Gate electrode, 24, 25 ... P + type diffusion layer, 31 ... Interlayer insulating film, 32, 33, 34 ... Contact hole, 42 ... Ti film, 42 ... TiSi 2 film, 51 ... WN film, 52 ... W film, 53 ... second layer wire, 61 ... SiN film.
Claims (7)
成された拡散層を含む素子と、 この素子が形成された基板上に表面が平坦になるように
形成された第1の絶縁膜と、 この第1の絶縁膜に形成された前記拡散層に対するコン
タクト孔と、 前記第1の絶縁膜に前記コンタクト孔部分を含んでコン
タクト孔より浅く形成されたより配線溝と、 前記コンタクト孔の底部に前記拡散層との反応により形
成されて埋め込まれた高融点金属シリサイド膜と、 前記コンタクト孔及び配線溝に周辺の前記第1の絶縁膜
の面位置より窪んだ状態に埋め込み形成された高融点金
属窒化物膜と多結晶シリコン膜との積層膜からなる配線
と、 この配線上の窪みに前記第1の絶縁膜と同じ面位置にな
るように埋め込み形成された第2の絶縁膜と、を有する
ことを特徴とする半導体装置。An element including a silicon substrate, a diffusion layer formed on the silicon substrate, a first insulating film formed on the substrate on which the element is formed so as to have a flat surface, A contact hole for the diffusion layer formed in the first insulating film; a wiring groove formed shallower than the contact hole in the first insulating film including the contact hole portion; A refractory metal silicide film formed and buried by a reaction with a layer; and a refractory metal nitride buried in the contact hole and the wiring groove so as to be recessed from a surface position of the first insulating film in the periphery. A wiring made of a laminated film of a film and a polycrystalline silicon film; and a second insulating film buried in a recess on the wiring so as to be at the same surface position as the first insulating film. Special Semiconductor device.
する工程と、 前記素子が形成されたシリコン基板を覆う絶縁膜を形成
する工程と、 前記絶縁膜に前記拡散層に対するコンタクト孔を形成す
る工程と、 少なくとも前記コンタクト孔内に第1の高融点金属膜を
形成する工程と、 前記コンタクト孔底部に前記第1の高融点金属膜と拡散
層との反応により高融点金属シリサイド膜を形成する工
程と、 未反応の前記第1の高融点金属膜を除去する工程と、 窒素を含む雰囲気中での反応性スパッタ法により少なく
とも前記コンタクト孔内に高融点金属窒化物膜を形成す
る工程と、 前記高融点金属窒化物膜上に重ねて第2の高融点金属膜
を形成して配線を形成する工程と、 を有することを特徴とする半導体装置の製造方法。A step of forming an element including a diffusion layer on the silicon substrate; a step of forming an insulating film covering the silicon substrate on which the element is formed; and forming a contact hole for the diffusion layer in the insulating film. Forming a first refractory metal film at least in the contact hole; and forming a refractory metal silicide film at the bottom of the contact hole by a reaction between the first refractory metal film and the diffusion layer. Removing the first unreacted first high melting point metal film; forming a high melting point metal nitride film in at least the contact hole by a reactive sputtering method in an atmosphere containing nitrogen. Forming a second refractory metal film on the refractory metal nitride film to form a wiring.
後、引き続きコンタクト孔を含む配線形成領域にコンタ
クト孔より浅い配線溝を形成する工程を有し、 前記第2の高融点金属膜により配線を形成する工程は、
第2の高融点金属膜及び高融点金属窒化物膜をエッチバ
ックして前記コンタクト孔及び配線溝に埋め込むもので
あることを特徴とする請求項2記載の半導体装置の製造
方法。3. A step of forming a contact hole in the insulating film and subsequently forming a wiring groove shallower than the contact hole in a wiring forming region including the contact hole, wherein the wiring is formed by the second refractory metal film. The process of forming
3. The method according to claim 2, wherein the second refractory metal film and the refractory metal nitride film are etched back and embedded in the contact holes and the wiring grooves.
り、前記高融点金属窒化物膜は窒化タングステン膜であ
り、前記第2の高融点金属膜はタングステン膜であるこ
とを特徴とする請求項2又は3に記載の半導体装置の製
造方法。4. The method according to claim 1, wherein the first refractory metal film is a titanium film, the refractory metal nitride film is a tungsten nitride film, and the second refractory metal film is a tungsten film. The method for manufacturing a semiconductor device according to claim 2.
るゲート電極とこれに自己整合されたソース,ドレイン
となる拡散層を含む素子、及び第1の高融点金属膜によ
る第1層配線を形成する工程と、 前記素子及び第1層配線が形成されたシリコン基板を覆
う絶縁膜を形成する工程と、 前記絶縁膜に前記拡散層に対するコンタクト孔を形成
し、続いてコンタクト孔の領域を含む配線形成領域にコ
ンタクト孔より浅い配線溝を形成する工程と、 前記コンタクト孔及び配線溝が形成された絶縁膜上に第
2の高融点金属膜を形成し、熱処理を行って前記コンタ
クト孔底部に前記第2の高融点金属膜と拡散層との反応
により高融点金属シリサイド膜を形成する工程と、 未反応の前記第2の高融点金属膜を除去する工程と、 窒素を含む雰囲気中での反応性スパッタ法により前記コ
ンタクト孔及び配線溝を有する絶縁膜上に高融点金属窒
化物膜を形成する工程と、 前記高融点金属窒化物膜上に重ねて第3の高融点金属膜
を形成する工程と、 前記第3の高融点金属膜及び高融点金属窒化物膜をエッ
チバックして前記コンタクト孔及び配線溝に第2層配線
を埋め込み形成する工程と、を有することを特徴とする
半導体装置の製造方法。5. An element including a gate electrode made of a first refractory metal film, a self-aligned diffusion layer serving as a source and a drain, and a first layer wiring made of a first refractory metal film on a silicon substrate. Forming; forming an insulating film covering the silicon substrate on which the element and the first layer wiring are formed; forming a contact hole for the diffusion layer in the insulating film, and subsequently including a contact hole region Forming a wiring groove shallower than the contact hole in the wiring formation region; forming a second refractory metal film on the insulating film in which the contact hole and the wiring groove are formed; Forming a high-melting-point metal silicide film by reacting the second high-melting-point metal film with a diffusion layer; removing the unreacted second high-melting-point metal film; Anti Forming a refractory metal nitride film on the insulating film having the contact holes and wiring grooves by reactive sputtering, and forming a third refractory metal film on the refractory metal nitride film. A step of etching back the third refractory metal film and the refractory metal nitride film to bury a second-layer wiring in the contact hole and the wiring groove. Production method.
るゲート電極とこれに自己整合されたソース,ドレイン
となる拡散層を含む素子、及び第1の高融点金属膜によ
る第1層配線を形成する工程と、 前記素子及び第1層配線が形成されたシリコン基板を覆
う絶縁膜を形成する工程と、 前記絶縁膜に前記拡散層に対する第1のコンタクト孔を
形成する工程と、 前記第1のコンタクト孔が形成された絶縁膜上に第2の
高融点金属膜を形成し、熱処理を行って前記第1のコン
タクト孔底部に前記第2の高融点金属膜と拡散層との反
応により高融点金属シリサイド膜を形成する工程と、 未反応の前記第2の高融点金属膜を除去する工程と、 前記絶縁膜に前記第1層配線に対する第2のコンタクト
孔を形成し、続いて前記第1及び第2のコンタクト孔を
含む配線領域にこれらのコンタクト孔より浅い配線溝を
形成する工程と、 窒素を含む雰囲気中での反応性スパッタ法により前記第
1,第2のコンタクト孔及び配線溝を有する絶縁膜上に
高融点金属窒化物膜を形成する工程と、 前記高融点金属窒化物膜上に重ねて第3の高融点金属膜
を形成する工程と、 前記第3の高融点金属膜及び高融点金属窒化物膜をエッ
チバックして前記第1,第2のコンタクト孔及び配線溝
に第2層配線を埋め込み形成する工程と、を有すること
を特徴とする半導体装置の製造方法。6. An element including a gate electrode made of a first refractory metal film, a self-aligned diffusion layer serving as a source and a drain, and a first layer wiring made of a first refractory metal film on a silicon substrate. Forming an insulating film covering the silicon substrate on which the element and the first layer wiring are formed; forming a first contact hole for the diffusion layer in the insulating film; Forming a second high-melting point metal film on the insulating film having the contact hole formed therein, performing heat treatment, and forming a second high-melting point metal film at the bottom of the first contact hole by a reaction between the second high-melting point metal film and the diffusion layer; Forming a melting point metal silicide film; removing the unreacted second high melting point metal film; forming a second contact hole for the first layer wiring in the insulating film; 1st and 2nd contacts Forming a wiring groove shallower than these contact holes in a wiring region including the first and second contact holes and the insulating film having the first and second contact holes and the wiring groove by a reactive sputtering method in an atmosphere containing nitrogen. Forming a melting point metal nitride film; forming a third high melting point metal film on the high melting point metal nitride film; and forming the third high melting point metal film and the high melting point metal nitride film. Forming a second layer wiring in the first and second contact holes and the wiring grooves by etching back the semiconductor device.
テン膜であり、第2の高融点金属膜はチタン膜であり、
高融点金属窒化物膜は窒化タングステン膜であることを
特徴とする請求項5又は6に記載の半導体装置の製造方
法。7. The first and third refractory metal films are tungsten films, the second refractory metal film is a titanium film,
7. The method according to claim 5, wherein the refractory metal nitride film is a tungsten nitride film.
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