JPH11167627A - 画像処理装置及びその方法 - Google Patents

画像処理装置及びその方法

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JPH11167627A
JPH11167627A JP16941498A JP16941498A JPH11167627A JP H11167627 A JPH11167627 A JP H11167627A JP 16941498 A JP16941498 A JP 16941498A JP 16941498 A JP16941498 A JP 16941498A JP H11167627 A JPH11167627 A JP H11167627A
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JP16941498A
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Dominic Yip
ジップ ドミニク
Ian R Gibson
リチャード ギブソン アイアン
Mark Pulver
プルバー マーク
Chii Hoon Won Kevin
チー・ホーン ウォン ケビン
John Webb Michael
ジョン ウェブ マイケル
Christopher Amies
アミーズ クリストファー
Raymond Higginbottom Paul
レイモンド ヒギンボトム ポール
Yan Chun Win
ヤン チュン ウィン
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Canon Inc
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Canon Information Systems Research Australia Pty Ltd
Canon Inc
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Abstract

(57)【要約】 （修正有） 【課題】 特に高速で多種の画像処理操作が可能な画像
処理装置の提供。 【解決手段】 制御レジスタブロック１４７０、復号化
ブロック１４６８、データオブジェクト（ＤＯ）プロセ
ッサ１４６２及びフロー制御回路からなる画像処理装置
２４２であって、制御レジスタ部は画像処理操作に関係
するすべての情報を記憶する。復号化部は、情報を入力
ＤＯインターフェース１４６０をコンフィギュアするコ
ンフィグレーション信号に復号化する。入力ＤＯインタ
ーフェースは、外部からのＤＯを受け付け、記憶し、こ
れらＤＯをＤＯプロセッサ１４６２に供給する。いくつ
かの画像処理操作のために、入力ＤＯインターフェース
はまた、ＤＯの供給源が正しいＤＯを供給することがで
きるよう、ＤＯに対するアドレスを発生する。ＤＯプロ
セッサ１４６２は受信ＤＯに演算処理を施す。フロー制
御回路はＤＯプロセッサ内におけるデータの流れを制御
する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は画像処理装置に関
し、特に高速で多種の画像処理操作が可能な画像処理装
置に関する。本発明はまた、データキャッシュを用いた
データ処理システムに関し、特に複数の独立してアドレ
ス指定されたデータの供給に関する。
【０００２】本発明はさらに、コンピュータによるデー
タ操作に関し、特にコンピュータグラフィックの分野に
おけるデータ操作に関する。本発明はまた、総合コンピ
ュータシステムに接続され、画像の形成をアシストする
グラフィックコプロセッサのようなコンピュータデバイ
スによる画像形成に関する。
【０００３】一方本発明は、カラー画像を入力色空間か
ら出力色空間に変換する方法および装置に関する。加え
て本発明は、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）アレイに複数のバーストアクセス可能なポート
を供給する電気回路に関する。特に、本発明はポート遅
延を削減しながらメモリバンド幅の利用を改良する回路
およびＤＲＡＭバンド幅の利用を増やしながら共通メモ
リアレイへの多数ポートアクセスを許可する動的メモリ
コントローラを提供する。
【０００４】さらに本発明はデータオブジェクトを画像
処理システムに記憶する装置および方法に関し、特に複
数の編成に再構成可能な装置および画像処理システムに
使用されるハードウエアアクセラレータのアプリケーシ
ョンに関する。
【０００５】
【従来の技術】画像処理は従来ホストコンピュータで行
われ、すべての演算処理は普通ソフトウエアでなされて
いた。しかしながら、処理速度向上の要求から、特定用
途の画像処理装置を用いて画像処理を行うことが一般的
に必要となってきている。これらの画像処理装置は典型
的に算術演算を高速化するハードウエアを結合した構成
を有し、処理速度を向上している。また、合成、色空間
変換、画像変形、畳み込み、中間調化などを含む多種の
画像処理操作が可能な画像処理装置に対する必要性や要
求も一般的なものである。
【０００６】汎用的な画像処理のハードウエアを実現す
る一つの方法は、画像処理装置の中に各ブロックが一つ
の機能を実現するサブブロックを複数設けることであ
る。しかしながら、この方法では多くのハードウエアが
必要となり、非常に高価なものになる恐れがある。ま
た、この方法で実現されたハードウエアは最初に特定さ
れた機能以外の処理を行うようには構成できない。
【０００７】汎用画像処理のためにハードウエアを実現
する別の方法は、いくつかの基本的な機能を実現するデ
ータパスと、あらかじめ定めた画像に対する処理シーケ
ンスを必要な画像処理機能を実現可能な制御ロジックと
を設けることである。しかし、この方法は高い処理速度
要求に対しては通常遅すぎる。また、この方法に基づい
て実現されたハードウエアは、やはり他の画像処理を実
現するようには構成できない。
【０００８】上述の２つの方法を用いて必要とされる画
像処理操作を実現するためには非常に複雑な設計が必要
である。よって、通常このような画像処理装置の設計費
用は大きい。そのため、従来の装置が有していた１つま
たはそれ以上の課題を解決した、多数の画像処理操作が
可能な画像処理装置への要求は明らに存在する。データ
処理システム内のデータキャッシュは周知であり、通常
は頻繁にアクセスされるデータを記憶する小容量の高速
ランダムアクセスメモリ（ＲＡＭ）で構成されている。
通常のデータキャッシュにおいては、一度に一つのデー
タにのみ処理装置からのアクセスが可能である。処理装
置がメモリ中の別個の複数テーブルのデータにあるデー
タを要求するようなシステムにおいては、必要なデータ
すべてが一つのデータパケットで供給されれば便利であ
ろう。
【０００９】データの正規化は特定形式から標準形式へ
の変換技術である。正規化処理の適用範囲はコンピュー
タアーキテクチャからデータ通信に渡る工学の広い分野
に存在する。データの正規化はメモリ中でデータを移
動、操作するといったソフトウエアによるところが大き
い。しかし、いかなるシステムであっても、メモリの追
加が必要であり、特に繰り返し処理が必要な場合は比較
的処理が遅くなる恐れがある。
【００１０】コンピュータによる画像は多くの異なる形
式になる傾向にある。たとえば、過去においては単に黒
と白のビットマップディスプレイがあったに過ぎず、１
画素あたり１ビットを有するビットマップが用いられて
いた。続いて、カラーディスプレイがその重要性を増
し、その結果として赤、緑および青の各色チャンネル毎
に８ビットからなる形式が重要になった。
【００１１】長い時間を経て、透明性を要素に持つ複数
の画像を結合する技術が一般的になり、結果として画素
データに不透明度チャンネルが加えられた。さらに、出
力装置であるカラーディスプレイ装置がしばしば異なる
色空間マッピング技術を用いているため、他の色空間表
現（たとえばＹＵＶ、ＣＭＹＫ）もまた一般的である。
【００１２】このような技術動向により、コンピュータ
により作成される画像オブジェクトは多数の形式のどれ
かで表現されることになり、処理装置または副処理装置
の比較的高速な画像オブジェクトの取り扱いを困難にし
ている。画像は通常赤、緑、青（ＲＧＢ）形式のような
加法形式を用いたＣＲＴタイプの表示装置で表示され
る。この形式においては、独立した色情報が赤、緑およ
び青の基本色それぞれについて供給され、これらをまと
めて表示すると、表示したい任意の色を構成する。
【００１３】しかし、カラーディスプレイに表示された
画像を印刷しようとする場合、代替え色形式が一般的に
使用される。そのような代替え形式の一つはシアン、マ
ゼンタ、イエロー、ブラック（ＣＭＹＫ）方式である。
このような代替え色形式はカラー印刷装置、たとえばキ
ャノン（株）製の複写機兼プリンターであるキャノンＣ
ＬＣ５００（商品名）などに広く使用されている。
【００１４】加法色と減法色との関係の原理は単純であ
り、シアン、マゼンタ及びイエローが単に赤、緑及び青
のそれぞれ補色となっている。この関係は以下の式で表
すことができる。 Ｃ＝１−Ｒ （式１） Ｍ＝１−Ｇ （式２） Ｙ＝１−Ｂ （式３） ブラック（Ｋ）は加法基本色のすべての関数として以下
のように表される。
【００１５】Ｋ＝ｒＲ＋ｇＧ＋ｂＢ （式４） ここで、ｒ、ｇ、およびｂは人間の赤、緑および青の知
覚で定められる係数である。実際には上記の式は不十分
であり、たとえばシアンの量は赤、緑および青の量の複
雑な非線形関数となる。他の基本色にも同様の関係が存
在する。印刷機構における非線型変換関数は２つの色形
式変換における非線型変換機能を必要とする。
【００１６】色変換を実行する一つの方法は、考えられ
るすべての入力色値それぞれに対応する出力色値を記憶
した大きなルックアップテーブルを用いることである
が、この方法は多量の記憶空間を必要とする。たとえ
ば、２４ビットＲＧＢ形式の入力色空間を３２ビットの
ＣＭＹＫ出力色空間へ変換する場合、出力する各カラー
パス毎の総記憶容量は２＾８（２の８乗）＊２＾８＊２
＾８（１６Ｍバイト）になる。すべての基本色について
同時に２４ビットＲＧＢ入力色空間から３２ビットＣＭ
ＹＫ色空間にマッピングする場合、６４Ｍバイトのルッ
クアップテーブルが必要となり、明らかに非現実的であ
る。
【００１７】機能的内挿は第１の色空間、たとえばＲＧ
Ｂ色空間を第２の色空間、たとえばＣＹＭＫ色空間に変
換するような色変換において特に用いられる。このよう
な色変換については米国特許第４，８３７，７２２号、
第３，８９３，１６６号および第４，５１１，９８９号
に説明されている。色空間処理は通常内奏される出力色
の分散配列を用いて行われる。
【００１８】色値の分散配列を用いてもなお大きな記憶
容量が必要なのが一般的である。悪いことに現代のマイ
クロプロセッサアーキテクチャにおいては、メモリアレ
イのためのメモリチップをボード上に配置する場所が限
られていることが多い。この問題は、たとえばＲＧＢ空
間の各画素を直接対応するＣＭＹＫ空間に内挿する場合
など、複数の出力色空間値を同時に生成したい場合に特
に顕著である。この場合、必要な記憶容量は４倍にな
る。
【００１９】多数のポートに共通するダイナミックメモ
リアレイにバーストアクセスを許可する一つの方法は、
単純にポート間のアクセスを調停し、ポートの１つに対
して１対１対応でのメモリアレイへのアクセスを許可す
ることである。この方法においては、他のポートからア
クセス要求があっても最初のポートがメモリへのアクセ
スを放棄するまで待たなくてはならず、メモリへのアク
セスが行えないという問題がある。この待ち時間は無駄
な時間であり、全体のシステム性能を大きく削減する。
【００２０】２番目のポートに最初のポートのメモリア
レイへのアクセスを切り上げさせたり中止させたりする
方法を上述したシステムに組み込むことも考えられる。
しかしこの方法によっても１つ以上のポートがアクセス
を要求し、それが拒絶された場合は依然として処理速度
の低下と無駄な待ち時間が発生する恐れがある。画像処
理システムにおいては、画像生成を加速するために複雑
なアルゴリズムがハードウエアによる画像処理装置に組
み込まれることがしばしばある。また、このような処理
装置においては、処理能力を向上するためにデータバッ
ファが用いられることがある。しかしながら特定の画像
処理に専用のデータバッファを数多く用いるのは非常に
高価である。このため、画像処理装置のアーキテクチ
ャ、特に多くの異なるタイプの処理を行う画像処理装置
のアーキテクチャに必要とされるデータバッファの容量
を最小化するという一般的な要求がある。
【００２１】
【課題を解決する手段】本発明の第１は、データオブジ
ェクトに画像処理操作を行う装置であって、データオブ
ジェクトの列（ストリーム）を供給するデータ源回路
と、オペランドオブジェクト列又はアドレスに対応した
オペランドを供給する複数のオペランド源回路と、画像
処理を選択するとともに、画像処理に対応する複数のオ
プションを有効化、無効化する指示回路と、画像処理お
よびそのオプションを記憶するコンフィグレーションレ
ジスタと、画像処理の実施に必要な情報を記憶するレジ
スタファイルと、コンフィグレーションレジスタに接続
され、画像処理およびオプションをデコードするデコー
ド回路と、デコード回路に接続され、デコード回路の出
力を記憶する制御信号レジスタと、制御信号レジスタ、
レジスタファイル、データ源回路及び複数のオペランド
源回路に接続され、（ａ）制御信号レジスタの出力に従
ってデータ源回路からのデータおよびオペランド源回路
からのオペランドオブジェクトを受け付け、記憶し、最
配列し、（ｂ）制御信号レジスタおよびレジスタファイ
ルの出力に従ってオペランドオブジェクトに対するアド
レスを生成し、（ｃ）レジスタファイルの情報を画像処
理の現在のステータスを反映するように更新する入力イ
ンターフェース回路と、入力インターフェース回路、レ
ジスタファイル及び制御信号レジスタに接続され、制御
信号レジスタ及びレジスタファイルの出力に従って入力
インターフェース回路の出力に演算を行い、処理データ
オブジェクトを生成する処理回路と、処理回路に接続さ
れ、処理データオブジェクトを受信するデータ行き先回
路とを含む画像処理装置である。
【００２２】そして好ましくは、処理回路が、制御信号
レジスタおよびレジスタファイルの出力に従って、入力
インターフェース回路の出力の一部に演算処理を行う複
数の同一なチャンネル処理回路と、複数のチャンネル処
理回路に接続され、制御信号レジスタの出力に従って出
力許可信号を発生してチャンネル処理回路中のデータオ
ブジェクトの流れを制御するフロー制御回路とを更に有
する画像処理装置である。
【００２３】また、必要に応じて、フロー制御回路に接
続され、制御信号レジスタの出力にしたがってデータオ
ブジェクトに演算処理を行う複数の同一な演算ユニット
と、フロー制御回路及び演算ユニットに接続され、制御
信号レジスタおよびレジスタファイルの出力にしたがっ
て、複数の演算ユニットの出力とレジスタファイルの出
力を加算する結合回路と、結合回路およびフロー制御回
路に接続され、結合回路の出力の丸め処理を行い、丸め
処理された出力の絶対値を得るとともに、絶対値を制御
信号レジスタの出力にしたがってクランプする第１の後
処理回路と、複数の演算ユニットうち選択された複数の
演算ユニットと、第１の後処理回路に接続され、制御信
号レジスタの出力に従って、選択された複数の演算ユニ
ットの出力と第１の後処理回路の出力のいずれかを選択
し、選択した出力を必要に応じてクランプする第２の後
処理回路と、複数の演算回路、結合回路及び第１の後処
理回路に接続され、複数の演算回路と第１の後処理回路
の選択された出力を、複数の演算回路と結合回路の選択
された入力にルーティングするルーティング回路とを更
に有し、場合によって処理回路に含まれるチャンネル処
理回路の数が４である画像処理装置である。
【００２４】本発明の第２は、２つのピクセル列と減衰
値列とを合成する装置であって、ピクセル列の内の第１
ピクセル列を供給するデータ源手段と、ピクセル列の内
の第２ピクセル列を供給する第１のオペランド源手段
と、 減衰値列を供給する第２のオペランド源手段と、
合成処理における複数のオプションを有効化又は無効化
する指示手段と、合成処理および指示手段のオプション
を記憶するコンフィグレーションレジスタと、合成処理
の実行に必要な情報を記憶するレジスタファイルと、コ
ンフィグレーションレジスタに接続され、オプションと
合成処理をデコードするデコード手段と、デコード手段
に接続され、デコード手段の出力を記憶する制御信号レ
ジスタと、制御信号レジスタ、レジスタファイル、デー
タ源手段及び第１および第２のオペランド源手段に接続
され、（ａ）制御信号レジスタの出力に従ってデータ源
手段からのピクセルおよび第２オペランド源手段からの
減衰値を受け付け、記憶し、最配列し、（ｂ）制御信号
レジスタおよびレジスタファイルの出力に従って、第１
のオペランド源手段からのピクセル列を置き換えるデー
タオブジェクト列を生成し、（ｃ）レジスタファイルの
情報を合成処理の現在のステータスを反映するように更
新する入力インターフェース手段と、入力インターフェ
ース手段、レジスタファイル及び制御信号レジスタに接
続され、制御信号レジスタ及びレジスタファイルの出力
に従って入力インターフェース手段の出力に演算を行
い、合成ピクセルを生成する処理手段と、処理手段に接
続され、合成ピクセルを受信するデータ行き先手段とを
含む合成装置である。
【００２５】本発明の第３は、インターバル値、分割値
および色テーブル値の列に対して色空間を変換する装置
であって、インターバル値及び分割値を供給するデータ
源手段と、与えられるインターバル値に対応して色テー
ブル値を供給するオペランド源手段と、色変換処理にお
ける複数のオプションを有効化又は無効化する指示手段
と、指示手段の内容を記憶するコンフィグレーションレ
ジスタと、コンフィグレーションレジスタに接続され、
指示手段の内容をデコードするデコード手段と、デコー
ド手段に接続され、デコード手段の出力を記憶する制御
信号レジスタと、制御信号レジスタ、レジスタファイ
ル、データ源手段及びオペランド源手段に接続され、
（ａ）制御信号レジスタの出力に従ってデータ源手段か
らのインターバル値および分割値を受け付け、記憶し、
最配列し、出力する（ｂ）制御信号レジスタの出力に従
い、インターバル値をアドレスとして使用してオペラン
ド源手段からの色テーブル値をフェッチし、記憶し、最
配列し、出力する、入力インターフェース手段と、入力
インターフェース手段及び制御信号レジスタに接続さ
れ、制御信号レジスタの出力に従って入力インターフェ
ース手段の出力に演算を行い、変換色を生成する処理手
段と、処理手段に接続され、変換色を受信するデータ行
き先手段とを含む色空間変換装置である。
【００２６】本発明の第４は、元画像にアフィン画像変
換を行う装置であって、カーネルデスクリプタと重み関
数の重み付けを供給するデータ源手段と、元画像のイン
デックステーブルから与えられるインデックステーブル
アドレスに応じたインデックステーブル値を供給する第
１のオペランド源手段と、与えられるアドレスに応じて
元画像の少なくとも一つのピクセルを供給する第２のオ
ペランド源手段と、アフィン画像変換処理における複数
のオプションを有効化又は無効化する指示手段と、指示
手段の内容を記憶するコンフィグレーションレジスタ
と、コンフィグレーションレジスタに接続され、指示手
段の内容をデコードするデコード手段と、デコード手段
に接続され、デコード手段の出力を記憶する制御信号レ
ジスタと、アフィン画像変換処理の実行に必要な情報を
記憶するレジスタファイルと、制御信号レジスタ、レジ
スタファイル、データ源手段及びオペランド源手段に接
続され、（ａ）制御信号レジスタの出力に従ってデータ
源手段からのカーネルデスクリプタと重み関数の重み付
けを受け付け、記憶し、（ｂ）カーネルデスクリプタ、
制御信号レジスタおよびレジスタファイルの出力に従っ
て、元画像からフェッチされるピクセルの座標を生成
し、（ｃ）座標及びレジスタファイルの出力から、イン
デックステーブルアドレスを計算し、（ｄ）第１のオペ
ランド源手段からインデックステーブルエントリをフェ
ッチし、（ｅ）インデックステーブルエントリおよび座
標からピクセルアドレスを計算し、（ｆ）前期第２のオ
ペランド源手段から少なくとも一つのピクセルをフェッ
チし、ピクセルを前期制御信号レジスタの出力にしたが
って最配列する入力インターフェース手段と、入力イン
ターフェース手段、レジスタファイル及び制御信号レジ
スタに接続され、制御信号レジスタ及びレジスタファイ
ルの出力に従って入力インターフェース手段の出力に複
数の演算処理を行い、変換ピクセルを生成する処理手段
と、処理手段に接続され、変換ピクセルを受信するデー
タ行き先手段とを含むアフィン画像変換装置である。
【００２７】本発明の第５は、畳み込み行列を用いて元
画像に畳み込み処理を行う装置であって、カーネルデス
クリプタと畳み込み行列の係数を供給するデータ源手段
と、 元画像のインデックステーブルから与えられるイ
ンデックステーブルアドレスに応じたインデックステー
ブル値を供給する第１のオペランド源手段と、与えられ
るアドレスに応じて元画像のピクセルを供給する第２の
オペランド源手段と、畳み込み処理における複数のオプ
ションを有効化又は無効化する指示手段と、指示手段の
内容を記憶するコンフィグレーションレジスタと、コン
フィグレーションレジスタに接続され、指示手段の内容
をデコードするデコード手段と、デコード手段に接続さ
れ、デコード手段の出力を記憶する制御信号レジスタ
と、畳み込み処理の実行に必要な情報を記憶するレジス
タファイルと、制御信号レジスタ、レジスタファイル、
データ源手段及びオペランド源手段に接続され、（ａ）
制御信号レジスタの出力に従ってデータ源手段からのカ
ーネルデスクリプタと畳み込み行列の係数を受け付け、
記憶し、（ｂ）カーネルデスクリプタ、制御信号レジス
タおよびレジスタファイルの出力に従って、元画像から
フェッチされるピクセルの座標を生成し、（ｃ）座標及
びレジスタファイルの出力から、インデックステーブル
アドレスを計算し、（ｄ）第１のオペランド源手段から
インデックステーブルエントリをフェッチし、（ｅ）イ
ンデックステーブルエントリおよび座標からピクセルア
ドレスを計算し、（ｆ）前期制御信号レジスタの出力に
したがって前期第２のオペランド源手段から複数のピク
セルをフェッチし、記憶し、最配列する入力インターフ
ェース手段と、入力インターフェース手段、レジスタフ
ァイル及び制御信号レジスタに接続され、制御信号レジ
スタの出力に従って入力インターフェース手段の出力に
演算処理を行い、変換ピクセルを生成する処理手段と、
処理手段に接続され、変換ピクセルを受信するデータ行
き先手段とを含む畳み込み処理装置である。
【００２８】本発明の第６は、変換行列を用いて元デー
タオブジェクト列に線形色空間変換を施す装置であっ
て、元データオブジェクトを供給するデータ源手段と、
与えられる行数に対応して変換行列の複数の係数を供給
するオペラン源手段と、線形色空間変換処理における複
数のオプションを有効化又は無効化する指示手段と、指
示手段の内容を記憶するコンフィグレーションレジスタ
と、コンフィグレーションレジスタに接続され、指示手
段の内容をデコードするデコード手段と、デコード手段
に接続され、デコード手段の出力を記憶する制御信号レ
ジスタと、制御信号レジスタ、データ源手段及びオペラ
ンド源手段に接続され、（ａ）制御信号レジスタの出力
に従ってデータ源手段からの元データオブジェクトを受
け付け、記憶し、出力する（ｂ）制御信号レジスタの出
力に従い、オペランド源手段から複数の係数をフェッチ
するための行数を生成し、（ｃ）制御信号レジスタの出
力に従い、係数を記憶し、最配列し、出力する入力イン
ターフェース手段と、入力インターフェース手段及び制
御信号レジスタに接続され、制御信号レジスタの出力に
従って入力インターフェース手段の出力に複数の演算を
行い、変換データオブジェクトを生成する処理手段と、
処理手段に接続され、変換データオブジェクトを受信す
るデータ行き先手段とを含む線形色空間変換装置であ
る。
【００２９】以下の詳細な説明においては、他の説明は
もとより、特に図１２９から図１４０およびその説明に
注意されたい。本発明の目的は、従来技術が有している
１つまたはそれ以上の課題を解決することにある。本発
明の第１は、個々に指定された複数のデータを外部メモ
リ中のデータテーブルから供給する装置であって、ｍ
（複数）個のキャッシュラインを構成するｎ（複数）個
の独立して指定可能なメモリーバンクを含むキャッシュ
メモリと、ｎ個のメモリーバンクにそれぞれ接続された
ｎ個のプログラム可能なアドレス発生器であって、発生
器がメモリーバンクから同時に複数のデータを読み出す
ための複数のアドレスをインデックスを使用して発生
し、発生するアドレスはタグアドレスとラインアドレス
を含み、キャッシュメモリ中の対応するラインのタグア
ドレスを記憶するタグメモリと、キャッシュメモリ中の
対応するラインのライン有効ステータス（ｌｉｎｅ−ｖ
ａｌｉｄ ｓｔａｔｕｓ）を記憶するライン有効メモリ
と、発生器で発生されたアドレスのラインアドレスに対
応したタグアドレスと、タグメモリに記憶されたタグア
ドレスとを比較し、比較結果が一致し、かつ対応するラ
インに対するライン有効ステータスが有効である場合、
ヒット信号を発生するｎ個のタグ比較器と、ヒット信号
に応答してキャッシュメモリから同時に複数のデータを
読み出す処理を制御し、またヒットシグナルがない場合
は外部メモリからのデータを含む１つまたはそれ以上の
ラインのフェッチを制御するキャッシュコントローラ
と、読み出したデータの出力データパケットにおける位
置を定めるデータオーガナイザとを含むデータ供給装置
である。
【００３０】また別の本発明は、個々にアドレス指定さ
れた複数のデータを外部メモリ中のデータテーブルか
ら、各々がｍ（複数）個のキャッシュラインを有するｎ
（複数）個の独立してアドレス指定可能なメモリーバン
クを有するキャッシュメモリを介して供給する方法であ
って、タグアドレスとラインアドレスを含み、メモリー
バンクから同時に複数のデータを読み出すための複数の
アドレスを、インデックスを使用して発生し、キャッシ
ュメモリ中の対応するラインのタグアドレスをタグメモ
リに記憶し、キャッシュメモリ中の対応するラインのラ
イン有効ステータス（ｌｉｎｅ−ｖａｌｉｄ ｓｔａｔ
ｕｓ）をライン有効メモリに記憶し、発生器で発生され
た複数のアドレスそれぞれについて、タグアドレスと発
生されたアドレスのラインアドレスに対応するタグメモ
リに記憶されたタグアドレスとを比較し、比較結果が一
致し、かつ対応するラインに対するライン有効ステータ
スが有効である場合、ヒット信号を発生し、ヒット信号
に応答してキャッシュメモリから同時に複数のデータを
読み出す処理を制御し、またヒットシグナルがない場合
は外部メモリからのデータを含む１つまたはそれ以上の
ラインのフェッチを制御し、読み出したデータの出力デ
ータパケットにおける位置を定めるデータ供給方法であ
る。
【００３１】さらに別の本発明は、個々にアドレス指定
された複数のデータを外部メモリ中のデータテーブルか
ら供給する装置であって、ｍ（複数）個のキャッシュラ
インを構成する複数のメモリーバンクを有するキャッシ
ュメモリであって、複数のメモリーバンクの各々はｍ個
のバンクラインから構成され、キャッシュラインの各々
が各メモリーバンクからのバンクラインから構成され、
ｎ個のメモリーバンクにそれぞれ接続されたｎ個のプロ
グラム可能なアドレス発生器であって、各発生器がメモ
リーバンクからデータを読み出すためのアドレスをイン
デックスを使用して発生し、発生するアドレスはタグア
ドレスとラインアドレスおよびバンクアドレスを含み、
キャッシュメモリ中の対応するキャッシュラインのタグ
アドレスを記憶するタグメモリと、キャッシュメモリ中
の対応するラインのライン有効ステータス（ｌｉｎｅ−
ｖａｌｉｄ ｓｔａｔｕｓ）を記憶するライン有効メモ
リと、発生器で発生されたアドレスのラインアドレスに
対応したタグアドレスと、タグメモリに記憶されたタグ
アドレスとを比較し、比較結果が一致し、かつ対応する
ラインに対するライン有効ステータスが有効である場
合、ヒット信号を発生するｎ個のタグ比較器と、ヒット
信号に応答してキャッシュメモリからデータを読み出す
処理を制御し、またヒットシグナルがない場合は外部メ
モリからの１つまたはそれ以上のデータを含む１つまた
はそれ以上のラインのフェッチを制御するキャッシュコ
ントローラと、読み出したデータの出力データパケット
における位置を定めるデータオーガナイザとを含むデー
タ供給装置である。
【００３２】さらに別の本発明は、個々にアドレス指定
された複数のデータを外部メモリ中のデータテーブルか
ら供給する装置であって、ｍ（複数）個のキャッシュラ
インを構成するｎ（複数）個の独立して指定可能なメモ
リーバンクを含むキャッシュメモリと、ｎ個のメモリー
バンクにそれぞれ接続されたｎ個のプログラム可能なア
ドレス発生器であって、発生器がメモリーバンクから同
時に複数のデータを読み出すための複数のアドレスを１
つのインデックスを使用して発生し、発生するアドレス
はタグアドレスとラインアドレスおよびバンクアドレス
を含み、キャッシュメモリ中の対応するキャッシュライ
ンのタグアドレスを記憶するタグメモリと、キャッシュ
メモリ中の対応するラインのライン有効ステータス（ｌ
ｉｎｅ−ｖａｌｉｄ ｓｔａｔｕｓ）を記憶するライン
有効メモリと、発生器で発生されたアドレスのラインア
ドレスに対応したタグアドレスと、タグメモリに記憶さ
れたタグアドレスとを比較し、比較結果が一致し、かつ
対応するラインに対するライン有効ステータスが有効で
ある場合、ヒット信号を発生するｎ個のタグ比較器と、
ヒット信号に応答してキャッシュメモリから複数のデー
タ同時に読み出す処理を制御し、またヒットシグナルが
ない場合は外部メモリからの１つまたはそれ以上のデー
タを含む１つまたはそれ以上のラインのフェッチを制御
するキャッシュコントローラと、読み出したデータの出
力データパケットにおける位置を定めるデータオーガナ
イザと、装置の現在の処理モードを設定するインターフ
ェースを有し、アドレス発生器が外部メモリに記憶され
たテーブルに依存する現在の処理モードによって定まる
方法で複数のアドレスを発生するデータ供給装置であ
る。
【００３３】以下の詳細な説明においては、他の説明は
もとより、特に図１４１から図１４４およびその説明に
注意されたい。本発明の目的は、従来技術における１つ
またはそれ以上の課題を解決することにある。本発明の
第１は、データワードフォーマットで供給される入力デ
ータの正規化を行う装置であって、第１データワード及
びそれに続くデータワードの形式を有する入力データを
受信する先入れ先出し（ＦＩＦＯ）バッファと、第１デ
ータワードをＦＩＦＯバッファの出力から受信する入力
レジスタと、入力レジスタの第１データワードおよびＦ
ＩＦＯバッファの出力を正規化出力データワードに変換
する組合せ回路と、組合せ回路のコンフィグレーション
信号を発生する制御ユニットと、正規化出力データワー
ドを記憶する出力レジスタとを含む正規化装置である。
【００３４】また、好ましくは出力レジスタから正規化
出力ワードを読むグラフィックエンジンと、命令を解読
してグラフィックエンジン及び制御ユニットに制御信号
を供給するプログラムエージェントをさらに有する正規
化装置である。また、好ましくはＦＩＦＯバッファがリ
ードおよびライト命令を受けつけるように構成されてお
り、リード命令が制御ユニットから選択的に供給される
正規化装置である。
【００３５】また、好ましくはＦＩＦＯバッファが空ま
たはデータで満たされている状態にそれぞれ対応したエ
ンプティ状態フラグおよびフル状態フラグが選択的に発
生され、ＦＩＦＯバッファがエンプティおよびフル状態
フラグで表される状態に応じてリードおよびライト命令
が供給される正規化装置である。本発明の第２は、デー
タワードフォーマットで供給される入力データの正規化
を行う方法であって、（ａ）先入れ先出し（ＦＩＦＯ）
バッファに、第１データワード及びそれに続くデータワ
ードを連続して供給し、（ｂ）第１データワードをＦＩ
ＦＯバッファの出力から入力レジスタに読み込むステッ
プと、（ｃ）連続データワードをＦＩＦＯバッファの出
力に送るようにＦＩＦＯバッファを先送りし、（ｄ）入
力レジスタからの第１のデータワードおよびＦＩＦＯバ
ッファの出力するそれに続くデータワードを正規化し、
正規化回路の出力としての正規化データを生成し、
（ｅ）正規化回路の出力から正規化データを出力レジス
タに読み込むステップとを有し、正規化を制御ユニット
が発生するコンフィグレーション信号にしたがって実行
する正規化方法である。
【００３６】以下の詳細な説明においては、他の説明は
もとより、特に図２および図４９、５０のいずれかまた
は両方およびその説明に注意されたい。本発明の目的
は、従来技術の１つまたはそれ以上の課題を解決するこ
とにある。本発明の第１は、ある外部データフォーマッ
トのセットから選択されたフォーマットで表現された画
像オブジェクトに対して画像処理を行う画像処理装置で
あって、外部データフォーマットのそれぞれを内部デー
タフォーマットのセットから選ばれた対応するデータフ
ォーマットにマッピングする第１のマッピング手段と、
内部データフォーマットであるときに、画像オブジェク
トに画像処理を施す計算手段と、画像処理が終了した後
で内部データフォーマットのセットの各々を外部データ
フォーマットから選択されたデータフォーマットにマッ
ピングする第２のマッピング手段を含む画像処理装置で
ある。
【００３７】また、好ましくは外部データフォーマット
のセットが、データ単位あたり４チャンネルまでの連続
したデータ列を含み、好ましくはチャンネルが１、２、
４、８、または１６ビットのサンプルからなる画像処理
装置である。また、望ましくは、外部データフォーマッ
トのセットが、あらかじめ定めた数の有効ビットを含む
ワードの連続から構成されるアンパックトビット列形式
を含む。
【００３８】一つの好ましい形態として、内部データフ
ォーマットのセットが、各３２ビットワードが４つのア
クティブバイトチャンネルからなる３２ビットワード形
式を含む。また別の好ましい形態として、内部データフ
ォーマットのセットが、各３２ビットワードが１つのア
クティブバイトチャンネルを有するアンパックトバイト
３２ビットワード形式を含む。
【００３９】第１および第２のマッピング手段が少なく
とも以下のマッピング処理の１つかそれ以上を実行する
ように構成されていることが特に好ましい。 バイト置換 バイトレーンスワップ データ複製 以下の詳細な説明においては、他の説明はもとより、特
に図２および図２２から４８の一つまたはそれ以上およ
びその説明に注意されたい。
【００４０】本発明の目的は、従来技術の１つまたはそ
れ以上の課題を実質的に解決することにある。本発明の
第１は、入力色空間における複数の入力画素からなる入
力画像を出力色空間における出力画像に変換する変換方
法であって、出力色空間に分散する出力色値を第１のメ
モリに記憶し、入力画像の隣接画素列を供給し、列の各
画素に以下の処理を施す変換方法である。
【００４１】現在の入力画素に最も近い画素に対応した
分散する出力色値をキャッシュメモリが記憶していなか
った場合、第１のメモリからキャッシュメモリに記憶
し、入力画素に対応する分散する出力色値の中から、現
在の入力画素に最も近いものをキャッシュメモリから読
み出し、出力色値を出力色空間から得るために読み出し
た出力色値を内挿する。
【００４２】また別の本発明は、入力色空間における複
数の入力画素からなる入力画像を出力色空間における出
力画像に変換する変換装置であって、出力色空間に分散
する出力色値を記憶する第１のメモリと、入力画像の隣
接画素列を供給する手段と、現在の入力画素に最も近い
画素に対応した分散する出力色値を記憶していなかった
場合、第１のメモリから記憶するキャッシュメモリと、
入力画素に対応する分散する出力色値の中から、現在の
入力画素に最も近いものをキャッシュメモリから読み出
す手段と、出力色値を出力色空間から得るために読み出
した出力色値を内挿する手段とを有する変換装置であ
る。
【００４３】以下の詳細な説明においては、他の説明は
もとより、特に図５６から６３およびその説明に注意さ
れたい。本発明の目的は、従来技術の１つまたはそれ以
上の課題を少なくとも実質的に解決することにある。本
発明の第１は、多ポートバーストダイナミックランダム
アクセスメモリ（ＤＲＡＭ）システムであって、メモリ
アレイと、メモリアレイを制御するコントローラと、メ
モリアレイにデータを書き込むための書き込みポート
と、メモリアレイからデータを読み出すための読み出し
ポートと、メモリアレイと読み出しポートの間に配置さ
れ、メモリアレイから読み出されたデータを一時的に記
憶する先入れ先出し（ＦＩＦＯ）出力バッファか、メモ
リアレイと書き込みポートの間に配置され、メモリアレ
イに書き込まれる前にデータを一時的に記憶する先入れ
先出し（ＦＩＦＯ）入力バッファを有する多ポートバー
ストＤＲＡＭシステムである。
【００４４】好ましくは、メモリアレイからデータを読
み出すための複数の読み出しポートと、メモリアレイと
複数の読み出しポートの間に配置され、メモリアレイか
ら読み出されたデータを一時的に記憶する複数のＦＩＦ
Ｏ出力バッファを有し、もっとも好ましくはメモリアレ
イにデータを書き込むための複数の書き込みポートと、
メモリアレイと複数の書き込みポートの間に配置され、
メモリアレイに書き込む前のデータを一時的に記憶する
複数のＦＩＦＯ入力バッファを有する多ポートバースト
ＤＲＡＭシステムである。
【００４５】また別の本発明は、メモリアレイとメモリ
コントローラを組み合わせた構成を有する多ポートバー
ストダイナミックランダムアクセスメモリ（ＤＲＡＭ）
装置のアクセス待ち時間を改良する方法であって、メモ
リアレイにデータを書き込むための書き込みポートを供
給し、メモリアレイからデータを読み出すための読み出
しポートを供給し、メモリアレイと読み出しポートの間
に配置され、メモリアレイから読み出されたデータを一
時的に記憶する先入れ先出し（ＦＩＦＯ）出力バッファ
か、メモリアレイと書き込みポートの間に配置され、メ
モリアレイに書き込まれる前にデータを一時的に記憶す
る先入れ先出し（ＦＩＦＯ）入力バッファのいずれかを
供給し、ＦＩＦＯ出力バッファまたはＦＩＦＯ入力バッ
ファにデータを一時的に記憶するステップを含む、多ポ
ートバーストダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）装置のアクセス待ち時間改良方法である。
【００４６】以下の詳細な説明においては、他の説明は
もとより、特に図２および図１４６から１４９の１つま
たはそれ以上およびその説明に注意されたい。本発明の
目的は、従来技術の１つまたはそれ以上の課題を解決す
ることにある。本発明の第１は、データ記憶装置であっ
て、入力データオブジェクトを受信し、入力データオブ
ジェクトを装置の多数の処理モードの一つに対応した符
号化方法を用いて符号化する符号化器手段と、符号化入
力データオブジェクトを処理モードに従って記憶する記
憶手段と、記憶手段の出力を処理モードに従って復号化
する復号化器手段と、処理モードに従って記憶手段を含
むメモリモジュールに対して読み出し及び書き込みアド
レスを発生するアドレス発生手段と、記憶手段における
データオブジェクトの記憶を制御する制御信号を発生す
る制御手段とを有するデータ記憶装置である。
【００４７】また別の本発明は、複数の第１データアイ
テムを含む第１のデータオブジェクトと、１つかそれ以
上の第２データアイテムを含む第２のデータオブジェク
トを記憶するデータ記憶装置であって、第１の再編成モ
ードに従って第１データアイテムを第１のデータオブジ
ェクトの中で再編成し、再編成第１データオブジェクト
を出力する第１の再編成手段と、複数の独立アドレス指
定可能なメモリバンクから構成される記憶手段であっ
て、記憶手段が複数のメモリーラインとして構成され、
各メモリーラインが各メモリーバンクからの記憶位置
（ｍｅｍｏｒｙ ｌｏｃａｔｉｏｎ）を含み、第１のデ
ータオブジェクトがメモリーラインに別個に記憶されて
いる第１の書き込みモードに従って、再編成第１データ
オブジェクトを複数の記憶手段に書き込み、第２書き込
みモードに従って第２のデータオブジェクトを複数の記
憶手段に書き込む書き込み手段と、第１の読み出しモー
ドに従って、複数のメモリーバンクから、第１データア
イテムを各々が異なる第１のデータオブジェクトから同
時かつ独立して読み出し、第２の読み出しモードに従っ
て、複数の記憶手段から１つかそれ以上の第２のデータ
オブジェクトを読み出す読み出し手段と、第２の再編成
モードに従って、読み出された複数の第１データアイテ
ムの順序を再編成する第２の再編成手段と、再編成モー
ド、書き込みモード及び読み出しモードを制御する制御
信号を発生する制御手段とを有するデータ記憶装置であ
る。
【００４８】またさらに別の本発明は、複数の第１デー
タアイテムを含む第１のデータオブジェクトと、１つま
たはそれ以上の第２データアイテムを含む第２のデータ
オブジェクトを、複数のメモリラインとして構成される
独立アドレス指定可能な複数のメモリバンクを含み、各
メモリーラインが各メモリバンクからの記憶位置（ｍｅ
ｍｏｒｙ ｌｏｃａｔｉｏｎ）を有する記憶手段に記憶
する方法であって、第１の再編成モードに従い、第１デ
ータアイテムの順序を第１のデータオブジェクトの内部
で再編成し、再編成第１データオブジェクトとを出力
し、第１のデータオブジェクトがメモリーラインに別個
に記憶されている第１の書き込みモードに従って、再編
成第１データオブジェクトを複数の記憶手段に書き込
み、第２書き込みモードに従って第２のデータオブジェ
クトを複数の記憶手段に書き込み、第１の読み出しモー
ドに従って、複数のメモリーバンクから、第１データア
イテムを各々が異なる第１のデータオブジェクトから同
時かつ独立して読み出し、第２の読み出しモードに従っ
て、複数の記憶手段から１つかそれ以上の第２のデータ
オブジェクトを読み出し、第２の再編成モードに従っ
て、読み出された複数の第１データアイテムの順序を再
編成し、再編成モード、書き込みモード及び読み出しモ
ードを制御する制御信号を発生するデータ記憶方法であ
る。
【００４９】以下の詳細な説明においては、他の説明は
もとより、特に図１１１から１２６の１つまたはそれ以
上およびその説明に注意されたい。
【００５０】
【発明の実施の形態】「目次」 １．０ 図面の簡単な説明 ２．０ テーブルリスト ３．０ 好適な及び他の実施例 ３．１ 複数のストリームアーキテクチャの概要 ３．２ ホスト／コプロセッサのキューイング ３．３ コプロセッサのレジスタ説明 ３．４ 複数のストリームのフォーマット ３．５ 現アクティブストリームの判定 ３．６ 現アクティブストリームのフェッチ命令 ３．７ 命令のデコード及び実行 ３．８ 命令コントローラのレジスタの更新 ３．９ レジスタアクセスセマフォの意味論 ３．１０ 命令コントローラ ３．１１ ローカルレジスタファイルモジュールの説明 ３．１２ レジスタのリード・ライト処理 ３．１３ メモリエリアのリード／ライト処理 ３．１４ Ｃバス構造 ３．１５ コプロセッサのデータタイプとデータ操作 ３．１６ データ正規化処理 ３．１７ アクセラレータカードの画像処理 ３．１７．１ 合成 ３．１７．２ 色空間変換命令 ａ． 単一出力カラー空間（ＳＯＧＣＳ）変換モード ｂ． 複数出力からー空間モード ３．１７．３ ＬＰＥＧ符号化／復号化 ａ． 符号化 ｂ． 復号化 ３．１７．４ テーブル索引 ３．１７．５ データ符号化命令 ３．１７．６ 高速ＤＣＴ装置 ３．１７．７ ハフマン復号 ３．１７．８ イメージ変換命令 ３．１７．９ コンボルージョン命令 ３．１７．１０ マトリクス乗算 ３．１７．１１ 階調（ハーフトーン） ３．１７．１２ 階層イメージフォーマット伸長 ３．１７．１３ メモリコピー命令 ａ． 汎用データ移動命令 ｂ． ローカルＤＭＡ命令 ３．１７．１４ フロー制御命令 ３．１８ アクセラレータカードのモジュール ３．１８．１ ピクセルオーガナイザ ３．１８．２ ＭＵＶバッファ ３．１８．３ 結果オーガナイザ ３．１８．４ オペランドオーガナイザＢ，Ｃ ３．１８．５ メインデータパスユニット ３．１８．６ データキャッシュコントローラとキャッ
シュ ａ． ノーマルキャッシュモード ｂ． 単一出力一般カラー空間変換モード ｃ． 複数出力一般カラー空間変換モード ｄ． ＪＰＥＧ符号化モード ｅ． 低速ＪＰＥＧ復号モード ｆ． マトリクス乗算モード ｇ． ディスエーブルモード ｈ． 無効化モード ３．１８．７ 入力インターフェーススイッチ ３．１８．８ ローカルメモリコントローラ ３．１８．９ その他のモード ３．１８．１０ 外部インターフェースコントローラ ３．１８．１１ 周辺インターフェースコントローラ テーブル索引 テーブル１： レジスタの説明 テーブル２： オペコードの説明 テーブル３： オペランドタイプ テーブル４： オペランド説明 テーブル５： モジュールセットアップ順序 テーブル６： Ｃバス信号の定義 テーブル７： Ｃバスのトランザクションタイプ テーブル８： データ操作レジスタフォーマット テーブル９： 希望データタイプ テーブル１０： シンボル説明 テーブル１１： 合成処理 テーブル１２： ＳＯＧＣＳモード用アドレス合成 テーブル１２Ａ： 色空間変換用命令符号化 テーブル１３： 色変換命令用のマイナーオペコード符
号化 テーブル１４： データキャッシュに記憶されたハフマ
ン及び量子化テーブル テーブル１５： フェッチアドレス テーブル１６： ハフマン符号化用テーブル テーブル１７： ハフマン及び量子化テーブル用バンク
アドレス テーブル１８： 命令ワード−マイナーオペコードフィ
ールド テーブル１９： 命令ワード−マイナーオペコードフィ
ールド テーブル２０： 命令オペランド−結果ワード テーブル２１： 命令ワード テーブル２２： 命令オペランド−結果ワード テーブル２３： 命令ワード テーブル２４： 命令オペランド−結果ワード テーブル２５： 命令ワード−マイナーオペコードフィ
ールド テーブル２６： 命令ワード−マイナーオペコードフィ
ールド テーブル２７： 分数テーブル ［好適ならびに他の実施例の説明」好適な実施例では、
ハードウェアアクセラレータによる２つの独立命令スト
リームの利用によってハードウェアラスタリングを行う
ことで大きな利点が得られている。従って、第一の命令
ストリームが現ページの印刷準備をしている間に、次の
命令ストリームが次ページの印刷準備をすることができ
る。ハードウェア資源は、ハードウェアアクセラレータ
が出力装置以上の速度で動作可能である場合に特に効率
的に利用することができる。
【００５１】好適な実施例では、２命令ストリームを用
いる構成を示す。しかし、２以上の命令ストリームを用
いる構成も可能であり、ハードウェアトレードオフを鑑
みてもより多くのストリームを用いることによる利点が
得られる。２つのストリームを用いることで、ラスタ画
像コプロセッサのハードウェア資源は、出力装置に応じ
て現ページ、バンド、ストリップなどを印刷装置に転送
している間にも、続くページ、バンド、ストリップなど
の準備に常に関わることができる。 ３．１ 複数ストリームアーキテクチャの一般構成 図１は、好適な実施例を含むコンピュータハードウェア
構成２０１を模式的に示した図である。構成２０１に
は、ブリッジ２０４を介してホスト記憶メモリ２０３に
接続されたホストＣＰＵ２０２から成る標準ホストコン
ピュータシステムが含まれている。ホストコンピュータ
システムには、オペレーティングシステムプログラム、
アプリケーション、情報ディスプレイなどの一般のコン
ピュータシステム機能が備わっており、ホストコンピュ
ータシステムはＰＣＩバスインタフェース２０７を介し
て標準ＰＣＩバス２０６に接続されている。なお、ＰＣ
Ｉ標準は良く知られた業界標準であり、市販のほとんど
のコンピュータシステム、特にマイクロソフトウインド
ウズ（商標）オペレーティングシステムを搭載している
システムには、ＰＣＩバス２０６が備わっている。ＰＣ
Ｉバス２０６を用いることにより、ＰＣＩバスインタフ
ェース２１０、他のデバイス２１１、ローカルメモリ２
１２などを更に含む１つ或は複数のＰＣＩカード（例え
ば２０９）を構成２０１に付加して利用することが容易
になる。
【００５２】好適な実施例では、ページ記述言語で表現
されたグラフィックス処理を高速にするために、ラスタ
画像アクセラレータカード２２０を備える。ラスタ画像
アクセラレータカード（ＰＣＩバスインタフェース２２
１を備える）は、他のＰＣＩカード２０９などと同様に
ホストＣＰＵ２０２とは、緩やかに結合された共有メモ
リの形態で動作するように設計されている。なお、必要
であれば、画像アクセラレータカード２２０を更にホス
トコンピュータシステムに付加することもできる。ラス
タ画像アクセラレータカードは、ラスタ画像処理動作に
おける複雑かつ多量の動作処理を高速化するためのもの
であり、これらの動作としては、 （ａ）合成 （ｂ）一般化色空間変換 （ｃ）ＪＰＥＧ符号化／復号 （ｄ）ハフマン、ランレングス、予測符号化／復号 （ｅ）階層的画像（商標）復号 （ｆ）一般化アフィン画像変換 （ｇ）小カーネル畳込演算（コンボルージョン） （ｈ）行列演算 （ｉ）ハーフトーン処理 （ｊ）一括算術／メモリコピー演算 ラスタ画像アクセラレータカード２２０は更にラスタ画
像コプロセッサ２２４に接続されたローカルメモリ２２
３を備え、ラスタ画像コプロセッサ２２４はホストＣＰ
Ｕ２０２からの命令に基づいてラスタ画像アクセラレー
タカード２２０を起動する。ここで、コプロセッサ２２
４は特定用途向けＬＳＩ（ＡＳＩＣ）であることが望ま
しい。また、ラスタ画像コプロセッサ２２４は、必要な
少なくとも１つのプリンターデバイス２２６を周辺イン
タフェース２２５を介して制御する能力を有する。更
に、画像アクセラレータカード２２０は、スキャナなど
の入力／出力デバイスを制御することも可能である。あ
わせて、アクセラレータカード２２０にはラスタ画像コ
プロセッサ２２４に接続された一般外部インターフェー
ス２２７が備えられており、モニタリングやテストを行
うこともできる。。
【００５３】実行モードでは、ホストＣＰＵ２０２がＰ
ＣＩバス２０６を介して一連の命令やデータを送信し、
ラスタ画像コプロセッサ２２４で画像の生成処理を行
う。送信されたデータはローカルメモリ２２３のみなら
ずラスタ画像コプロセッサ２２４中のキャッシュ２３
０、あるいはコプロセッサ２２４中のレジスタ２２９に
蓄えられる。
【００５４】図２は、ラスタ画像コプロセッサ２２４を
より詳細に示した図である。コプロセッサ２２４は、前
記の処理を高速化するためのものであり、命令制御部２
３５の制御下にある複数の部位から構成される。コプロ
セッサが外界と通信するために、図１のローカルメモリ
２２３と通信するためのローカルメモリ制御部２３６を
具備している。周辺インタフェース制御部２３７は、プ
リンタデバイスとの通信に利用されるもので、セントロ
ニクスインタフェース標準フォーマットや他のビデオイ
ンタフェースフォーマットなどの標準フォーマットを利
用する。周辺インタフェース制御部２３７はローカルメ
モリ制御部２３６と内部接続されている。ローカルメモ
リ制御部２３６と外部インタフェース制御部２３８とは
入力インタフェーススイッチ２５２を介して接続されて
おり、入力インタフェーススイッチ２５２は命令制御部
２３５と接続されている。入力インタフェーススイッチ
２５２はまたピクセルオーガナイザ２４６とデータキャ
ッシュ制御部２４０に接続されている。入力インタフェ
ーススイッチ２５２は、外部インタフェース制御部２３
７とローカルメモリ制御部２３６からのデータをスイッ
チして命令制御部２３５、あるいはデータキャッシュ制
御部２４０、ピクセルオーガナイザ２４６に転送するた
めのものである。
【００５５】外部インタフェース制御部２３８は、図１
中のＰＣＩバス２０６と通信するためにラスタ画像コプ
ロセッサ２２４中に具備されており、命令制御部２３５
と接続されている。また、テスト診断を行ったり、クロ
ック信号やグローバル信号を入力するために、命令制御
部２３９に接続され、コプロセッサ２２４と協調して動
作する他モジュール２３９が備わっている。
【００５６】データキャッシュ２３０は、接続されてい
るデータキャッシュ制御部２４０の制御下で動作する。
データキャッシュ２３０は種々の用途において用いられ
るが、コプロセッサ２２４において引き続き使用される
確率の高い最近使用した値を蓄えるために主として用い
られる。上述の高速化処理は、主としてＪＰＥＧ符号化
／復号器２４１やメインデータパス部２４２によって複
数のデータストリームの処理が行われる。部位２４１、
２４２は並列にピクセルオーガナイザ２４６と２つのオ
ペランドオーガナイザ２４７、２４８に接続されてい
る。部位２４１、２４２からの処理されたストリーム
は、結果オーガナイザ２４９に転送され、必要であれば
処理や再フォーマット処理が行われる。なお、中間結果
を記録しておきたいことも多いため、データキャッシュ
２３０に加えて、ピクセルオーガナイザ２４６と結果オ
ーガナイザ２４９との間にマルチユースト値（ＭＵＶ）
バッファ２５０を備えている。結果オーガナイザ２４９
からの結果は、必要であれば外部インタフェース制御部
２３８、ローカルメモリ制御部２３６、周辺インタフェ
ース制御部２３７に出力される。
【００５７】図２中の点線で示されているように、さら
なる（第３の）データパス部２４３を、ＪＰＥＧ符号化
／復号器２４１とメインデータパス部２４２といった他
の二つのデータパスと「並列に」接続することも可能で
ある。また、四あるいはそれ以上のデータパスを構成す
ることも同様に可能である。なお、パスは「並列に」接
続されてはいるが、並列に動作するものではなく、一つ
のパスのみが一時に動作するものであることに注意され
たい。
【００５８】図２のＡＳＩＣの全体設計は以下のような
考えに基づいてなされた。まず第１に、印刷ページでは
小さな、或は一時的な画質劣化をも生じさせないことが
必須である。映像信号では、このような小さな画質劣化
が存在したとしても人間の目では感知されることはない
が、印刷物では印刷ページに永久的に小さな画質劣化が
残ってしまい、目立つようになることもあるからであ
る。更に、プリンタに至るまでに遅延が生じると、ペー
ジがプリンタ内を移動している間に白い未印刷の部位が
ページ上にできてしまうことがあるため、見苦しいもの
となる。そのため、高品質かつ高速に結果を提供するこ
とが必須となり、ソフトウエアを用いるアプローチより
もハードウェアの高速性に頼るアプローチの方が好まし
い。
【００５９】第２に、印刷処理を実行するのに必要なさ
まざまな動作ステップ（アルゴリズム）すべてをリスト
アップし、各ステップごとに対応するハードウェアを並
べ上げると、全体のハードウェア量は膨大なものにな
り、非常に高価なものになってしまう。また、ハードウ
ェアの動作スピードは、処理に必要なデータをフェッチ
したり、あるいは処理で生成されたデータを転送するレ
ートによって本質的に制限される。すなわち、動作スピ
ードはインタフェースの帯域幅によって制約を受ける。
【００６０】これに対して、全体のＡＳＩＣのデザイン
は、ハードウェアの全体量を模式的に表したときに、必
要なハードウェアの種々の部位が（ａ）重複しており、
（ｂ）同時に実行されることはない、という驚くべき事
実に基づいている。特に、この点はデータの処理をする
前にデータを転送する際のオーバヘッドにおいて顕著に
みられる。
【００６１】このような観点から、いつくかのステップ
を経て、ハードウェアのすべての部位をできるだけアク
ティブにしながら、ハードウェア量を低減することにし
た。第１のステップにおいて、画像操作では多くの場合
同一の基本的種類の繰り返し演算が必要であることを認
識した。従って、データがストリーム状に入力される
と、特定の処理を行うように処理部を構成して長いデー
タストリームを処理し、その後次に必要な処理タイプに
合うように処理部を再構成する。データストリームがか
なり長いと、再構成に要する時間は全体の処理時間と比
較して無視できるほど短くなるため、スループットが向
上することになる。
【００６２】また、複数のデータ処理パスを設けると、
他のパスを使用している間に一つのパスを再構成するこ
とで、再構成に要する時間の無駄を省くこともできる。
すなわち、メインデータパス部２４２がより汎用的な処
理を実行している間に、他のデータパスにおいて部位２
４１のようなＪＰＥＧ符号化／復号、あるいは追加部位
２４３がある場合にはエントロピー符号化やハフマン符
号化などのより特化した処理を行うことができる。
【００６３】更に、処理を進めている間に、処理部位へ
のデータのフェッチや転送を行うこともできる。また、
種々の種別のデータを標準化、統一することにより、更
に高速化を図ることができるとともに、ハードウェア資
源も有効に利用することができる。従って、データのフ
ェッチや転送に関わる全体のオーバヘッドを低減するこ
とができる。
【００６４】ここで重要なことは、コプロセッサ２２４
がホストＣＰＵ２０２（図１）の制御の下で実行される
ことである。この点で、命令制御部２３５が、コプロセ
ッサ２２４全体の制御を統括する。命令制御部２３５
は、ＣＢｕｓ（Ｃバス）と呼ばれる制御バス２３１によ
ってコプロセッサ２２４を動作させる。ＣＢｕｓ２３１
はそれぞれのモジュール中のセットレジスタ（図１の２
３１）を含むモジュール２３６−２５０のそれぞれに接
続され、コプロセッサ２２４の全体の動作を可能とす
る。図２を見やすくするために、図２では制御バス２３
１からそれぞれのモジュール２３６−２５０までの接続
は示していない。
【００６５】図３は、利用可能なモジュールレジスタの
模式的なレイアウト２６０を示した図である。レイアウ
ト２６０は、コプロセッサ２２４の全体制御のためのレ
ジスタ２６１と命令制御部２３５とが含まれる。コプロ
セッサモジュール２３６−２６０には、同様のレジスタ
２６２が含まれる。３．２ ホスト／コプロセッサ・キ
ューイング上述のアーキテクチャによれば、ホストプロ
セッサ２０２と画像コプロセッサ２０４との間での協調
が十分にとられていることが必要であることがわかる。
しかしながら、これに対する解は一般的なものであり、
上述のアーキテクチャ特有のものではないため、以下で
はより一般的な計算ハードウェア環境を想定して説明す
る。
【００６６】現代のコンピュータシステムは、動的メモ
リ割当を行うために何かしらのメモリ管理手法を必要と
する。１つあるいは複数のコプロセッサを有するシステ
ムでは、コプロセッサによる動的メモリ割当とメモリ使
用との間で同期をとるための手法が必要である。一般的
なコンピュータハードウェア構成では、ＣＰＵと特別の
コプロセッサとを備え、それぞれが一連のメモリ群を共
有している。このようなシステムでは、ＣＰＵのみがメ
モリを動的に割り当てることのできるシステム中唯一の
部位である。コプロセッサが使用するようにＣＰＵがメ
モリを割り当てた時点で、コプロセッサは当該メモリが
不必要になりＣＰＵによって解放されるまで、自由にメ
モリを利用することができる。すなわち、コプロセッサ
がメモリの使用を終えた後にメモリが解放されることを
保証するために、ＣＰＵとコプロセッサとの間には何か
しらの同期が必要となる。この同期に関しては、種々の
解決策が示されてはいるが、必ずしも性能の面で好まし
いとは言い難い。
【００６７】静的に割り当てられたメモリを用いれば、
同期の問題を避けることができるが、メモリ資源の利用
を動的に適応させることが不可能となる。同様に、コプ
ロセッサが処理の実行を終えるまでＣＰＵをブロックし
待たせておくことも可能であるが、並列性を失い、全体
のシステム性能を犠牲にすることになる。コプロセッサ
からの処理の終了を知らせるインタラプト信号の利用も
可能であるが、コプロセッサのスループットが非常に高
い場合には大きな処理のオーバヘッドとなってしまう。
【００６８】高性能要件の他に、このようなシステムで
は動的なメモリ欠乏に対してしなやかに対処しなければ
ならない。多くのコンピュータシステムでは種々のメモ
リサイズ構成が可能となっているが、多くのメモリを具
備するシステムでは有効資源を最大限に利用して性能を
最大にすることが重要である。同様に、最小のメモリサ
イズ構成のシステムでは、少ないメモリながらも十分な
動作を可能にすべきであり、少なくともメモリ欠乏の際
には性能がしなやかに劣化すべきである。
【００６９】これらの問題を解決するために、システム
性能を最大にするとともに、コプロセッサのメモリ使用
をシステム容量や実行する処理の複雑さに動的に適応化
する同期機構が必要である。図４に、（ホスト）ＣＰＵ
とコプロセッサとの同期をとる好適な構成を示す。図中
の参照番号は、図１の説明において利用したものを用い
ている。
【００７０】図４において、ＣＰＵ２０２はシステム中
のすべてのメモリ管理を統括している。ＣＰＵ２０２
が、自身、あるいはコプロセッサ２２４での利用のため
に、メモリ２０３を割り当てる。コプロセッサ２２４は
グラフィックス特有の命令セットを有しており、ホスト
プロセッサ２０２と共有しているメモリ２０３から命令
１０２２を実行することができる。これらの命令のそれ
ぞれは結果１０２４を共有メモリ２０３に書き込むこと
ができ、またメモリ２０３からオペランドを読み込むこ
ともできる。ここでコプロセッサ命令のオペランド１０
２３や結果１０２４を記憶するに要するメモリ２０３の
量は、処理の複雑さや種別に依存する。
【００７１】ＣＰＵ２０２は、コプロセッサ２２４によ
って実行される命令１０２２を生成する処理をも行う。
ＣＰＵ２０２とコプロセッサ２２４との間の並列性を最
大にするために、ＣＰＵ２０２によって生成された命令
は１０２２に示されるようにキューイングされてからコ
プロセッサ２２４において実行される。キュー１０２２
中の各命令は、コプロセッサ２２４のためにホストＣＰ
Ｕ２０２によって割り当てられた共有メモリ２０３中の
オペランド１０２３や結果１０２４を参照することがで
きる。
【００７２】図５に示すように、これらの処理を行うた
めに、命令生成部１０３０、メモリ管理部１０３１、キ
ュー管理部１０３２が接続されている。これらすべての
モジュールはホストＣＰＵ２０２上で単一プロセスとし
て実行される。コプロセッサ２２４における実行命令は
命令生成部１０３０において生成され、メモリ管理部１
０３１のサービスを利用して生成された命令のオペラン
ド１０２３や結果１０２４のための領域を割り当てる。
また、命令生成部１０３０は、キュー管理部１０３２の
サービスを利用して、コプロセッサ２２４で実行する命
令をキューイングする。
【００７３】各命令がコプロセッサ２２４において実行
されると、ＣＰＵ２０２はメモリ管理部１０３１によっ
て命令のオペランド用に割り当てられていたメモリを解
放することができる。ある命令の結果が次の命令のオペ
ランドとなることも可能であり、その後でＣＰＵによっ
てメモリが解放される。コプロセッサ２２４が命令を終
えると同時にインタラプト信号を送出しメモリを解放す
るのではなく、コプロセッサ２２４が命令を終えた後の
ある時点でクリーンアップ機構を起動し、命令の処理に
要した資源をシステムが解放する。クリーンアップ機構
が起動される時点は、メモリ管理部１０３１とキュー管
理部１０３２との関係に依存しており、利用可能なシス
テムメモリ量や各コプロセッサ命令に必要なメモリ量に
応じて動的に適応させることができる。
【００７４】図６は、コプロセッサ命令キュー１０２２
の構成を模式的に示した図である。命令群はホストＣＰ
Ｕ２０２によりペンディング命令キュー１０４０に挿入
され、コプロセッサ２２４によって読み出され実行に移
される。コプロセッサ２２４における実行処理が終了す
ると、命令はクリーンアップキュー１０４１に転送さ
れ、コプロセッサ２２４が処理を終えた後で命令が必要
とした資源の解放を行う。
【００７５】命令キュー１０２２自身は固定あるいは動
的可変サイズの巡回バッファとして構成される。命令キ
ュー１０２２は、ＣＰＵ２０２による命令の生成とコプ
ロセッサ２２４における命令の実行とを分離している。
各命令のオペランドと結果メモリは、命令生成時に命令
生成部１０３０からの要求に応じてメモリ管理部１０３
１（図５）によって割り当てられる。新しく生成された
命令のためのメモリ割当が、以下で説明するメモリ管理
部１０３１とキュー管理部１０３２との協調動作を起動
させ、利用可能なメモリ量や命令の複雑さにシステムが
自動的に適応できるようにしている。
【００７６】命令キュー管理部１０２は、コプロセッサ
２２４が命令生成部１０３０によって生成された命令を
実行し終えるまで、待機することができる。しかし、メ
モリ管理部１０３１によって割り当てられる命令キュー
１０２２とメモリ２０３が十分大きければ、コプロセッ
サ２２４を全く待つ必要がないか、あるいは少なくとも
すべての命令シーケンスが終了するまで待機する必要は
ない。大きなジョブではこれらの待機時間が、数分間に
も及ぶため、効果は大きい。しかし、ピーク時のメモリ
使用量は利用可能なメモリ量を容易に超えることもあ
る。この時点で、キュー管理部１０３２とメモリ管理部
１０３１との間で協調的な動作が開始される。
【００７７】命令キュー管理部１０３２にとって、終了
した命令を「クリーンアップ」し、動的に割り当てられ
たメモリを解放するようにとの指示がなされる時点は適
宜で構わない。メモリ管理部１０３１が利用可能なメモ
リが少なくなりつつある、あるいはなくなったことを検
出した場合には、キュー管理部１０３２にクリーンアッ
プ処理を指示し、コプロセッサ２２４によってもはや利
用されていないメモリを解放させる手段をとる。これに
より、メモリ管理部１０３１は、ＣＰＵ２０２がコプロ
セッサ２２４を待つ、あるいはコプロセッサ２２４と同
期することなく、命令生成部１０３０からの新しく生成
された命令に要するメモリ要求を満足させることができ
る。
【００７８】メモリ管理部１０３１からキュー管理部１
０３２に終了命令をクリーンアップする要求を出して
も、命令生成部の新しい要求を満たすに足る十分メモリ
が解放されなかった場合には、メモリ管理部１０３１は
キュー管理部１０３２にペンディング命令キュー１０４
０中の処理中命令の一部、例えば半分が終了するまで待
機せよ、と要求する。これにより、コプロセッサ２２４
命令のいくつかが終了するまでＣＰＵ２０２処理はブロ
ックされることになる。コプロセッサ２２４命令のいく
つかが終了すると、これらの命令のオペランドが解放さ
れ、要求を満たすに十分なメモリが得られる。処理中の
命令の一部のみを待つことにより、少なくともいくつか
の命令はペンディング命令キュー１０４０に存在してお
り、コプロセッサ２２４は常に動作していることにな
る。多くの場合、ＣＰＵ２０２が待機するペンディング
命令キュー１０４０中の一部をクリーンアップすること
により、メモリ管理部１０３１にとって十分なメモリが
解放され、命令生成部１０３０の要求を満たすことがで
きる。
【００７９】コプロセッサ２２４がペンディング命令の
例えば半分が実行終了するまで待機したとしても要求を
満たすだけのメモリが解放されなかったという特殊なケ
ースの場合には、メモリ管理部１０３１はすべてのペン
ディングコプロセッサ命令が終了するまで待機するとい
う最後の手段をとる。システムの現在のメモリ容量を超
えるような非常に大きなかつ複雑なジョブなどを除い
て、これにより命令生成部１０３０の要求を満たすに十
分な資源が解放される。
【００８０】このようなメモリ管理部１０３１とキュー
管理部１０３２との協調動作により、システムに与えら
れたメモリ量２０３の中で効率的にスループットを最大
にすることが可能となる。より多くのメモリがあれば同
期の必要性は少なくなり、より大きなスループットを得
ることができる。逆に、より少ないメモリの場合には、
コプロセッサ２２４が乏しいメモリ２０３を使っての処
理が終わるまで待機することが多くなり、利用可能なメ
モリが少なくても動作はするものの性能は劣化する。
【００８１】命令生成部１０３０からの要求を満たす際
にメモリ管理部１０３１が行う処理ステップを以下にま
とめる。各ステップは順々に実行され、ステップ後にメ
モリ管理部１０３１が要求を満たすに十分なメモリ２０
３が得られるかどうか調べる。十分なメモリが得られる
場合には要求が満たされるため、ステップを終了する。
得られなかった場合には、次のステップに進み、要求を
満たすべくより過激な処理に進む。 １．利用可能なメモリ２０３で要求を満たすことを試み
る ２．すべての終了した命令をクリーンアップする ３．ペンディング命令の一部が終了するのを待つ ４．すべてのペンディング命令が終了するのを待つ なお、要求を満たすために、ペンディング命令のうちの
異なる部分（例えば、１／３や２／３）を待機すると
か、多量のメモリを使用することがわかっている特定の
命令を待機するなど、他のオプションを用いることもで
きる。
【００８２】図７において、メモリ管理部１０３１とキ
ュー管理部１０３２との間での協調動作に加えて、固定
長命令キューバッファ１０５０が溢れた場合にはキュー
管理部１０３２がコプロセッサ２２４と同期をとること
もできる。このような状況を図７に示しており、ペンデ
ィング命令キュー１０４０は長さ１０個の命令のキュー
としている。付加される最新の命令が最も大きい数を有
しているため、領域が溢れると最新の命令は位置９に格
納される。次にコプロセッサ２２４に入力される命令は
位置０において待機している。
【００８３】領域が溢れた場合には、キュー管理部１０
３２はコプロセッサ２２４がペンディング命令の例えば
半分の処理を終えるまで待機する。この待機により、通
常はキュー管理部１０３２によって挿入される新しい命
令に必要な十分な領域が解放される。新しい命令をスケ
ジューリングする際のキュー管理部１０３２の動作は以
下の通りである。 １．命令キュー１０４０に十分な領域が残っているかテ
ストする ２．十分な領域が残っていない場合は、コプロセッサが
ある所定数の命令が終了するまで待機する ３．新しい命令をキューに挿入する ある命令が終了するのを待機せよと指示されたキュー管
理部１０３２の動作は以下の通りである。 １．命令が終了したとコプロセッサ２２４から指示され
るまで待機する ２．クリーンアップされていない終了した命令がある場
合には、次に終了した命令をキューから削除する 新しい命令を生成する際の命令生成部１０３０の動作は
以下の通りである。 １．命令オペランド１０２３に必要なメモリをメモリ管
理部１０３１に要求する ２．転送する命令を生成する ３．コプロセッサ命令をキュー管理部１０３２に転送し
実行する 以上の動作プロセスを擬似コードの形で示した例を以下
に示す。
【００８４】 メモリ管理 ＡＬＬＯＣＡＴＥ＿ＭＥＭＯＲＹ ＢＥＧＩＮ ＩＦ 要求を満たすのに十分なメモリが得られないとすると ＴＨＥＮ 終了した命令すべてをクリーンアップ（一掃）する ＥＮＤＩＦ ＩＦ 要求を満たすのに十分なメモリが未だ得られないとすると ＴＨＥＮ ＷＡＩＴ＿ＦＯＲ＿ＩＮＳＴＲＵＣＴＩＯＮを呼び出 し、ペンディング命令の半分の終了を待つ ＥＮＤＩＦ ＩＦ 要求を満たすのに十分なメモリが未だ得られないとすると ＴＨＥＮ エラーを出力し戻る ＥＮＤＩＦ 割り当てたメモリを戻す キュー管理 ＳＣＨＥＤＵＬＥ＿ＩＮＳＴＲＵＣＴＩＯＮ ＢＥＧＩＮ ＩＦ 命令キューに十分な領域が得られないとすると ＴＨＥＮ ある所定数の命令をコプロセッサが終了するまで待機する ＥＮＤＩＦ 新しい命令をキューに付加する ＥＮＤ ＷＡＩＴ＿ＦＯＲ＿ＩＮＳＴＲＵＣＴＩＯＮ（ｉ） ＢＥＧＩＮ 命令ｉが終了したとコプロセッサから指示されるまで待機する ＷＨＩＬＥ 終了しているもののクリーンアップされていない命令が ある ＤＯ ＩＦ 次の終了した命令にクリーンアップ機能が備わっている ＴＨＥＮ クリーンアップ機能を呼び出す ＥＮＤＩＦ キューから終了した命令を削除する ＤＯＮＥ ＥＮＤ 命令生成部 ＧＥＮＥＲＡＴＥ＿ＩＮＳＴＲＵＣＴＩＯＮＳ ＢＥＧＩＮ ＡＬＬＯＣＡＴＥ＿ＭＥＭＯＲＹを呼び出し、命令オペランドに必要な メモリをメモリ管理部において割り当てる 転送する命令を生成する ＳＣＨＥＤＵＬＥ＿ＩＮＳＴＲＵＣＴＩＯＮを呼び出し、コプロセッサ 命令をキュー管理部に転送し実行する ＥＮＤ ３．３ コプロセッサのレジスタの説明 図１と３において説明したように、コプロセッサ２２４
は各命令ストリームを実行するために複数のレジスタを
備える。
【００８５】図２中のモジュールに対して、表１はコプ
ロセッサ２２４において用いられるレジスタの名前、種
別、説明を示しており、付録Ｂはそれぞれのレジスタの
各フィールドを説明している。 レジスタの説明
【００８６】
【表１Ａ】
【００８７】
【表１Ｂ】
【００８８】
【表１Ｃ】
【００８９】
【表１Ｄ】
【００９０】
【表１Ｅ】
【００９１】
【表１Ｆ】
【００９２】
【表１Ｇ】
【００９３】これらのレジスタ中で着目すべきものは以
下のものである。 （ａ）命令ポインタレジスタ（ｉｃ＿ｉｐａとｉｃ＿ｉ
ｐｂ）。これらのレジスタペアは現在実行している命令
の仮想アドレスを格納する。仮想アドレスの昇順に命令
がフェッチされ実行される。制御が不連続な仮想アドレ
スに移る場合にはジャンプ命令が用いられる。各命令に
は、３２ビットのシーケンス番号が付与され、シーケン
ス番号は一命令ごとに１ずつ増える。シーケンス番号は
コプロセッサ２２４とホストＣＰＵ２０２双方におい
て、命令の生成と実行の同期をとるために用いられる。 （ｂ）終了レジスタ（ｉｃ＿ｆｎａとｉｃ＿ｆｎｂ）。
これらのレジスタペアは、終了した命令のシーケンス番
号を格納する。 （ｃ）ＴｏＤｏレジスタ（ｉｃ＿ｔｄａとｉｃ＿ｔｄ
ｂ）。これらのレジスタペアは、キューイングされてい
る命令のシーケンス番号を格納する。 （ｄ）インタラプトレジスタ（ｉｃ＿ｉｎｔａとｉｃ＿
ｉｎｔｂ）。これらのレジスタペアは、インタラプトを
かけるシーケンス番号を格納する。 （ｅ）インタラプト状態レジスタ（ｉｃ＿ｓｔａｔ．ａ
＿ｐｒｉｍｅｄとｉｃ＿ｓｔａｔ．ｂ＿ｐｒｉｍｅ
ｄ）。これらのレジスタペアは、インタラプト、終了レ
ジスタとが合致した時点でインタラプトを起動するフラ
グであるプライムビットを格納する。本ビットは、イン
タラプト状態（ｉｃ＿ｓｔａｔ）レジスタ中の他のイン
タラプトイネーブルビットや他の状態／構成情報と同様
に格納される。 （ｆ）レジスタアクセスセマフォア（ｉｃ＿ｓｅｍａと
ｉｃ＿ｓｅｍｂ）。ホストＣＰＵ２０２は、コプロセッ
サ２２４への高速性、即ち、１回以上のレジスタへの書
き込みを必要とするレジスタアクセスに先立ちセマフォ
アを入手しておかなければならない。これに対して、高
速性を必要としないレジスタアクセスの場合は何時でも
実行することができる。ホストＣＰＵ２０２がセマフォ
アを入手することに付随する欠点は、現在実行中の命令
が終了するまでコプロセッサの実行が中断することであ
る。レジスタアクセスセマフォアは、コプロセッサ２２
４の構成／状態レジスタの１ビットとして構成される。
これらのレジスタは命令制御美のレジスタ領域中に存在
する。前述の通り、コプロセッサの各サブモジュール
は、それぞれ構成／状態レジスタを備えており、通常の
命令実行においてレジスタが設定される。これらのすべ
てのレジスタは、レジスタマップ上に表されており、多
くは命令実行において暗黙的に修正される。ホストはレ
ジスタマップを介してこれらのレジスタの内容を知るこ
とができる。 ３．４ 複数ストリームフォーマット 前述の通り、資源を最大限に有効に利用するために、ま
た外部周辺装置に高速に出力するために、コプロセッサ
２２４は２つの独立な命令ストリームの１つを実行す
る。通常は、１つの命令ストリームは出力デバイスが適
時点で必要とする現在の出力ページに対応しており、２
つ目の命令ストリームが他の命令ストリームが休止中で
あるときにコプロセッサ２２４のモジュールを利用す
る。ここで、最も重要な点は、必要な出力データを適時
点で出力することであるとともに、続くページ、バンド
などの準備のために資源を最大限に利用することであ
る。従って、コプロセッサ２２４は、全く独立であるも
のの同じように実行される２つの命令ストリーム（以
下、ＡとＢと呼ぶ）を実行するように設計される。命令
はホストＣＰＵ２０２上で動作しているソフトウエアに
よって生成され、ラスタ画像アクセラレータカード２２
０に転送されコプロセッサ２２４によって実行されるこ
とが望ましい。通常動作では、命令ストリームの１つ
（ストリームＡ）は、他の命令ストリーム（ストリーム
Ｂ）よりも高い優先度で動作する。命令ストリームある
いはキューはホストＲＡＭ２０３（図１）中の一つある
いは複数のバッファに書き込まれる。バッファは開始時
点で割り当てられ、アプリケーションの実行中はホスト
２０３の物理メモリに固定される。各命令はホストＲＡ
Ｍ２０３の仮想メモリ環境に格納されることが好まし
く、ラスタ画像コプロセッサ２２４が仮想アドレスから
物理アドレスへの変換を行い、次の命令の位置としてホ
ストＲＡＭ２０３中の対応する物理アドレスを決定す
る。これらの命令は順々にコプロセッサ２２４のローカ
ルメモリに格納される。
【００９４】図８は、ホストＲＡＭ２０３中に格納され
ている２つのストリームＡとＢのフォーマットを示す図
である。ストリームＡとＢそれぞれのフォーマットは本
質的に同一である。コプロセッサ２２４における簡単な
実行モデルは、以下のものから構成される。 ＊ＡストリームとＢストリームの２つの命令仮想ストリ
ーム ＊通常はある時点で１つのみの命令が実行される ＊どちらかのストリームが優先権を有することもできる
し、「ラウンドロビン」的に優先権を交互にすることも
できる ＊どちらかのストリームを「ロック」して、ストリーム
優先権や他のストリームの命令実行可能度に関わらず、
確実に実行することもできる ＊どちらかのストリームが空であっても良い ＊どちらかのストリームが利用不能であっても良い ＊どちらかのストリームは、後続の命令が「オーバラッ
プ」していなければ、次の命令の実行と「オーバラッ
プ」しているような命令を含んでいても良い ＊各命令は３２ビットの１つずつ増加するような「一意
な」シーケンス番号を有する ＊各命令はインタラプトや命令実行を停止させるコード
を有していても良い ＊外部インタフェースの遅延の影響を最小限にするため
に、命令をあらかじめフェッチしても良い 命令制御部２３５は、コプロセッサ２２４の全体の実行
制御を行うためや、必要な時にホストＲＡＭ２０３から
命令をフェッチするために、コプロセッサの命令実行モ
デルを実装している。一つの命令ごとに、命令制御部２
３５は命令の復号を行い、ＣＢｕｓ２３１を介してモジ
ュール中の種々のレジスタを構成し、該当モジュールに
命令を実行させる処理を行う。
【００９５】図９は、命令制御部２３５で実行する命令
実行サイクルを簡単な形で示した図である。命令実行サ
イクルは４つの主なステージ２７６−２７９から成る。
第１ステージ２７６では、命令ストリームにおいて命令
がペンディング状態であるかどうかを調べる。ペンディ
ング状態である場合には、命令をフェッチして２７７、
復号ならびに実行し２７８、レジスタを更新する２７
９。 ３．５ 現在のアクティブストリームの決定 第１ステージでは、２つのステップを実行しなければな
らない。 １．命令がペンディングしているかどうかの決定 ２．どの命令ストリームを次にフェッチするかの決定 どの命令がペンディングであるかを決定するためには次
の可能性を調べる。 １．命令制御部がイネーブルかどうか ２．内部エラーやインタラプトにより命令制御部が休止
しているかどうか ３．ペンディングしている外部エラー状態があるかどう
か ４．ＡあるいはＢのストリームがロックしているかどう
か ５．どちらかのストリームシーケンス番号がイネーブル
かどうか ６．どちらかのストリームがペンディング命令を有して
いるかどうか 以下に示す擬似コードは、上記ルールに基づいて命令が
ペンディングしているかどうかを決定するアルゴリズム
を示したものである。このアルゴリズムは、既知の技術
を用いて、命令制御部２３５中に状態遷移機械を介して
ハードウェアとして実装することができる。
【００９６】 ｉｆエラーモードでなく、稼働モードであり、バイパスモードでもなく、自己 診断モードである ｉｆ Ａストリームがロックされていて休止中でない ｉｆ Ａストリームが稼働モードであり、かつ「Ａストリームのシーケン ス番号が休止中、あるいはＡストリームに命令が存在する」 命令はペンディングしている ｅｌｓｅ 命令はペンディングしていない ｅｎｄ ｉｆ ｅｌｓｅ ｉｆ Ｂストリームがロックされていて休止中でない ｉｆ Ｂストリームが稼働モードであり、かつ「Ｂストリームのシーケ ンス番号が休止中、あるいはＢストリームに命令が存在する」 命令はペンディングしている ｅｌｓｅ 命令はペンディングしていない ｅｎｄ ｉｆ ｅｌｓｅ ／＊ストリームがロックされていない＊／ ｉｆ Ａストリームが稼働モードで休止中でない、かつ「Ａストリー ムのシーケンス番号が休止中、あるいはＡストリームに命令が存在する」 命令はペンディングしている ｅｌｓｅ 命令はペンディングしていない ｅｎｄ ｉｆ ｅｎｄ ｉｆ ｅｌｓｅ ／＊インタフェース制御部が稼動していない＊／ 命令はペンディングされていない ｅｎｄ ｉｆ いかなる命令もペンディングしていない場合には、命令
制御部２３５はペンディング命令が見つかるまで「スピ
ン」あるいはアイドル状態となる。
【００９７】どのストリームがアクティブであるか、ど
のストリームを次に実行するかを決定するために、次の
状態が調べられる。 １．どちらかのストリームがロックされているか ２．ＡとＢのストリームにどの優先権が付与されてお
り、最後に実行した命令ストリームはどちらであるか ３．どちらかのストリームが稼動しているか ４．どちらかのストリームがペンディング命令を有して
いるか 以下は、命令制御部によって実装される擬似コードを示
したものであり、どのように次にアクティブとなるスト
リームを決定するかを示している。
【００９８】 ｉｆ Ａストリームがロックされている 次のストリームはＡ ｅｌｓｅ ｉｆ Ｂストリームがロックされている 次のストリームはＢ ｅｌｓｅ ／＊どちらのストリームもロックされていない＊／ ｉｆ Ａストリームが稼動モード、かつ「Ａストリームのシーケンス番 号が休止中、あるいはＡストリームに命令が存在する」、かつ「Ｂストリームが 稼動モードで、「Ｂストリームのシーケンス番号が休止中、あるいはＢストリー ムに命令が存在」」しなければ、次のストリームはＡ ｅｌｓｅ ｉｆ Ｂストリームが稼動モード、かつ「Ｂストリームのシーケ ンス番号が休止中、あるいはＢストリームにペンディング命令が存在する」、か つ「Ａストリームが稼動モードで、「Ａストリームのシーケンス番号が休止中、 あるいはＡストリームに命令が存在」」しなければ、次のストリームはＢ ｅｌｓｅ ／＊どちらのストリームも命令が存在しない＊／ ｉｆ ｐｒｉ＝０ ／＊Ａ高、Ｂ低＊／ 次のストリームはＡ ｅｌｓｅ ｉｆ ｐｒｉ＝１ ／＊Ａ低、Ｂ高＊／ 次のストリームはＢ ｅｌｓｅ ｉｆ ｐｒｉ＝２ｏｒ３ ／＊ラウンドロビン＊／ ｉｆ 最後のストリームがＡ 次のストリームはＢ ｅｌｓｅ 次のストリームはＡ ｅｎｄ ｉｆ ｅｎｄ ｉｆ ｅｎｄ ｉｆ ｅｎｄ ｉｆ 条件は常に変化しているため、すべての条件を短時間で
調べることが必要である。 ３．６ 現在のアクティブストリームのフェッチ命令 次のアクティブ命令ストリームを決定すると、命令制御
部２３５は対応する命令ポインタレジスタ（ｉｃ＿ｉｐ
ａとｉｃ＿ｉｐｂ）中のアドレスを用いて命令をフェッ
チする。しかしながら、有効な命令が既に命令制御部２
３５中のプレフェッチバッファ内に存在する場合には、
命令制御部２３５は命令をフェッチしない。
【００９９】以下の条件が満たされるときに、プレフェ
ッチバッファ中の命令が有効になる。 １．プレフェッチバッファが有効である ２．プレフェッチバッファ中の命令が現在のアクティブ
ストリームと同じストリームからのものである プレフェッチバッファの内容の有効性は、ｉｃ＿ｓｔａ
ｔレジスタ中のプレフェッチビットによって表され、当
該ビットは命令のプレフェッチが成功した際にセットさ
れる。なお、命令制御部２３５のいかなるレジスタへの
外部書き込みも、プレフェッチバッファの内容を無効に
させる。 ３．７ 復号、実行命令 命令がフェッチされ、受理されると、命令制御部２３５
は命令を復号し、命令を実行するためにコプロセッサ２
２４のレジスタ２２９を構成する。
【０１００】ラスタ画像コプロセッサ２２４において用
いられる命令フォーマットは、命令の生成がホストＣＰ
Ｕ２０２からの命令によって実行され、ホストに対して
直接的なオーバヘッドになるという点で、従来のプロセ
ッサ命令セットとは異なる。また、命令はホストＲＡＭ
２０３に格納され、図１のＰＣＩバス２０６を介してコ
プロセッサ２２４に転送されるため、命令はできるだけ
小型化すべきである。好ましくは、コプロセッサ２２４
は単一の命令によって実行開始されることが望ましい。
また、将来の変更に最大限対処可能とするためには、命
令セットの柔軟性をできるだけ保持することが望まし
い。更に、コプロセッサ２２４において実行される命令
はオペランドデータの長いストリームにも適用でき、最
適な性能が得られるようにすることも好ましい。なお、
コプロセッサ２２４が用いる命令復号「哲学」として、
「一般的な命令」の復号を簡潔にかつ高速に行うととも
に、「一般的でない」処理に対してもコプロセッサ２２
４の動作に対して細かい制御をホストシステムが行える
ようにデザインを取り入れている。
【０１０１】図１０は、それぞれが３２ビットの８ワー
ドから成る単一命令２８０フォーマットを示している。
各命令は、命令ワード（オプコード）２８１、オペラン
ドの種別を示すオペランドあるいは結果タイプデータワ
ード２８２を含む。３つのオペランドＡ，Ｂ，Ｃのアド
レス２８３−２８５も、結果アドレス２８６とともに含
まれる。更に、領域２８７も、ホストＣＰＵ２０２が用
いる命令に関する情報を格納するために含んでいる。
【０１０２】図１１は、命令の命令オプコード２８１の
構造２９０を示した図である。命令オプコードは３２ビ
ット長で、主オプコード２９１、補オプコード２９２、
インタラプト（Ｉ）ビット２９３、一部復号（Ｐｄ）ビ
ット２９４、レジスタ長（Ｒ）ビット２９５、ロック
（Ｌ）ビット２９６、長さ２９７を含む。命令ワード２
９０のそれぞれのフィールドの説明を以下の表に示す。
【０１０３】オプコード説明
【０１０４】
【表２Ａ】
【０１０５】
【表２Ｂ】
【０１０６】Ｉビットフィールド２９３をセットするこ
とによって、命令が終了した時点で命令の実行がインタ
ラプトされ休止するように命令をコード化することがで
きる。なお、このインタラプトは「命令終了インタラプ
ト」と呼ばれる。一部復号ビット２９４は、一部復号ビ
ット２９４のビットがセットされ、ｉｃ＿ｃｆｇレジス
タ中で稼動モードになると、以下に述べるように命令の
実行に先立ち種々のモジュールがマイクロコード化され
るというような一部復号機能を提供する。ロックビット
２９６は、開始にあたり１つ以上の命令を必要とする処
理の際に用いられる。この際には、命令に先立ち種々の
レジスタがセットされ、次の命令のために現在の命令ス
トリームを「ロック」される。Ｌビット２９６がセット
されると、命令が終了した時点で次の命令が同じストリ
ームからフェッチされる。長さフィールド２９７は各命
令の一般的な定義であり、必要となる「入力データ項
目」数あるいは「出力データ項目」数として定義され、
１６ビット長である。６４、０００項目以上の入力デー
タ項目のストリームに対する処理の場合には、Ｒビット
２９５がセットされ、図２のピクセルオーガナイザ２４
６中のｐｏ＿ｌｅｎレジスタから入力長を得る。当該レ
ジスタはこのような命令の直前にセットされる。
【０１０７】図１０において、ある命令に必要なオペラ
ンド２８３〜２８６の数は用いる命令タイプに応じて可
変である。以下の表は、各命令タイプごとにオペランド
数と長さの定義とを示したものである。 オペランドタイプ
【０１０８】
【表３】
【０１０９】図１２は、３オペランド命令に対する図１
０のデータワード、オペランド記述子２８２のデータワ
ードフォーマット３００と、２オペランド命令に対する
データワードフォーマット３０１とを示している。以下
の表に、オペランド記述子のコード化の詳細を示す。 オペランド記述子
【０１１０】
【表４】
【０１１１】上述の表において、一定データアドレスモ
ードの場合には、コプロセッサ２２４が１つの内部デー
タ項目をフェッチあるいは計算して、この項目を当該オ
ペランドの命令長として用いる。タイルアドレスモード
の場合には、コプロセッサ２２４がいくつかのデータを
サイクルして「タイル効果」を得る。オペランド記述子
のＬビットがゼロの場合には、データが短く、データ項
目がオペランドワード中に存在することを意味する。
【０１１２】図１０において、それぞれのオペランド／
結果ワード２８３−２８６は、オペランド自身の値ある
いはデータが格納されているオペランド／結果の開始位
置を示す３２ビット仮想アドレスを含む。図２の命令制
御部２３５は、命令を二段階で復号する。最初に、命令
の主オプコードが有効であるかを調べ、主オプコード
（図１１）が無効である場合にはエラーを生成する。次
に、ＣＢｕｓ２３１を介して種々のレジスタを設定する
ことにより、命令制御部２３５が命令を実行し、命令に
指定されている動作を行う。なお、設定するレジスタが
ないような命令もある。
【０１１３】各モジュールのレジスタは動作に応じてい
くつかの種別に分けられる。まず、状態レジスタタイプ
があり、他のモジュールからは「読み込まれるのみ」
で、レジスタを含むモジュールによって「読み込み／書
き込み」されるものがある。次に、構成レジスタの一番
目のタイプ（以降、ｃｏｎｆｉｇ１）は、モジュールか
ら外部的に「読み込み／書き込み」され、レジスタを含
むモジュールからは「読み込みのみ」される。これらの
レジスタは一般にアドレス値などの大きなタイプ構成情
報を格納する際に用いられる。構成レジスタの二番目の
タイプ（以降、ｃｏｎｆｉｇ２）はすべてのモジュール
から読み込み、書き込みができるが、レジスタを含むモ
ジュールからは読み込みしかできない。このレジスタタ
イプは、レジスタのビットごとのアドレシングが必要な
ときに用いられる。
【０１１４】制御タイプのレジスタとしては種々のもの
が存在する。第一のタイプ（以降、ｃｏｎｔｒｏｌ１レ
ジスタ）はすべてのモジュール（レジスタを含むモジュ
ールも含む）によって読み込み／書き込みが可能であ
る。Ｃｏｎｔｒｏｌ１レジスタは、アドレス値などの大
きな制御情報を格納する際に用いられる。同様に、制御
レジスタの第二のタイプ（以降、ｃｏｎｔｒｏｌ２）
は、ビットごとに設定される。
【０１１５】最後のレジスタタイプ（インタラプトレジ
スタ）は、レジスタを含むモジュールによって１にセッ
トされ、セットされたビットに「１」を外部から書き込
みことによりゼロにリセットすることができるようなビ
ットをレジスタ内に含む。このようなタイプのレジスタ
はそれぞれのモジュールからのインタラプト／エラー信
号に対処するために用いられる。
【０１１６】コプロセッサ２２４の各モジュールは、命
令を実行中でビジー状態のときには、ＣＢｕｓ２３１上
のｃ＿ａｃｔｉｖｅラインをセットする。このため、命
令制御部２３５は、ＣＢｕｓ２３１上の各モジュールか
らのｃ＿ａｃｔｉｖｅラインの「ＯＲ」をとり、命令が
終了した時点を把握することができる。ローカルメモリ
制御モジュール２３６と周辺インタフェース制御モジュ
ール２３７とは、オーバラップ命令を実行することがで
き、オーバラップ命令を実行する際に起動するｃ＿ｂａ
ｃｋｇｒｏｕｎｄラインを備える。オーバラップ命令
は、ローカルメモリインタフェースと周辺インタフェー
スとの間でデータを転送する「ローカルＤＭＡ」命令で
ある。
【０１１７】オーバラップローカルＤＭＡ命令の実行サ
イクルは、他の命令の実行サイクルとは異なる。オーバ
ラップ命令が実行に移されるにあたっては、命令制御部
２３５が既にオーバラップ命令が実行されているかどう
かを調べる。オーバラップ命令が既に存在すれば、ある
いはオーバラップ命令が不稼動モードになっていれば、
命令制御部２３５は命令が終了するのを待ってから、当
該命令の実行に移る。オーバラップ命令が存在せず、か
つ稼動モードになっていれば、命令制御部２３５はすぐ
にオーバラップ命令を復号し、周辺インタフェース制御
部２３７やローカルメモリ制御部２３６を構成し命令を
実行する。レジスタを構成し終えたら、従来の意味で命
令が終了するのを待たずに命令制御部２３５はレジスタ
（終了レジスタ、状態レジスタ、命令ポインタ等）を更
新する。この時点で、終了シーケンス番号はインタラプ
トシーケンス番号と同一であれば、「オーバラップ命令
終了」インタラプト信号を出力するのではなく単に当該
信号を用意する。「オーバラップ命令終了」インタラプ
ト信号は、オーバラップ命令が完全に終了した時点で出
力される。
【０１１８】命令が復号されると、命令制御部は現在の
命令を実行しつつ、次の命令をプレフェッチする。ほと
んどの命令では、命令のフェッチ、復号よりも命令の実
行に要する時間の方がかなり長い。命令制御部２３５
は、以下の条件が揃った時点で命令をプレフェッチす
る。 １．現在実行中の命令がインタラプトや休止中でない ２．現在実行中の命令がジャンプ命令でない ３．次の命令ストリームがプリフェッチ可能である ４．他にペンディングしている命令が存在する 命令制御部２３５がプレフェッチ可能と判断すると、次
の命令に要求を出し、プレフェッチバッファに配置し、
バッファを有効にする。ここまで処理を進めると、命令
制御部２３５は現在実行中の命令が終了するまでは何も
することがなく、当該命令の終了をＣＢｕｓ２３１上の
ｃ＿ａｃｔｉｖｅとｃ＿ｂａｃｋｇｒｏｕｎｄラインを
調べることのみを行う。 ３．８ 命令制御部のレジスタの更新 命令が終了すると、命令制御部２３５は新しい状態を反
映させるためにレジスタの更新を行う。この処理は外部
からのアクセスとの同期の問題を避けるために高速に行
わなければならない。この高速更新処理は以下の手順で
行われる。 １．適切なレジスタアクセスセマフォアの入手。セマフ
ォアが命令制御部２３５の外部のエージェントによって
占有されている場合には、セマフォアが解放されるまで
命令実行サイクルが待機し、解放されてから処理に移
る。 ２．適切なレジスタの更新。命令が適切なジャンプ命令
でない場合には、命令ポインタ（ｉｃ＿ｉｐａとｉｃ＿
ｉｐｂ）を命令のサイズ分増加させる。ジャンプ命令の
ときは、ジャンプ先の値が命令ポインタにロードされ
る。従って、シーケンス番号が稼動モードであれば終了
レジスタ（ｉｃ＿ｆｎａとｉｃ＿ｆｎｂ）は増加するこ
とになる。
【０１１９】状態レジスタ（ｉｃ＿ｓｔａｔ）も新しい
状態を反映させるように適切に更新される。必要であれ
ば、休止ビットを設定することもある。インタラプトが
生じ、インタラプトに対する休止が稼動状態になった
り、エラーが生じた場合には、命令制御部２３５は休止
する。休止は、状態レジスタ中の命令ストリーム休止ビ
ット（ａ＿ｐａｕｓｅとｂ＿ｐａｕｓｅ）をセットする
ことによって起動される。命令実行を再開する際には、
これらのビットを０にリセットしなければならない。 ３．１クロックサイクル時間、ＣＢｕｓ２３１上にｃ＿
ｅｎｄ信号を送出し、コプロセッサ２２４中の他のモジ
ュールに命令が終了した旨を伝える。 ４．必要であればインタラプトを送出する。インタラプ
トの送出は、以下の状況のときに送出される。 ａ．「シーケンス番号終了」インタラプトが生じたと
き。すなわち、終了レジスタ（ｉｃ＿ｆｎａとｉｃ＿ｆ
ｎｂ）シーケンス番号がインタラプトシーケンス番号と
一致したとき。このとき、インタラプトが準備され、シ
ーケンス番号が稼動モードになり、インタラプトが生じ
る。あるいは、 ｂ．終了した命令が終了時点でインタラプトするように
符号化されている場合。この場合にはインタラプト機構
が起動される。 ３．９ レジスタアクセスセマフォアのセマンティック
ス レジスタアクセスセマフォアは、複数の命令制御レジス
タに高速アクセスを提供する機構である。高速アクセス
を必要とするレジスタとして、以下のものが挙げられ
る。 １．命令ポインタレジスタ（ｉｃ＿ｉｐａとｉｃ＿ｉｐ
ｂ） ２．ＴｏＤｏレジスタ（ｉｃ＿ｔｄａとｉｃ＿ｔｄｂ） ３．終了レジスタ（ｉｃ＿ｆｎａとｉｃ＿ｆｎｂ） ４．インタラプトレジスタ（ｉｃ＿ｉｎｔａとｉｃ＿ｉ
ｎｔｂ） ５．構成レジスタ中の休止ビット（ｉｃ＿ｃｆｇ） 外部エージェントはすべてのレジスタをいつでも安全に
読むことができる。また、外部エージェントはすべての
レジスタにいつでも書き込むことができるが、命令制御
部２３５がこれらのレジスタ中の値を更新してしまわな
いように、外部エージェントはまずレジスタアクセスセ
マフォアを入手しなければならない。命令制御部は、レ
ジスタアクセスセマフォアが外部で宣言されている間は
上述のレジスタ中の値を更新することはできない。ま
た、命令制御部２３５は、高速を維持するために１クロ
ックサイクルの間に上述のすべてのレジスタを更新す
る。
【０１２０】前述のように、シーケンス機構が稼動モー
ドであれば、各命令には３２ビットの「シーケンス番
号」が付与されている。命令シーケンス番号は順々に増
加していき、０ｘＦＦＦＦＦＦＦＦから０ｘ０００００
０００にラッピングされる。外部からの書き込みがイン
タラプトレジスタ（ｉｃ＿ｉｎｔａとｉｃ＿ｉｎｔｂ）
になされると、命令制御部２３５はすぐに以下の比較と
更新を行う。 １．インタラプトシーケンス番号（インタラプトレジス
タ中の値）が同一ストリームの終了シーケンス番号（終
了レジスタ中の値）よりも「大きければ」（モジュロ演
算）、命令制御部は状態レジスタ中の「シーケンス番号
終了」準備ビット（ｉｃ＿ｓｔａｔ中のａ＿ｐｒｉｍｅ
ｄとｂ＿ｐｒｉｍｅｄビット）をセットすることで「シ
ーケンス番号終了」インタラプト機構を準備する。 ２．インタラプトシーケンス番号が終了シーケンス番号
よりも「小さく」、当該ストリームにおいてオーバラッ
プ命令が実行中であり、インタラプトシーケンス番号が
最後のオーバラップ命令シーケンス番号（ｉｃ＿ｌｏａ
あるいはｉｃ＿ｌｏｂレジスタ中の値）と同一であれ
ば、命令制御部はｉｃ＿ｓｔａｔレジスタ中のａ＿ｏｌ
＿ｐｒｉｍｅｄあるいはｂ＿ｏｌ＿ｐｒｉｍｅｄビット
をセットすることで「オーバラップ命令シーケンス番号
終了」インタラプト機構を準備する。 ３．インタラプトシーケンス番号が終了シーケンス番号
よりも「小さく」、当該ストリームにおいてオーバラッ
プ命令が実行中であり、インタラプトシーケンス番号が
最後のオーバラップ命令シーケンス番号と同一でなけれ
ば、インタラプトシーケンス番号は終了命令を示すこと
になり、インタラプト機構は準備されない。 ４．インタラプトシーケンス番号が終了シーケンス番号
よりも「小さく」、当該ストリームにおいてオーバラッ
プ命令が実行中でなければ、インタラプトシーケンス番
号は終了命令を示すことになり、インタラプト機構は準
備されない。
【０１２１】外部のエージェントは、状態レジスタ中の
インタラプト準備ビット（ａ＿ｐｒｉｍｅｄ，ａ＿ｏｌ
＿ｐｒｉｍｅｄ，ｂ＿ｐｒｉｍｅｄ，ｂ＿ｏｌ＿ｐｒｉ
ｍｅｄビット）をセットすることができ、インタラプト
機構を独立に起動、解除することができる。 ３．１０ 命令制御部 図１３は、命令制御部２３５をより詳細に示した図であ
る。命令制御部２３５は、命令実行サイクルを処理しコ
プロセッサ２２４の全体の実行制御を管理する実行制御
部３０５を含む。実行制御部３０５は、命令制御部２３
５の全体の実行制御を管理し、命令シーケンスを決定
し、命令のフェッチやプレフェッチを行い、命令の復号
や命令制御レジスタの更新を行う。命令制御部は更に命
令復号器３０６を備える。命令復号器３０６は、プレフ
ェッチバッファ３０７から命令を受信し、前述の通り復
号する。命令復号器３０６は、他のコプロセッサモジュ
ール中のレジスタを構成して命令を実行する処理も行
う。プレフェッチバッファ制御部３０７は、プレフェッ
チバッファ制御部中のプレフェッチバッファからの読み
込みや書き込みを管理するとともに、命令復号器３０６
と入力インタフェーススイッチ２５２（図２）との間の
インタフェースをも管理する。また、プレフェッチバッ
ファ制御部３０７は二つの命令ポインタレジスタ（ｉｃ
＿ｉｐａとｉｃ＿ｉｐｂ）の更新をも管理する。命令制
御部２３５、種々のモジュール２３９（図２）、外部イ
ンタフェース制御部２３８（図２）からのＣＢｕｓ２３
１（図２）へのアクセスは、三つのモジュールのアクセ
ス要求間での調停を行う「ＣＢｕｓ」調停部３０８にお
いて行われる。要求はＣＢｕｓ２３１によって種々のモ
ジュールのレジスタ部に転送される。
【０１２２】図１４は、図１３の実行制御部３０５をよ
り詳細に示した図である。前述の通り、実行制御部は図
９の命令実行サイクル２７５の処理を管理し、特に以下
の処理を行う。 １．次の命令をどの命令ストリームから取り出すかを決
定し、 ２．当該命令のフェッチを開始し、 ３．プレフェッチバッファに格納されている命令の復号
を命令復号器に指示し、 ４．次の命令のプレフェッチを決定して開始し、 ５．命令の終了を決定し、 ６．命令が終了したらレジスタを更新する。
【０１２３】実行制御部は、全体の命令実行サイクルを
管理する大きなコア状態器３１０（以下、中枢部と呼
ぶ）を備える。図１５は、上述の命令実行サイクルを管
理する中枢部３１０状態遷移図を示した図である。図１
４において、実行制御部は命令プレフェッチ論理部３１
１を備える。この部位は、実行すべき命令が存在するか
どうか、どの命令ストリームに命令が属するか、の決定
処理を行う。図１５の遷移図において開始３１２ならび
にプレフェッチ３１３状態は、この情報を用いて命令を
入手する。図１４のレジスタ管理部３１７は、双方の命
令ストリームのレジスタアクセスセマフォアをモニタ
し、各モジュール中の必要なすべてのレジスタを更新す
る処理を行う。また、終了レジスタ（ｉｃ＿ｆｎａとｉ
ｃ＿ｆｎｂ）とインタラプトレジスタ（ｉｃ＿ｉｎｔａ
とｉｃ＿ｉｎｔｂ）とを比較し、「シーケンス番号終
了」インタラプトを行うべきかどうかを決定する処理
も、レジスタ管理部３１７が行う。更に、レジスタ管理
部３１７はインタラプト準備処理も行う。オーバラップ
命令部３１８は、ｉｃ＿ｓｔａｔレジスタ中の適切な状
態ビットの管理を通して、オーバラップ命令の終了処理
の管理を行う。実行制御部は、更に中枢部３１０と図１
３の命令復号器３０６との間のインタフェースを行う復
号インタフェース部３１９を備える。
【０１２４】図１６は、命令復号部３０６をより詳細に
示した図である。命令復号器はコプロセッサを構成して
プレフェッチバッファ内の命令を実行する処理を行う。
命令復号器３０６は、多くの小さな状態マシンの組み合
わせである大きな状態マシンから構成される命令復号シ
ーケンサ３２１を備える。命令シーケンサ３２１は，各
モジュール中のレジスタをセットするＣＢｕｓディスパ
ッチャ３１２と通信する。また、命令復号シーケンサ３
２１は、命令の有効性や命令のオーバラップ状況などの
関連情報を実行制御部に伝える。ここで、命令の有効性
チェックは命令オプコードが予約されているオプコード
であるかどうかをチェックするものである。
【０１２５】図１７は、図１６の命令ディスパッチャシ
ーケンサ３２１をより詳細に示した図である。命令ディ
スパッチャシーケンサ３２１は、全体のシーケンス制御
状態マシン３２４と連続したモジュール毎構成シーケン
サ状態マシン（例えば３２５や３２６）を備える。モジ
ュール毎構成シーケンサ状態マシンは構成すべき各モジ
ュールに与えられる。全体として状態マシンはモジュー
ルのコプロセッサマイクロプログラミングを定義する。
状態マシン（例えば３２５）は、ＣＢｕｓディスパッチ
ャに全体のＣＢｕｓを利用して種々のレジスタをセット
するように指示し、処理のための種々モジュールを構成
する。特定のレジスタに書き込みをするためには、命令
の実行が開始されなければならない。一般に命令の実行
にはシーケンサ３２１が処理のためにコプロセッサのレ
ジスタを構成する以上の時間が必要である。付録Ａにお
いて、コプロセッサの命令シーケンサによって実行され
るマイクロプログラミング処理と命令シーケンサ３２１
によってセットアップされた形式を示す。
【０１２６】実際には、命令復号シーケンサ３２１は命
令ごとにコプロセッサ中のすべてのモジュールを構成す
るわけではない。以下の表では、命令クラスに対するモ
ジュール構成順序を、ピクセルオーガナイザ２４６（Ｐ
Ｏ）、データキャッシュ制御部２４０（ＤＣＣ）、オペ
ランドオーガナイザＢ２４７（ＯＯＢ）、オペランドオ
ーガナイザＣ２４８（ＯＯＣ）、主データパス２４２
（ＭＤＰ）、結果オーガナイザ２４９（ＲＯ）、ＪＰＥ
Ｇエンコーダ２４１（ＪＣ）などの構成されるモジュー
ルとともに示している。なお、外部インタフェース制御
部２３８（ＥＩＣ），ローカルメモリ制御部２３６（Ｌ
ＭＣ），命令制御部２３５自身（ＩＣ）、入力インタフ
ェーススイッチ２５２（ＩＩＳ）、雑多モジュール（Ｍ
Ｍ）などのモジュールは、命令復号処理中には構成され
ることはない。
【０１２７】モジュール立ち上げ順序
【０１２８】
【表５】
【０１２９】図１７において、各モジュール構成シーケ
ンサ（例えば３２５）は必要なレジスタアクセス処理を
行って特定のモジュールを構成するように管理する。ま
た、全体のシーケンス制御状態マシン３２４は、前述の
順序でモジュール構成シーケンサの全体の動作を管理す
る。図１８は、上の表に従って関連するモジュール構成
シーケンサを起動する全体シーケンス制御を状態遷移図
３３０で表した図である。各モジュール構成シーケンサ
は、モジュールの実行中に種々のレジスタをセットする
ために、ＣＢｕｓディスパッチャを制御して、レジスタ
内容を変更する処理を行う。
【０１３０】図１９は、図１３のプリフェッチバッファ
制御部３０７をより詳細に示した図である。プリフェッ
チバッファ制御部は単一のコプロセッサ命令（６×３２
ビットワード）を格納するためのプリフェッチバッファ
３３５を備える。そして、プリフェッチバッファはＩＢ
ｕｓシーケンサ３３６によって制御される一つの書き込
みポートと、命令復号器、実行制御部、命令制御部ＣＢ
ｕｓインタフェースにデータを送出する一つの読み込み
ポートを備える。ＩＢｕｓシーケンサ３３６は、プリフ
ェッチバッファ３３５の入力インタフェーススイッチへ
の接続においてバスプロトコルを監視する。また、命令
をフェッチするためにアドレスを生成するアドレス管理
部３３７をも備える。アドレス管理部３３７は、ｉｃ＿
ｉｐａあるいはｉｃ＿ｉｐｂの一つを選択し入力インタ
フェーススイッチへのバスに接続する機能と、最後の命
令がどのストリームからフェッチされたかに基づいてｉ
ｃ＿ｉｐａあるいはｉｃ＿ｉｐｂの一つを増加させる機
能と、ｉｃ＿ｉｐａとｉｃ＿ｉｐｂレジスタにジャンプ
先のアドレスを格納する機能とを有する。ＰＢＣ制御部
３３９はプレフェッチバッファ制御部３０７の全体の制
御を行う。３．１１ モジュールローカルレジスタファ
イルの説明図１３に示したように、命令制御モジュール
自身を含む各モジュールは、図２０に示してあるＣＢｕ
ｓインタフェース制御部３０３とともに上述したレジス
タ３０４の内部セットを備え、ＣＢｕｓ要求を受け付け
るとともに当該要求に応じて内部レジスタを更新する処
理を行う。モジュールの制御は、ＣＢｕｓインタフェー
ス３０２を介してモジュール中のレジスタ３０４に書き
込むことによって行われる。ＣＢｕｓ調整部３０８（図
１３）は、命令制御部２３５、外部インタフェース制御
部、雑多モジュールのどのモジュールがＣＢｕｓを制御
し、ＣＢｕｓのマスターとして動作し、レジスタの書き
込み／読み出しを行うのかを決定する。
【０１３１】図２０は、各モジュールにおいて用いられ
るＣＢｕｓインタフェース３０３の標準構成を示した図
である。標準ＣＢｕｓインタフェース３０３はＣＢｕｓ
３０２からの読み出し要求や書き込み要求を受信すると
ともに、モジュール内の種々のサブモジュールによって
３４１を介して更新されるレジスタファイル３０４を備
える。更に、メモリ領域の読み出しを含むサブモジュー
ルのメモリ領域の更新を行う制御ライン３４４が備わっ
ている。標準ＣＢｕｓインタフェース３０３はＣＢｕｓ
の目的地として振る舞い、レジスタ３０４や他のサブモ
ジュールのメモリオブジェクトの読み出し要求や書き込
み要求を受け付ける。
【０１３２】「ｃ＿ｒｅｓｅｔ」信号３４５は標準ＣＢ
ｕｓインタフェース１０３内のすべてのレジスタをデフ
ォルト状態にセットする。しかし、「ｃ＿ｒｅｓｅｔ」
は自身とＣＢｕｓマスターとの間の信号のやり取りを制
御する状態マシンはリセットしない。そのため、「ｃ＿
ｒｅｓｅｔ」がＣＢｕｓ処理中に送出されたとしても、
当該処理は何かしらの形で終了することになる。「ｃ＿
ｉｎｔ」３４７、「ｃ＿ｅｘｐ」３４８、「ｃ＿ｅｒ
ｒ」３４９信号は、以下の式に基づいてモジュールｅｒ
ｒ＿ｉｎｔとｅｒｒ＿ｉｎｔ＿ｅｎレジスタの内容より
生成される。
【０１３３】
【数１】
【０１３４】
【数２】
【０１３５】
【数３】
【０１３６】信号「ｃ＿ｓｄａｔａ＿ｉｎ」と「ｃ＿ｓ
ｖａｌｉｄ＿ｉｎ」３４５は、モジュール列の中での前
のモジュールからのデータ／有効信号であり、信号「ｃ
＿ｓｄａｔａ＿ｏｕｔ」と「ｃ＿ｓｖａｌｉｄ＿ｏｕ
ｔ」３５０は、モジュール列の中での次のモジュールへ
のデータ／有効信号である。標準ＣＢｕｓインタフェー
ス３０３の機能としては以下のものが含まれる。 １．レジスタの読み出し／書き込み管理 ２．メモリ領域の読み出し／書き込み管理 ３．テストモードの読み出し／書き込み管理 ４．サブモジュールの監視／更新管理 ３．１２ レジスタ読み出し／書き込み管理 標準ＣＢｕｓインタフェース３０３はＣＢｕｓ上に流れ
るレジスタ読み出し／書き込み要求やビットセット要求
を受け付ける。標準ＣＢｕｓインタフェースが管理する
ＣＢｕｓ命令として以下の２種類ある。 １．タイプＡ タイプＡは、他のモジュールが標準ＣＢｕｓインタフェ
ース３０３内のレジスタに１、２、３、４バイト読み出
し／書き込みする動作をする。書き込み動作では、命令
サイクルの直後のクロックサイクルでデータサイクルが
生じる。なお、レジスタ書き込み／読み出しのタイプフ
ィールドはそれぞれ「１０００」と「１００１」であ
る。標準ＣＢｕｓインタフェース３０３は命令を復号し
て、命令がモジュールのアドレスを指しているか、読み
出し／書き込み動作のどちらかであるか、を調べる。読
み出し動作では、標準ＣＢｕｓインタフェース３０３
は、ＣＢｕｓ処理の「ｒｅｇ」フィールドを用いてどの
レジスタ出力に「ｃ＿ｓｄａｔａ」バス３５０を接続す
るかを選択する。書き込み動作では、標準ＣＢｕｓイン
タフェース３０３は「ｒｅｇ」フィールドと「ｂｙｔ
ｅ」フィールドを用いて選択されたレジスタにデータを
書き込む。読み出し動作が終了すると、標準ＣＢｕｓイ
ンタフェースはデータを戻すと同時に「ｃ＿ｓｖａｌｉ
ｄ」３５０を送出する。書き込み動作が終了すると、標
準ＣＢｕｓインタフェース３０３は「ｃ＿ｓｖａｌｉ
ｄ」３５０を送出して返答する。 ２．タイプＣ タイプＣは、１つのレジスタ中のバイトの１つに他のモ
ジュールが１ビットあるいは複数ビット書き込む動作を
する。命令とデータとは１つのワードにまとめられる。
【０１３７】標準ＣＢｕｓインタフェース３０３は命令
をチェックして、命令がモジュールのアドレスを指して
いるかを調べる。また、「ｒｅｇ」「ｂｙｔｅ」「ｅｎ
ａｂｌｅ」フィールドを復号して、必要なイネーブル信
号を生成する。また、命令のデータフィールドを取り出
し、取り出したデータをワードの４バイトすべてに転送
する。これにより、必要なビットはすべてのイネーブル
バイト中のイネーブルビットに書き込まれることにな
る。この動作においては返答は必要ない。 ３．１３ メモリ領域読み出し／書き込み管理 標準ＣＢｕｓインタフェース３０３はＣＢｕｓ上のメモ
リ読み出し／書き込み要求を受け付ける。メモリ読み出
し／書き込み要求を受け付けると、標準ＣＢｕｓインタ
フェース３０３は要求がモジュールのアドレスを指して
いるかを調べる。そして、命令のアドレスフィールドを
復号することで、標準ＣＢｕｓインタフェースは適切な
アドレスと、メモリ読み出し／書き込みを行うサブモジ
ュールへのアドレスストローブ信号３４４とを生成す
る。書き込み動作では、標準ＣＢｕｓインタフェース
は、命令からのバイトイネーブル信号をサブモジュール
に転送する。
【０１３８】標準ＣＢｕｓインタフェース３０３の動作
は、ＣＢｕｓ３０２上のＣＢｕｓ命令のタイプフィール
ドを復号し、次のサイクルにおいてデータがレジスタフ
ァイル３０４に取り込まれるか、あるいは他のサブモジ
ュール３４４に転送されるようにするために、レジスタ
ファイル３０４と出力セレクタ３５３に適切なイネーブ
ル信号を生成するような読み出し／書き込み制御部３５
２によって制御される。ＣＢｕｓ命令がレジスタ読み出
し動作であれば、読み出し／書き込み制御部３５２は出
力セレクタ３５３をイネーブルにし、「ｃ＿ｓｄａｔａ
バス」３４５への正しいレジスタ出力を選択する。命令
がレジスタ書き込み動作であれば、読み出し／書き込み
制御部３５２はレジスタファイル３０４をイネーブルに
し、次にサイクルでデータを選択する。もしその命令が
メモリエリアのリード／ライトであれば、読み出し／書
き込み制御部３５２は適切な信号３４４を生成し、モジ
ュールが管理するメモリ領域を制御する。レジスタファ
イル３０４は、レジスタ選択復号部３５５、出力セレク
タ３５３、インタラプト３５６、エラー３５７、例外３
５８生成部、アンマスクエラー生成部３５９、あるモジ
ュールのレジスタを構成するレジスタ部３６０の４つの
部位から構成される。レジスタ選択復号部３５５は、読
み出し／書き込み制御部３５２からの信号「ｒｅｆ＿ｅ
ｎ」（レジスタファイルイネーブル）「ｗｒｉｔｅ」
「ｒｅｇ」を復号し、あるレジスタをイネーブルにする
ためのレジスタイネーブル信号を生成する。出力セレク
タ３５３は、読み出し／書き込み制御部３５２からの信
号「ｒｅｇ」出力に応じて、レジスタ読み出し処理のた
めに正しいレジスタデータを選択しｃ＿ｓｄａｔｅ＿ｏ
ｕｔラインに出力する。
【０１３９】例外生成部３５６〜３５９は入力中にエラ
ーが検出されたら出力エラー信号（例えば、３４７〜３
４９、３６２）を生成する。各出力エラーを計算する手
法は前述の通りである。レジスタ部３６０は、表５にお
いてレジスタセットの構成を説明したときに論じたよう
に、要求に応じて種々のタイプになり得る。 ３．１４ ＣＢｕｓ構成 前述の通り、ＣＢｕｓ（制御バス）は、各モジュールの
標準ＣＢｕｓインタフェース中のレジスタをセットする
ための情報を転送することによって、全体的に各モジュ
ールを制御する。標準ＣＢｕｓインタフェースの記述か
ら明らかなように、ＣＢｕｓは以下の二つの目的を有す
る。 １．各モジュールを駆動する制御バス ２．ＲＡＭ，ＦＩＦＯ，各モジュール中の状態情報のた
めのアクセスバス ＣＢｕｓは命令−アドレス−データプロトコルを用い
て、モジュール中の構成レジスタをセットすることによ
り、モジュールを制御する。一般に、レジスタは各命令
ごとにセットされるが、修正はどの時点でも行うことが
できる。ＣＢｕｓは状態情報や他の情報を集め、データ
を要求することにより種々のモジュールからＲＡＭやＦ
ＩＦＯデータにアクセスする。
【０１４０】ＣＢｕｓは以下の３つのどちらかにより処
理ごとに駆動される。 １．命令実行時の命令制御部２３５（図２） ２．ターゲット（スレーブ）モードバス動作実行時の外
部インタフェース制御部２３８（図２） ３．外部ＣＢｕｓインタフェースが構成された際には外
部デバイス いずれの場合でも、駆動モジュールはＣＢｕｓの発モジ
ュールとなり、他のすべてのモジュールが可能な着モジ
ュールとなる。バスの調整処理は命令制御部が行う。
【０１４１】以下の表は、好適な実施例において用いる
のに適しているＣＢｕｓ信号の一つの定義を示したもの
である。 ＣＢｕｓ信号定義
【０１４２】
【表６】
【０１４３】ＣＢｕｓのｃ＿ｉａｄ信号はアドレスデー
タを含み、二つの異なるサイクルにおいて制御部によっ
て駆動される。 １．ｃ＿ｉａｄ上でＣＢｕｓ命令やアドレスが駆動され
る命令サイクル（ｃ＿ｖａｌｉｄ高） ２．ｃ＿ｉａｄ（書き込み動作）やｃ＿ｓｄａｔａ（読
み出し動作）上でデータが駆動されるデータサイクル
（ｃ＿ｖａｌｉｄ低） 書き込み動作の場合は、命令に関するデータは命令サイ
クルの直後にｃ＿ｉａｄバス上に置かれる。読み出し動
作の場合は、データサイクルが終了するまで読み出し動
作のターゲットモジュールがｃ＿ｓｄａｔａ信号を駆動
する。
【０１４４】図２１において、バスは３２ビットの命令
−アドレス−データフィールドを含む。このフィールド
は以下の３つのタイプ（３７０〜３７２）がある。 １．タイプＡ動作（３７０）は、コプロセッサ中のレジ
スタや各モジュールのデータ領域の読み出し／書き込み
を行うために用いられる。これらの動作は、ターゲット
モードＰＣＩサイクルを実行している外部インタフェー
ス制御部２３８、命令のためにコプロセッサを構成して
いる命令制御部２３１、外部ＣＢｕｓインタフェースに
よって生成される。
【０１４５】これらの動作では、命令サイクルの直後の
クロックサイクルがデータサイクルとなる。 ２．タイプＢ動作（３７１）は診断モードで用いられ、
ローカルメモリにアクセスしたり、一般インタフェース
上のサイクルを生成する。これらの動作は、ターゲット
モードＰＣＩサイクルを実行している外部インタフェー
ス制御部や外部ＣＢｕｓインタフェースによって生成さ
れる。データサイクルは命令サイクルの後のどの時点で
も良く、データサイクルはｃ＿ｓｖａｌｉｄ信号を用い
て着モジュールから返答される。 ３．タイプＣ動作（３７２）はモジュールのレジスタ中
の各ビットをセットするために用いられる。これらの動
作は、命令のためにコプロセッサを構成している命令制
御部２３１や外部ＣＢｕｓインタフェースによって生成
される。タイプＣ動作ではデータサイクルはなく、デー
タは命令サイクル中に含まれる。
【０１４６】各命令のタイプフィールドは、以下の表に
従って関連するＣＢｕｓ処理を符号化したものである。 ＣＢｕｓ処理タイプ
【０１４７】
【表７】
【０１４８】バイトフィールドは、レジスタ中のビット
をセットするために用いられる。モジュールフィールド
はＣＢｕｓ上の命令のアドレス先モジュールを指定する
フィールドである。レジスタフィールドはモジュール中
のどのレジスタを更新するかを指定するフィールドであ
る。アドレスフィールドは、動作を行うメモリ部位を指
定するフィールドである、ＲＡＭ，ＦＩＦＯなどのアド
レスを指定するものである。イネーブルフィールドは、
ビット設定命令が用いられたときに選択されたバイト中
の選択されたビットをイネーブルにするフィールドであ
る。データフィールドは、更新されるべきバイトに書き
込まれるビットデータを含む。
【０１４９】前述の通り、ＣＢｕｓは各モジュールごと
に、モジュールが命令実行中のときに送出されるｃ＿ａ
ｃｔｉｖｅラインを含む。命令制御部はこの信号に基づ
いて命令の終了時を知ることができる。また、ＣＢｕｓ
は各モジュールごとにバックグラウンドモード時に動作
するｃ＿ｂａｃｋｇｒｏｕｎｄラインを、リセット、エ
ラー検出、インタラプトを行うためのリセット、エラ
ー、インタラプトラインとともに含む。 ３．１５ コプロセッサデータタイプとデータ操作 図２において、コプロセッサ部２２４の動作、特にＪＰ
ＥＧ符号化器２４１や主データパスのコプロセッサ中の
主な計算処理動作を簡潔にするため、コプロセッサは外
部フォーマットと内部フォーマットとを差別化するデー
タモデルを用いる。外部データフォーマットは、ローカ
ルメモリインタフェースやＰＣＩバスなどのコプロセッ
サの外部インタフェースに現われるデータフォーマット
である。逆に、内部データフォーマットは、コプロセッ
サ２２４の主機能モジュール間で現われるフォーマット
である。図２２は、種々の入力／出力フォーマットを模
式的に示した図である。入力外部フォーマット３８１
は、ピクセルオーガナイザ２４６、オペランドオーガナ
イザＢ２４７，オペランドオーガナイザＣ２４８への入
力フォーマットである。これらのオーガナイザは、入力
外部フォーマットを、ＪＰＥＧ符号化器２４１や主デー
タパス部２４２へ入力される入力内部フォーマット３８
２に再フォーマットする。また、これら２つの機能部は
出力データを出力内部フォーマットで出力し、結果オー
ガナイザ２４９が出力内部フォーマットを所望出力フォ
ーマット３０４に変換する。
【０１５０】実施例では、外部データフォーマットは３
つのタイプに分けられる。第一のタイプは、データごと
に４つまでのチャネルを有し、各チャネルが１、２、
４、８、あるいは１６ビットサンプルから成り立ってい
るような連続ストリームから成るデータの「パックスト
リーム」である。パックストリームは、ピクセル、ピク
セルに変換されるデータ、まとめられたビットなどを表
現する際に用いられる。また、コプロセッサはリトルエ
ンディアンバイトアドレッシングとバイト中ではビッグ
エンディアンビットアドレッシングを用いる。図２３は
パックストリームフォーマットの第一の例を示してい
る。ここでは、各オブジェクト３８７は、各チャネルご
とに２ビットのチャネル０、チャネル１、チャネル２の
三つのチャネルから構成される。このフォーマットのデ
ータ配置が３８８である。図２４の次の例３９０では、
各データオブジェクトが３２ビットワードを有し、チャ
ネルごとに８ビット有する４チャネルオブジェクト３９
５が示されている。図２５の第三の例３９５では、ビッ
トアドレス３９７から始まるチャネルごとに８ビットを
有するチャネルオブジェクト３９６が示されている。も
ちろん、アプリケーションに応じて、データチャネルの
実際の幅や数は変化する。
【０１５１】外部データフォーマットの第二のタイプは
「アンパックバイトストリーム」であり、各ワード中の
１バイトのみが有効であるような３２ビットワードのシ
ーケンスである。このフォーマットの例が図２６の３９
９として示されており、各ワード中の単一バイト４００
のみが用いられる。さらなる外部データフォーマットは
「他」フォーマットとして分類されるオブジェクトで表
現される。一般に、これらのデータオブジェクトは色空
間変換表、ハフマン符号化表などの大きな表型のデータ
である。
【０１５２】コプロセッサは４つの内部データタイプを
用いる。第一のタイプは「パックバイト」フォーマット
であり、最後の３２ビットワードを除いて４アクティブ
バイトの３２ビットワードから成るフォーマットであ
る。図２７に、ワードが４バイトであるパックバイトフ
ォーマットの例４０２を示す。図２８に示す次のデータ
タイプは「ピクセル」フォーマットであり、４アクティ
ブバイトチャネルの３２ビットワード４０３から成るフ
ォーマットである。このピクセルフォーマットは４つの
チャネルデータとして解釈される。
【０１５３】図２９に示す次の内部データタイプは「ア
ンパックバイト」フォーマットであり、各ワードは一つ
のアクティブバイトチャネル４０５と三つの非アクティ
ブバイトチャネルから成るフォーマットである。この
際、アクティブバイトチャネルは最小バイトを占める。
他の内部データオブジェクトは「他」データフォーマッ
トとして区分される。外部フォーマットの入力データは
適切な内部フォーマットに変換される。図３０は、種々
のオーガナイザによって実行される外部フォーマット４
１０から入力フォーマット４１１への変換形態を示して
いる。図３１は、結果オーガナイザ２４９によって実行
される内部フォーマット４１２から外部フォーマット４
１３への変換形態を示している。
【０１５４】以下、変換を実行する処理をより詳細に説
明する。まず入力データ外部フォーマットから内部フォ
ーマットへの変換であるが、図３２は変換処理において
種々のオーガナイザによって用いられる手法を示してい
る。はじめは外部他フォーマット４１６であるが、これ
は種々のオーガナイザを経ずに単に通過する。次に、外
部アンパックバイトフォーマット４１７は、アンパック
正規化４１８を行って内部アンパックバイトと呼ばれる
フォーマット４１９を生成する。アンパック正規化４１
８処理は、外部アンパックバイトストリームから非アク
ティブ３バイトを取り除く処理を行う。図３３はアンパ
ック正規化処理を示したものであるが、４バイトチャネ
ルを有する入力のうち１つのバイトチャネルのみが出力
フォーマット４１９において有効な結果となっており、
単なるバイトを出力している様子を示している。
【０１５５】図３２において、パック正規化４２１処理
は、外部パックストリーム４２２中の要素オブジェクト
をバイトストリーム４２３に変換する処理を行う。チャ
ネルの各要素のサイズがバイト以下であれば、サンプル
は８ビット値に補間される。例えば、４ビット単位をバ
イト単位に変換する場合には、４ビット値０ｘＮはバイ
ト値０ｘＮＮに変換される。１バイト以上のオブジェク
トの場合には切り捨てが行われる。ストリーム４２２で
サポートされる入力オブジェクトサイズは、１、２、
４、８、１６ビットサイズである。なお、これらは、本
発明が適用されるシステム中のデータオブジェクトやワ
ードの全幅に依存する。
【０１５６】図３４は、チャネルごとに（図２３のデー
タフォーマット３８６ごとのように）２ビット有する３
チャネルオブジェクト形式の入力データ４２２が入力さ
れたときのパック正規化４２１の様子を示している。出
力データはバイトチャネルフォーマット４２３になって
いる。この際、必要であれば各チャネルに「補間処理」
が施され、８ビットサンプルが生成される。
【０１５７】図３２において、ピクセルストリームはそ
の後、パック処理４２５、アンパック処理４２６、要素
選択処理４２７のいずれかに送られる。図３５はパック
処理４２５の例を示したもので、単に非アクティブバイ
トチャネルが取り除かれ、ワードごとの４アクティブバ
イトにパックされたバイトストリームが生成される様子
を示している。即ち、単一の有効バイトストリーム４３
０がワードごとの４アクティブバイトを有するフォーマ
ット４３１に圧縮される。アンパック処理４２６はほぼ
パック処理の反対の処理であり、アンパックバイトがワ
ードの最小バイトとなる。図３６は、パックバイトスト
リーム４３３がアンパックされ結果４３４が得られる様
子を示している。
【０１５８】図３７は要素選択４２７処理を示したもの
であり、Ｎを単位ごとの入力チャネル数とすると、入力
ストリームからＮ要素を選択する処理である。アンパッ
ク処理は「プロトタイプピクセル」、例えば４３７を生
成するときに用いられる。なお、ピクセルチャネルは最
小バイトから埋められる。図３８は、形式４３６の入力
データが要素選択部４２７によって変換され、プロトタ
イプピクセルフォーマット４３７が生成される様子を示
している。
【０１５９】要素選択が行われると、要素入替処理４４
０（図３２）が行われる。図３８は要素入替処理の様子
を示したもので、内部データレジスタ４４１に格納され
た一定値で選択要素を入れ替え、例のように出力要素２
４２を生成する様子を示している。図３２において、処
理段４２５、５２６、４４０の出力はレーンスワップ処
理４４４に送られる。図３９に示されているように、レ
ーンスワップ処理はあるレーンを他のレーンにバイトご
とに多重化する処理であり、あるレーンを他のレーンに
複製する処理をも含む。図３８の例では、チャネル３と
チャネル１とを入れ替え、チャネル３をチャネル２とチ
ャネル１に複製する様子が示されている。
【０１６０】図３２において、レーンスワップ処理４４
４が終わると、データストリームが再読み出しされて複
製処理４４６に移る前に、マルチユースト値ＲＡＭ２５
０に格納されることもある。複製処理４４６は単にデー
タオブジェクトを複製する処理である。図４０は、複製
処理４４６をピクセルデータに適用した様子であり、複
製ファクターは１である。
【０１６１】図４１は、複製処理をパックバイトデータ
に適用した様子である。図４２は、出力内部フォーマッ
ト３８３から出力外部フォーマット３８４にデータを変
換する結果オーガナイザ２４９の処理を示したものであ
る。この処理では、図３２に示した変換処理と同様の処
理４２４、４２５、４２６、４４０を含むが、処理４５
０では更に要素非選択４５１、非正規化４５２、バイト
アドレシング４５３、書き込みマスキング４５４の処理
を含んでいる。図４３に示した要素非選択処理４５１
は、図３７の要素選択処理の逆処理であり、不必要なデ
ータが削除される。例えば、図４３では、入力中の３つ
の有効チャネルのみが取り出され、データ項目４５６に
パックされる。
【０１６２】図４４に示した非正規化処理は、図３４で
示したパック正規化処理４２１のほぼ反対の動作をす
る。非正規化処理では、バイト単位で扱われていた各オ
ブジェクトあるいはデータ項目を非バイト値に変換する
処理が行われる。図４２のバイトアドレシング処理４５
３は、バイトアドレシングに必要なバイトごとの再構成
処理を行う。外部アンパックバイト出力ストリームで
は、ストリームアドレスの最小２ビットがアクティブス
トリームに対応する。バイトアドレシング処理４５３で
は、外部アンパックバイトが用いられているとき（図４
５）、１つのバイトチャネルから他のチャネルバイトに
出力ストリームが再マップされる。外部パックストリー
ムが用いられているときは（図４６）、バイトアドレシ
ングモジュール４５３は出力ストリームの開始アドレス
を図示のように再マップする。
【０１６３】図４２の書き込みマスク処理４５４を図４
７に示す。書き込みされないパックストリームのあるチ
ャネル（例えば４６０）をマスクする処理である。適用
される入力／出力データタイプ変換は、以下のデータ操
作レジスタの内容に基づいて決められる。 ＊ピクセルオーガナイザデータ操作レジスタ（ｐｏ＿ｄ
ｍｒ） ＊オペランドオーガナイザＢとオペランドオーガナイザ
Ｃデータ操作レジスタ（ｏｏｒ＿ｄｍｒ，ｏｏｃ＿ｄｍ
ｒ） ＊結果オーガナイザデータ操作レジスタ（ｒｏ＿ｄｍ
ｒ） 命令のための各データ操作レジスタの設定は、以下の２
つの方法によってなされる。 １．命令実行の直前にコプロセッサレジスタに書き込む
標準手法を用いて設定される ２．現在の命令に基づいてコプロセッサ自身で設定され
る 命令復号処理では、コプロセッサはデータの命令ワード
やデータワードの内容を調べ、種々のデータ操作レジス
タをどのように設定するかを決定する処理を他の処理と
ともに行う。なお、命令とオペランドのすべての組み合
わせが有効であるわけではない。いくつかの命令ではオ
ペランドフォーマットを規定しているものもある。不適
切なオペランドを含む命令の場合、「定義されていな
い」結果が生成されることになるが、エラーを生じるこ
となく終了してしまうこともある。対応するデータ記述
子の「Ｓ」ビットが０であれば、コプロセッサはデータ
操作レジスタをセットし、現命令を反映させる。
【０１６４】図４８はデータ操作レジスタのフォーマッ
トを示した図である。以下の表は、図４８に示されたレ
ジスタ中の種々のビットフォーマットを示している。 データ操作レジスタフォーマット
【０１６５】
【表８Ａ】
【０１６６】
【表８Ｂ】
【０１６７】各１つの命令において、複数の内部／外部
データタイプが用いられることがある。オペランド、結
果、命令タイプのすべて組み合わせは有効ではあるが、
これらの組み合わせの一部のみが意味のある結果を生成
する。各命令に対して期待されるオペランドと結果デー
タタイプの具体的な組み合わせを表９に示す。表９は、
外部／内部フォーマットにおいて期待されるデータタイ
プをまとめたものである。
【０１６８】期待されるデータタイプ
【０１６９】
【表９】
【０１７０】なお、表９において用いたシンボルは以下
の通りである。 シンボルの説明
【０１７１】
【表１０】
【０１７２】３．１６ データ正規化回路 図４９は、３つの主機能ブロックを含むコンピュータグ
ラフィックスプロセッサを示している。３つの主機能ブ
ロックは、ピクセルオーガナイザ２４６とオペランドオ
ーガナイザＢ、Ｃ２４７、２４８中のデータ正規化部１
０６２、主データパス２４２あるいはＪＰＥＧ部２４１
の中央グラフィックスエンジン、命令制御部２３５中の
プログラミングエージェント１０６４である。データ正
規化部１０６２と中央グラフィックスエンジンの動作
は、プログラミングエージェント１０６４への命令スト
リーム１０６４によって決定される。各命令ごとに、プ
ログラミングエージェント１０６４は復号処理を行い、
内部制御信号１０６７と１０６８をシステム中の他のブ
ロックに出力する。各入力データワード１０６９ごと
に、正規化部１０６２は現命令に基づいてデータのフォ
ーマットを行い、処理結果をさらなる処理が実行される
中央グラフィックスエンジン１０６３に送出する。
【０１７３】データ正規化部は、簡潔にはピクセルオー
ガナイザとオペランドオーガナイザＢ，Ｃを意味する。
これらのオーガナイザはデータ正規化回路を含み、入力
データを適切に正規化した後、ＪＰＥＧ符号化あるいは
主データパス中で中央グラフィックスエンジンに結果を
送出する。中央グラフィックスエンジン１０６３は、３
２ビットピクセルである標準フォーマットのデータに対
して動作する。従って、正規化部は入力データを３２ビ
ットピクセルフォーマットに変換する処理を行う。正規
化部への入力データワード１０６９も３２ビット幅を有
するが、パック要素あるいはアンパックバイトのいずれ
かのフォーマットであってもよい。パック要素入力スト
リームは、データオブジェクトが１，２，４，８，１６
バイト幅であるようなデータワード中での連続するオブ
ジェクトから成る。一方、アンパックバイト入力ストリ
ームは、８ビットのバイトのみが有効であるような３２
ビットのワードから成る。更に、正規化部で生成される
ピクセルデータ１１は、チャネルが８ビット幅で定義さ
れるような１，２，３，４個の有効チャネルから成る。
【０１７４】図５０は、データ正規化部１０６２の具体
的なハードウェア構成を示した図である。データ正規化
部１０６２は、ＦＩＦＯバッファ（ＦＩＦＯ）１０７
３、３２ビット入力レジスタ（ＲＥＧ１）、３２ビット
出力レジスタ（ＲＥＧ２）、正規化マルチプレクサ１０
７５，制御部１０７６から成る。入力データワード１０
６９はＦＩＦＯ１０７３に格納された後、（ＲＥＧ１）
１０７４にすべての入力ビットが所望出力フォーマット
に変換されるまでラッチされる。正規化マルチプレクサ
１０７５は、（ＲＥＧ１）１０７４中の値と（ＦＩＦ
Ｏ）１０７３の現出力とからのビットを選択すること
で、ＲＥＧ２にラッチされるピクセルを生成するような
３２組み合わせスイッチを備える。即ち、正規化マルチ
プレクサ１０７５はｘ［６３．．３２］とｘ［３１．．
０］とで示される２つの３２ビット入力ワード１０７
７、１０７８を入力とする。
【０１７５】このような手法を用いることで、特に命令
処理においてＦＩＦＯが少なくとも２つの有効データワ
ードを有する場合に、装置の全体スループットを向上さ
せることができる。これは、データワードをメモリから
フェッチする手法によるものである。所望データワード
あるいはオブジェクトがＦＩＦＯバッファ中の隣接する
入力データワードに拡散あるいは「ラップ」されている
ことがあるが、入力レジスタ１０７４を用いることで、
ＦＩＦＯバッファ中の隣接データワードからの要素を用
いて完全な入力データを再構成することができ、主デー
タ操作処理段に先立って必要となるさらなる記憶装置や
ビットストリップ処理を省くことができる。類似のタイ
プの複数データワードが正規化部に入力されるような場
合には、このような構成が大きな利点となる。
【０１７６】制御部は、ＲＥＧ１ １０７４やＲＥＧ２
１０７６を更新するイネーブル信号ＲＥＧ１＿ＥＮ１
０８０やＲＥＧ２＿ＥＮ［３．．０］１０８１を生成す
るとともに、ＦＩＦＯ １０７３や正規化マルチプレク
サ１０７５を制御する信号をも生成する。図４９のプロ
グラミングエージェント１０６４はデータ正規化部１０
６２に対して次のような構成信号を送出する。ＦＩＦＯ
＿ＷＲ４信号、正規化ファクターｎ［２．．０］、ビッ
トオフセットｂ［２．．０］、チャネルカウントｃ
［１．．０］、外部フォーマット（Ｅ）といった信号で
ある。入力データは，有効データが存在するクロックサ
イクルごとにＦＩＦＯ＿ＷＲ信号１０８５を送出するこ
とにより、ＦＩＦＯ１０７３に書き込まれる。領域が得
られないときには、ＦＩＦＯはｆｉｆｏ＿ｆｕｌｌ状態
フラグ１０８６を送出する。３２ビット入力データが与
えられると、外部フォーマット信号を用いて、入力がパ
ックストリームフォーマット（Ｅ＝１）であるかアンパ
ックバイト（Ｅ＝０）であるかが調べられる。Ｅ＝１の
場合には、正規化ファクターはパックストリームの各要
素サイズとなる。即ち、ｎ＝０は１ビット幅の要素、ｎ
＝１は２ビット幅要素、ｎ＝２は４ビット幅要素、ｎ＝
３は８ビット幅要素、ｎ＞３は１６ビット幅要素を示
す。また、チャネルカウントは、所望有効バイト数でピ
クセルを生成するためにクロックサイクルごとにフォー
マットする連続した入力オブジェクトの最大数である。
具体的には、ｃ＝１は最小バイトのみが有効であるピク
セル、ｃ＝２は最小２バイトが有効であるピクセル、ｃ
＝３は最小３バイトが有効であるピクセル、ｃ＝０はす
べての４バイトが有効であるピクセルである。
【０１７７】パックストリームが８ビット幅以下の要素
から成る場合には、ビットオフセットがＲＥＧ１に格納
されている値であるｘ［３１．．０］中のデータ処理開
始位置を決定する。ビットオフセットがはじめの入力バ
イトの最大ビットからの偏移である場合には、出力デー
タバイトｙ［７．．０］の生成方法は以下の式で与えら
れる。 ｎ＝０の場合、 ｙ［ｉ］＝ｘ［７−ｂ］ ０≦ｉ≦７のとき ｎ＝１の場合、 ｙ［ｉ］＝ｘ［７−ｂ］ ｉ＝１，３，５，７のとき ｙ［ｉ］＝ｘ［６−ｂ］ ｉ＝０，２，４，６のとき ｎ＝２の場合、 ｙ［３］＝ｘ［７−ｂ］ ｙ［２］＝ｘ［６−ｂ］ ｙ［１］＝ｘ［５−ｂ］ ｙ［０］＝ｘ［４−ｂ］ ｙ［７］＝ｙ［３］ ｙ［６］＝ｙ［２］ ｙ［５］＝ｙ［１］ ｙ［４］＝ｙ［０］ ｎ＝３の場合、 ｙ［ｉ］＝ｘ［ｉ］ ０≦ｉ≦７のとき ｎ＞３の場合、 ｙ［７．．．０］＝ｘ［１５．．．８］ 出力データバイトｙ［１５．．８］，ｙ［２３．．１
６］，ｙ［３１．．２４］を生成する式も同様である。
【０１７８】なお、以上の手法は、入力ストリームの要
素を入力し、必要な回数の複製処理を行い標準幅の出力
オブジェクトを生成することで、いかなる長さの出力ア
レイをも生成することができるように拡張できる。ま
た、入力要素の処理順は、リトルエンディアンでもビッ
グエンディアンでも良い。なお、上述の例では、常に処
理が入力バイトの最大ビットから始まるため、ビッグエ
ンディアン要素順を用いている。リトルエンディアン順
を用いる場合には、ビットオフセットを入力バイトの最
小ビットに対する値として再定義する必要がある。ま
た、入力要素幅が標準出力幅以上のときには、出力要素
は入力要素を切り捨てる、一般には適当な数の最小ビッ
トを削除することによって生成される。上式では、１６
ビットデータオブジェクトの最大バイトを選択すること
により、１６ビット入力要素を切り捨てて８ビット幅標
準出力を生成している。
【０１７９】図５０の制御部はｎ［２．．０］とｃ
［１．．０］の復号を行い、これらとｂ［２．．０］と
を用いて正規化マルチプレクサのための選択信号やＲＥ
Ｇ１やＲＥＧ２のためのイネーブル信号を生成する。ま
た、ＦＩＦＯは命令中において空になることもあるた
め、制御部はＲＥＧ１中に入力データを選択する現在の
ビット位置ｉｎ＿ｂｉｔ［４．．０］と、出力データの
書き込みを始める現在のバイト位置ｏｕｔ＿ｂｙｔｅ
［４．．０］を記憶するカウンタを備える。制御部は、
処理が終了した時点で、ｉｎ＿ｂｉｔ［４．．０］の値
とＲＥＧ１の最終オブジェクトの位置とを比較すること
で入力ワードを検出し、ＦＩＦＯが空でない１クロック
サイクルにおいてＦＩＦＯ＿ＲＤ信号を送出することで
ＦＩＦＯ読み出し動作を開始する。信号ｆｉｆｏ＿ｅｍ
ｐｔｙ，ｆｉｆｏ＿ｆｕｌｌはＦＩＦＯ状態フラグであ
り、ＦＩＦＯが有効なデータを有していないときにｆｉ
ｆｏ＿ｅｍｐｔｙ＝１、ＦＩＦＯがフルのときにｆｉｆ
ｏ＿ｆｕｌｌ＝１となる。ＦＩＦＯ＿ＲＤが送出された
クロックサイクルにおいて、ＲＥＧ１＿ＥＮの送出さ
れ、新しいデータがＲＥＧ１に取り込まれる。ＲＥＧ２
のイネーブル信号は、それぞれが出力レジスタの各バイ
トに対応ごとに４つある。制御部は、復号されたｃ
［１．．０］、ＲＥＧ１内の処理待機中の有効要素数、
ＲＥＧ２において未使用チャネル数の３つの値中での最
小値をとることで、ＲＥＧ２＿ＥＮ［３．．０］を計算
する。Ｅ＝０の場合には、ＲＥＧ１中には一つの有効要
素しか存在しない。ＲＥＧ２を占めるチャネル数が復号
されたｃ［３．．０］と等しい場合に、完全な出力ワー
ドが得られる。
【０１８０】本発明の好適な実施例では、制御部と正規
化マルチプレクサにおいて用いられるオフセットの一部
のみを用いるなど、ビットオフセットパラメータを制限
する機能を付加することにより、図５０の装置が占める
回路領域を大幅に低減することができる。このオフセッ
ト制限機能は正規化ファクターに依存するものであり、
以下の式に応じて動作する。
【０１８１】 ｂ＿ｔｒｕｎｃ［２．．．０］＝０ ｎ≧３の場合 ＝ｂ［２．．．０］ ｎ＝０の場合 ＝ｂ［２．．．１］ ｎ＝１の場合 ＝ｂ［２］＆”００” ｎ＝２の場合 （「＆」はビットごとの結合処理を示す） このような処理により、図５０においてＭＵＸ０、ＭＵ
Ｘ１．．．ＭＵＸ３１で示されている各正規化マルチプ
レクサのサイズが、制限機能を用いないときの３２−１
からビットオフセット制限を行ったときの最大サイズ２
０−１まで低減される。このサイズ縮小により回路速度
の向上も図ることができる。
【０１８２】以上のように、好適な実施例では、データ
をいくつかの正規化形式に変換する効率的な回路を備え
る。 ３．１７ アクセラレータカードの画像処理動作 図２と表２において、命令制御部２３５はコプロセッサ
２２４において実行される動作に帰着される命令を「実
行する」。実行される命令は、主データパス部２４２に
おいて有用な機能が実行されるような種々の命令を含
む。これらの有用な命令の１つが合成処理である。
【０１８３】３．１７．１ 合成 図５１は、主データパス部２４２において実装される合
成モデルを示した図である。合成モデル４６２は、一般
に３つのデータ入力ソースと出力データ（シンク）４６
３を含む。入力ソースの１つは、出力４６３とメモリ内
での同じ相手先からのピクセルデータ４６４である。ま
た、色や不透明度などのデータソースとして用いられる
命令オペランド４６５を含む。ここで、色や不透明度は
フラット、ブレンド、ピクセル、タイルのどれでも良
い。なお、フラットやブレンドに関しては、入力／出力
を介してフェッチするよりも内部で生成した方が高速で
あるため、ブレンド生成部４６７において生成される。
更に、入力データは、オペランドデータ４６５を減衰さ
せる減衰データ４６６をも含む。
【０１８４】前述のように、通常ピクセルデータは各チ
ャネルが１バイト幅である４つのチャネルから成る。こ
こで、最高アドレスの１バイトが不透明チャネルであ
る。なお、合成処理の動作や有用性に関しては、解説論
文「Ｔｈｏｍａｓ Ｐｏｒｔｅｒ ａｎｄ Ｔｏｍ Ｄ
ｕｆｆ ”Ｃｏｍｐｏｓｉｔｉｎｇ ＤｉｇｉｔａｌＩ
ｍａｇｅｓ”ｉｎ Ｃｏｍｐｕｔｅｒ Ｇｒａｐｈｉｃ
ｓ，ｖｏｌｕｍｅ １８，ｎｕｍｂｅｒ ３，Ｊｕｌｙ
１９８４」などの標準記事を参照されたい。
【０１８５】コプロセッサはプレ乗算データを用いるこ
ともできる。プレ乗算は、各色チャネルと不透明チャネ
ルとを前もって乗算する処理である。そのため、２つの
オプションのプレ乗算部４６８、４６９を備え、必要な
ときに、不透明チャネル４７０、４７１と色データとを
プレ乗算し、プレ乗算された出力４７２、４７３を得る
ことができる。合成部４７５は、現在の命令データに基
づいて２つの入力を合成する。以下の表１１に、合成オ
ペレータを示す。
【０１８６】合成動作
【０１８７】
【表１１】
【０１８８】ここで、（ａｃｏ，ａｏ）は、色ａｃと不
透明度ａｏのプレ乗算ピクセルを表す。Ｒはオフセット
値であり、「ｗｃ」は以下で説明するラッピング／クラ
ンピングオペレータである。なお、上表の各オペレータ
の逆動作も合成部４７５が備えていることに注意された
い。クランプ／ラッピング部４７６は、制限値０〜２５
５内にデータをクランプ、或はラップするための処理部
である。また、必要であれば、データをオプションの
「アンプレ乗算」４７７処理することもでき、もとのピ
クセル値に戻すこともできる。最後に、出力データ４６
３が生成され、メモリに戻される。
【０１８９】図５２は、合成処理を行う際に主データパ
ス部に送られる命令形式を示している。主オプコード中
のＸフィールドが１であれば、前記の表に従って加算オ
ペレータが適用される。このフィールドが０であれば、
加算オペレータ以外の他の命令が適用される。Ｐａフィ
ールドは、第一のデータストリーム４６４（図５１）を
プレ乗算するかどうかを示すフィールドである。また、
Ｐｂフィールドは第２のデータストリーム４６５をプレ
乗算するかどうかを示し、Ｐｒフィールドは部位４７７
を用いて結果を「アンプレ乗算」するかどうかを示す。
Ｃフィールドは範囲０−２５５内にラップあるいはクラ
ンプ、オーバフローあるいはアンダーフローするかどう
かを示し、「ｃｏｍ−ｃｏｄｅ」フィールドはどのオペ
レータを適用するかを示す。加算オペレータはオフセッ
トレジスタ（ｍｄｐ＿ｐｏｒ）を用いることもできる。
このオフセットはラッピング／クランピング処理が行わ
れる前に加算動作の結果から引かれる。加算オペレータ
では、ｃｏｍ−ｃｏｄｅフィールドはオフセットレジス
タのチャネルごとにイネーブルするかどうかを示すフィ
ールドとなる。
【０１９０】先に述べた図１０の標準命令ワード符号化
２８０は、合成オペランドのために変更させられる。出
力データの相手先がもとのソースと同じであるため、オ
ペランドＡは常に結果ワードと同一となる。そのため、
オペランドＡはオペランドＢとともにオペランドＢをよ
り長く記述することができる。他の命令と同様に、命令
中のＡ記述子は入力フォーマットを記述し、Ｒ記述子が
出力フォーマットを規定する。
【０１９１】図５３は、ブレンド命令の命令ワードフォ
ーマットを第一例４７０として示している。ブレンド処
理は、各チャネルごとの開始値４７１と終了値４７２と
で規定される。同様に、図５４は、タイルアドレス４７
６、開始オフセット４７７、長さ４７８によって規定さ
れるタイル命令フォーマットを示している。すべてのタ
イルアドレスやサイズはバイトごとに特定される。タイ
ル処理はモジュラー的に行われ、図５５は図５４のフィ
ールド４７６〜４７８を説明する図である。タイルアド
レス４７６はタイルメモリの開始アドレスを、タイル開
始オフセット４７７はタイル開始時に用いられる最初の
バイトを、タイル長４７８はラップする全体のタイル長
を指定する。
【０１９２】図５１において、色要素や不透明度は減衰
値４６６によって減衰させられることもある。減衰値は
以下の３つの手法により得られる。 １．命令のオペランドＣワード中に減衰ファクタをいれ
ることによって、ソフトウエアがフラット減衰を指定す
ることができる。 ２．１がオンで、０がオフであるビットマップ減衰は、
命令のオペランドＣワード中でビットマップのアドレス
を特定するソフトウェアを用いて利用できる。 ３．バイトマップ減衰を、命令のオペランドＣワードの
バイトマップアドレスに設けてもよい。 ４．定するソフトウエアを用いて、１のときにオン、２
のときにオフとするビットマップ減衰を行うことができ
る。
【０１９３】減衰値は符号なしの０〜２５５の整数であ
るため、プレ乗算された色チャネルは、 Ｃｏａ＝Ｃｏａ×Ａ／２５５ を計算することで、減衰ファクターと乗算される。ここ
で、Ａは減衰ファクター、Ｃｏはプレ乗算された色チャ
ネルである。
【０１９４】３．１７．２ 色空間変換命令 図２と表２において、主データパス部２４２とデータキ
ャッシュ２３０は、主に色変換の処理を行う。色空間変
換は第一の色空間フォーマット（例えば、ＲＧＢカラー
ディスプレイに適したフォーマット）から第二の色空間
フォーマット（例えばＣＹＭあるいはＣＹＭＫ印刷に適
したフォーマット）への変換処理を行う。色空間変換処
理はすべての色空間をサポートするように設計されてお
り、１次元から多次元までのいかなる機能において用い
ることができる命令制御部２３５はＣＢｕｓ２３１を介
して、主データパス部２４２、データキャッシュ制御部
２４０、入力インタフェーススイッチ２５２、ピクセル
オーガナイザ２４６、ＭＵＶバッファ２５０、オペラン
ドオーガナイザＢ２４７、オペランドオーガナイザＣ２
４８、結果オーガナイザ２４９を構成し、色変換モード
で動作するように制御する。このモードでは、ピクセル
の複数ラインから成る入力画像がピクセルストリームと
して主データパス部２４２に１ピクセルラインごとに送
出される。主データパス部２４２（図２）は入力インタ
フェーススイッチ２５２からピクセルオーガナイザ２４
６を介してピクセルストリームを受け取り、１ピクセル
ごとに色空間変換処理を行う。また、インターバル表や
分数表がＭＵＶバッファ２５０にあらかじめロードさ
れ、色変換表がデータキャッシュ２３０にロードされ
る。主データパス２４２はこれらの表にオペランドオー
ガナイザＢ，Ｃを介してアクセスし、例えばＲＧＢ色空
間からＣＹＭあるいはＣＹＭＫ色空間にピクセルを変換
し、変換されたピクセルを結果オーガナイザ２４９に送
る。主データパス部２４２、データキャッシュ２３０、
データ制御部２４０、他の前述のデバイスは、命令制御
部２３５の制御のもとで、単一出力一般色空間（ＳＯＧ
ＣＳ）変換モードあるいは複数出力一般色空間（ＭＯＧ
ＣＳ）変換モードのどちらかのモードで動作する。デー
タキャッシュ制御部２４０やデータキャッシュ２３０の
詳細に関しては、「データキャッシュ制御部とキャッシ
ュ」２４０、２３０（図２）の項目を参照されたい。
【０１９５】正確な色空間変換処理は複雑な非線形処理
である。例えば、ＲＧＢピクセルからＣＹＭＫ色空間の
単一主色要素（即ちシアン）への色空間変換処理は理論
的には線形であるが、実際には主にピクセルの色要素を
出力する出力デバイスにおいて非線形性が生じてしま
う。ＲＧＢピクセルからＣＹＭＫ色空間の他の主色要素
（黄、マジェンタ、黒）への色空間変換処理においても
同様である。即ち、各色要素において生じてしまう非線
形性を補償するために、非線形色空間変換が一般に用い
られる。このような複雑な色変換処理の非線形性のため
に、複雑な伝達関数が組み込まれたり、ルックアップテ
ーブルが用いられる。例えば２４ビットのＲＧＢピクセ
ルの入力色空間が与えられると、これらのピクセルをＣ
ＹＭＫ色空間の８ビット主色要素（シアン）にマッピン
グするルックアップテーブルは１６メガバイト以上を必
要とする。同様に、２４ビットＲＧＢピクセルをＣＹＭ
Ｋ色空間の４つの８ビット主色要素にマッピングするル
ックアップテーブルは６４メガバイト以上となり、膨大
な容量が必要なる。これに対して、主データパス２４２
（図２）は、データキャッシュ２３０に格納されたルッ
クアップテーブルを用い、入力色空間中の点に粗い出力
色値を対応させ、出力色値を補間することで中間出力を
得る。 ａ．単一出力一般色空間（ＳＯＧＣＳ）変換モード 単一ならびに複数出力色変換モード（ＳＯＧＣＳ）と
（ＭＯＧＣＳ）双方とも、ＲＧＢ色空間は８ビットの
赤、緑、青色要素を有する２４ビットピクセルから成
る。ＲＧＢ色空間の各ＲＧＢ次元は１５の区間に分割さ
れ、それぞれの区間の長さはプリンタのＲＧＢからＣＹ
ＭＫ色空間への非線形性の逆関数となるように設定され
る。即ち、伝達関数が強い非線形性を示す場合には区間
の長さを短くし、伝達関数が線形に近い場合には区間の
長さを長くする。このような伝達関数の非線形部位を知
るためには、各出力プリンタの色空間を正確に調べるこ
とが望ましい。しかし、ノウハウやプリンタタイプ（例
えばインクジェット）の測定された特徴に基づいて、伝
達関数を近似あるいはモデル化することも可能である。
入力ピクセルの各色チャネルごとに、色要素値の１５の
区間中の位置が決められる。どの区間に入力色要素値が
存在するかを決定するためと、入力色要素値が存在する
区間内の位置を決定するためとの２つのテーブルが主デ
ータパス部２４２において用いられる。もちろん、異な
る伝達関数を有する出力プリンタに対しては異なるテー
ブルを用いても良い。
【０１９６】前述のようにＲＧＢの各次元は１５の区間
に分割される。即ち、ＲＧＢ色空間は区間で区切られた
３次元ラティス構造となっており、区間の両端の入力ピ
クセルは入力色空間では粗い配置となっている。更に、
区間の両端に対応する出力色空間の出力色値のみがルッ
クアップテーブルに格納されている。従って、入力色ピ
クセルの出力色値は、入力ピクセルが存在する区間の両
端に対応する出力色値を決定し、区間内の位置に基づい
て出力色値を補間することで求められる。この手法によ
り、大容量のメモリを用いなければならない必要性を低
減できる。
【０１９７】図５６は、入力ＲＧＢ色ピクセルに対し
て、対応する区間や区間内の位置を決定する例４８０を
示している。変換処理は、２４ビット入力ピクセルの８
ビット入力色チャネルごとに区間テーブル４８２や区間
内位置テーブル４８３を用いて実行される。図５６にお
いて、８ビット入力色要素４８１は１０進数の４をバイ
ナリー形式で表示したものであるが、この８ビット入力
色要素４８１が区間テーブルや区間内位置テーブルへの
ルックアップとして用いられる。区間テーブル４８２
は、入力色要素値４８１が存在する０から１４までの区
間の１つを４ビットで出力する。同様に、区間内テーブ
ル４８２は、入力色値要素４８１が存在する区間内での
位置を示す。区間内テーブルは、０から２５５までの範
囲の８ビット値を格納しており、この値は２５６の分数
として解釈される。従って、１０進数４をバイナリーで
あらわした入力色値要素４８１の場合には、区間テーブ
ル４８２をルックアップすることで、出力値０が生成さ
れる。また、入力値４を区間内位置テーブル４８３でル
ックアップすることにより、分数１６０／２５６を表わ
す出力値１６０が生成される。区間テーブル４８２と区
間内位置テーブル４８３からわかるように、区間長は均
一ではない。前述のように、区間長は伝達関数の非線形
性によって決められる。
【０１９８】上述の通り、各ＲＧＢ色要素に対して区間
テーブルと区間内位置テーブルとを用いることで、３つ
の区間出力と３つの区間内位置出力が得られる。各色要
素に対する区間／区間内位置テーブルはＭＵＶバッファ
（図２）にロードされ、必要な時点で主データパス２４
２によってアクセスされる。色変換処理におけるＭＵＶ
バッファ２５０の構成を図５７に示す。ＭＵＶバッファ
２５０（図５７）は、それぞれが各色要素に対応する３
つの領域４８８、４８９、４９０に分けられる。各領域
（例えば４８８）は、更に４ビットの区間テーブルと８
ビットの区間内位置テーブルとに分けられる。１２ビッ
ト出力４９２は主データパス部２４２によってＭＵＶバ
ッファ２５０から各入力色チャネルごとに取り出され
る。１０進数４の単一入力色要素の上述例では、１２ビ
ット出力は０００００１０１００００となる。
【０１９９】図５８は、補間処理の例を示した図であ
る。補間処理は、１つの３次元空間５００（例えばＲＧ
Ｂ色空間）から他の色空間（例えばＣＭＹあるいはＣＭ
ＹＫ）への補間が主な処理である。ピクセルＰ０からＰ
７はＲＧＢ入力色空間内で粗く存在しており、出力色空
間において対応する出力色値ＣＶ（Ｐ０）からＣＶ（Ｐ
７）を有する。ピクセルＰ０からＰ７の間に位置する入
力ピクセルＰｉの出力色要素値は、以下のようにして決
定される。まず、入力ピクセルＰｉを取り囲む区間の両
端Ｐ０，Ｐ１，．．．，Ｐ７を決定する。次に、区間内
位置要素ｆｒａｃ＿ｒ，ｆｒａｃ＿ｇ，ｆｒａｃ＿ｂを
決定し、最後に、Ｐ０からＰ７の両端に対応する出力色
値ＣＶ（Ｐ０）からＣＶ（Ｐ７）の間を区間内位置要素
を用いて補間する。
【０２００】補間処理は、まず赤（Ｒ）方向の１次元補
間を行い、ｔｅｍｐ１１，ｔｅｍｐ１２，ｔｅｍｐ１
３，ｔｅｍｐ１４の値を以下の式から求める。 ｔｅｍｐ１１＝ＣＶ（Ｐ０）＋ｆｒａｃ＿ｒ（ＣＶ（Ｐ
１）−ＣＶ（Ｐ０）） ｔｅｍｐ１２＝ＣＶ（Ｐ２）＋ｆｒａｃ＿ｒ（ＣＶ（Ｐ
３）−ＣＶ（Ｐ２）） ｔｅｍｐ１３＝ＣＶ（Ｐ４）＋ｆｒａｃ＿ｒ（ＣＶ（Ｐ
５）−ＣＶ（Ｐ４）） ｔｅｍｐ１４＝ＣＶ（Ｐ６）＋ｆｒａｃ＿ｒ（ＣＶ（Ｐ
７）−ＣＶ（Ｐ６）） 次に、補間処理は、以下の式を用いてｔｅｍｐ２１，ｔ
ｅｍｐ２２を求め、緑（Ｇ）方向の１次元補間の計算を
する。
【０２０１】ｔｅｍｐ２１＝ｔｅｍｐ１１＋ｆｒａｃ＿
ｇ（ｔｅｍｐ１２−ｔｅｍｐ１１） ｔｅｍｐ２２＝ｔｅｍｐ１３＋ｆｒａｃ＿ｇ（ｔｅｍｐ
１４−ｔｅｍｐ１３） 最後に、以下の式に基づいて最終色出力値を求め、青
（Ｂ）方向の最終次元補間を行う。 ｆｉｎａｌ＝ｔｅｍｐ２１＋ｆｒａｇ＿ｂ（ｔｅｍｐ２
２−ｔｅｍｐ２１） 入力と出力との範囲が一致しない場合もしばしば有り得
る。ここで、出力範囲が入力範囲よりも狭いと、両端で
範囲をクランプしなければならないことが多い。即ち、
範囲の端あたりの色を変換した際に望ましくないひずみ
が生じることが多い。図５９は、この問題が生じる例を
説明しており、入力範囲値を出力範囲値に１次元マッピ
ングする様子が示されている。ここで、入力値に対する
出力値が点５１０と５１１とで定まっているものとす
る。最大の出力値が点５１２でクランプされるとする
と、点５１１はこの大きさの出力でなければならない。
従って、５１０と５１１の２つの点を補間する場合に
は、線５１５が補間線となり、入力点５１６には出力値
５１７が対応する。しかし、範囲の制約が存在しないと
きに出力値が点５１８になるような場合には、この手法
が必ずしも最適な色マッピングであるとは限らない。５
１０と５１８との補間線は、入力点５１６に対して出力
値５１９を生成する。このような２つの出力値５１７と
５１９の差異は、特に範囲の端あたりの色を印刷する場
合などしばしば目につくひずみとなる、この問題を避け
るために、主データパス部は、拡張出力色空間で計算
し、以下の式に用いて適切な範囲にスケールやクランプ
することも可能である。
【０２０２】 ０ ｘ≦６３のとき ｏｕｔ＝ ２（ｘ−６４） ６４≦ｘ≦１９１のとき ２５５ １９２≦ｘのとき 図５８において、補間処理は、ＲＧＢピクセルを単一出
力色要素（例えばシアン）に変換するＳＯＣＧＳ変換モ
ードでも、ＲＧＢピクセルをすべての出力色要素に同時
に変換するＭＯＧＣＳモードのどちらでも実行される。
色変換が画像中の各ピクセルに対して行われる場合に
は、数１００万ピクセルがそれぞれ独立に色変換される
ことになる。従って、高速に動作するためには、入力値
周辺の８つの値（Ｐ０−Ｐ７）を素早く見つけることが
望ましい。
【０２０３】図５７において説明した通り、主データパ
ス部２４２は、各色入力チャネルごとに４ビット区間部
位と８ビット区間内位置部位とから成る１２ビット出力
を取り出す。主データパス部２４２は赤、緑、青色チャ
ネルの４ビット区間部位を結合し、図６０中の５２０の
ように単一の１２ビットアドレス（ＩＲ，ＩＧ，ＩＢ）
を生成する。図６０は、単一１２ビットアドレス５２０
から単一出力色要素５６３が得られる様子を示したデー
タフロー図である。１２ビットアドレス５２０は、まず
生成部１８８１（図１４１）のようなデータキャッシュ
制御部２４０のアドレス生成部に送られ、メモリバンク
（Ｂ０，Ｂ１，．．．，Ｂ７）に対する８個の９ビット
ライン／バイトアドレス５２１を生成する。データキャ
ッシュ（図２）は、８個の独立のメモリバンク５２２に
分割され、それぞれは８個のライン／バイトアドレスに
よって独立にアドレシングされる。アドレス生成部にお
ける１２ビットアドレス５２０から８ライン／バイトア
ドレスへの変換は、以下の表に従って行われる。
【０２０４】ＳＯＧＣＳモードにおけるアドレス合成
【０２０５】
【表１２Ａ】
【０２０６】ここで、ＢＩＴ［８：６］，ＢＩＴ［５：
３］，ＢＩＴ［２：０］は、それぞれ９ビットバンクア
ドレスの６から８ビット、３から５ビット、０から２ビ
ットを示す。また、Ｒ［３：１］，Ｇ［３：１］，Ｂ
［３：１］は１２ビットアドレス５２０の４ビット区間
ＩＲ，ＩＧ，ＩＢの第１から第３ビットまでを示す。表
１２のメモリバンク５に関して、１２ビットから９ビッ
トへのマッピングを詳細に説明する。１２ビットアドレ
ス５２０中の４ビット赤区間Ｉｒの１〜３ビットが９ビ
ットアドレスＢ５の６〜８ビットにマッピングされ、４
ビット緑区間Ｉｇの１〜３ビットが加算されて９ビット
アドレスＢ５の３〜５ビットにマッピングされ、４ビッ
ト青区間Ｉｂの１〜３ビットが９ビットアドレスＢ５の
０〜２ビットにマッピングされる。
【０２０７】８つのライン／バイトアドレス５２１は、
５１２×８ビットから成る対応するメモリバンク５２２
へのアドレスとして用いられ、対応する８ビット出力色
要素５２３が各メモリバンク５２２からラッチされる。
このアドレシング処理によれば、端点Ｐ０−Ｐ７に対応
する出力色値ＣＶ（Ｐ０）〜ＣＶ（Ｐ７）がメモリバン
ク中での異なるアドレスとなることがある。例えば、１
２ビットアドレス００００ ００００ ００００は、す
べてのバンクで０００ ０００ ０００という同一のバ
ンクアドレスが得られるが、１２ビットアドレス０００
０ ０００００００１の場合には、バンク７、５、３、
１ではバンクアドレス０００ ００００００となり、バ
ンク６、４、２、０ではバンクアドレス０００ ０００
００１となるように異なるバンクアドレスが得られ
る。このようにして、入力ピクセル値を取り囲む８つの
単一出力色値ＣＶ（Ｐ０）〜ＣＶ（Ｐ７）が同時に各メ
モリバンクから得られ、メモリバンクにおいて出力色値
が二重になることを防ぐことができる。
【０２０８】図６１は、単一色変換モードにおいて用い
られるデータキャッシュ２３０のメモリバンクの構成を
示している。各メモリバンクは１２８ラインエントリか
ら成り、各ラインエントリは３２ビット長で４×８ビッ
トメモリ５３３〜５３６から構成される。メモリアドレ
ス５２１の上７ビットは、メモリアドレス中の対応する
データ列を決定し、メモリバンク出力としてラッチ５４
２するために用いられる。下２ビットはバイトアドレス
で、マルチプレクサ５４３への入力となり、どの４×８
ビットエントリを出力として選択５４４するかを決定す
るために用いられる。クロックサイクルごとに８つの各
メモリバンクのためのデータが出力され、主データパス
部２４２に送られる。即ち、データキャッシュ制御部は
オペランドオーガナイザ２４８（図２）から１２ビット
のバイトアドレスを受け取り、主データパス部２４２に
おける補間処理のための８ビット出力色値をオペランド
オーガナイザ２４７、２４８に出力する。
【０２０９】図６０において、主データパス部２４２
（図２）は補間処理を３ステップで実行する。主データ
パス部における第１ステップにおいて、乗算／加算部
（例えば５５０）は対応するメモリバンク（例えば５２
２）から出力される色値と赤区間位置要素５５１を入力
とし、前記の式の第１ステップに従って４つの出力値を
計算する。第１ステップの出力（例えば５５３、５５
４）は第２ステップ５５６に送られ、ｆｒａｃ＿ｇ入力
５５７を用いて第２ステップの前式に従って出力５５８
を計算する。最後に、第２ステップ出力５５８、５５９
とｆｒａｃ＿ｂ入力５６２とを用いて、前式に基づいて
最終出力色５６３を計算する。
【０２１０】図６０に示した処理は、全体で最大のスル
ープットを得るためにパイプライン化されている。更
に、図６０の手法は単一出力色要素５６３が必要なとき
に用いられる。例えば、図６０の手法は、まず出力画像
のシアン色要素を生成し、その後でパス間のキャッシュ
テーブルを再ロードして出力画像のマジェンタ、黄、黒
要素を生成するような場合に用いられる。これは、特
に、それぞれの出力色が独立パスとなるような４パス印
刷処理に適している。ｂ．複数出力一般色空間モードコ
プロセッサ２２４はＭＯＧＣＳモードでの動作も行う
が、ＭＯＧＣＳモードはいくつかの点を除いてＳＯＣＧ
Ｓモードとほぼ同様に動作する。ＭＯＧＣＳモードで
は、図２の主データパス部２４２、データキャッシュ制
御部２４０、データキャッシュが協調して、出力される
４つの主色要素を同時に出力する。このためにはデータ
キャッシュ２３０のサイズが４倍必要となるが、記憶領
域を節約するためにＭＯＧＣＳ動作モードでは、データ
キャッシュ制御部２４０は出力色空間のすべての出力色
値の１／４のみを格納する。出力色空間の残りの出力色
値は低速度の外部メモリに格納され、必要な時点で取り
出される。なお、本装置や手法は、キャッシュシステム
にある粗い色変換テーブルのミス率が非常に小さいとい
う驚くべき事実に基づいている。これは、多くのカラー
画像では、１つのピクセルと他のピクセルとの色値の分
散が小さいという知見に基づいたものである。また、粗
い出力色値は近隣のピクセルにおいても同じになる確率
が非常に高い。
【０２１１】図６２は、コプロセッサが複数チャネルキ
ャッシュ色変換を実行する手法を示している。各入力ピ
クセルは色要素に分解された後、対応する区間テーブル
値（図５６）が前述のように決定され、Ｉｒ，Ｉｇ，Ｉ
ｂ５７０といった３つの４ビット区間が得られる。結合
された１２ビット数５７０は前述の表１２に従って変換
され、８個の９ビットアドレスが得られる。アドレス
（例えば５７２）は図６３において以下で説明するよう
に再マッピングされ、対応するメモリバンク５７３をル
ックアップして４つの色出力チャネル５７４が得られ
る。メモリバンク５７３は、全体で５１２×３２ビット
エントリとなり得るが、そのうちの１２８×３２ビット
エントリを格納する。メモリバンク５７３はデータキャ
ッシュ２３０の一部をなし、図６３で説明するようにキ
ャッシュとして用いられる。
【０２１２】図６３は、９ビットバンク入力５７８が５
７９に再マッピングされる様子を示しており、ビット５
８０〜５８２の順番を入れ替えることによりメモリパタ
ーンのエイリアスを取り除くことができる。これによ
り、隣接するピクセル値が同じキャッシュ要素のエイリ
アスされる確率を低減することができる。再構成された
メモリアドレス５７９は、それぞれが３２ビットの１２
８エントリから成る対応するメモリバンク（例えば５８
５）へのアドレスとして用いられる。７ビットラインア
ドレスを用いてメモリ５８５にアクセスすることで、メ
モリバンクごとにラッチ５８６される出力が得られる。
各メモリバンク（例えば５８５）は、それぞれが２ビッ
トの１２８エントリから成る関連タグメモリを有する。
７ビットラインアドレスは、このタグメモリ５８７中の
対応するタグにアクセスするためにも用いられる。アド
レス５７９の最大２ビットをタグメモリ５８７中の対応
するタグと比較することで、出力色値がキャッシュ中に
格納されているかどうかが決定される。この９ビットア
ドレス中の最大２ビットは、赤と緑データ区間の最大ビ
ットに対応する（表１２参照）。従って、ＭＯＧＣＳモ
ードでは、ＲＧＢ入力色空間が赤と緑次元において効率
よく４象限に分割され、９ビットアドレスの最大２ビッ
トがＲＧＢ入力色区間中の象限を指定することになる。
即ち、２つのビットタグによって指定された４つの象限
に、出力色値が効率的に分割される。このため、あるラ
インの各タグ値に対応する色出力値は出力色空間で離れ
て位置することになり、メモリパターンのエイリアスを
削減することができる。
【０２１３】２つのビットタグが一致しない場合には、
データキャッシュ制御部はキャッシュミスを記録し、必
要なメモリ読み出しがキャッシュルックアップ処理とと
もにデータキャッシュ制御部によって起動される。な
お、キャッシュルックアップ処理は、２ビットタグエン
トリに対応するラインのすべての値が外部メモリから読
み出され、キャッシュに格納されるまで停止状態にあ
る。この処理においては、外部メモリに格納されている
色変換テーブルの関連ラインを読み出す処理が含まれ
る。図６３の処理５７５は図６２の各メモリバンク（例
えば５７３）ごとに実行されるため、キャッシュ内容に
よってはメモリバンクから結果（例えば５８６）が出力
されるまでに時間が必要となることもある。データ５８
６の８つの３２ビットセットは、この後主データパス部
（２４２）に転送され、上述の補間処理（図６２）の３
ステップ５９０−５９２がすべての色チャネル同時にか
つパイプライン処理で実行され、プリンタデバイスに送
る４つの色書津力５９５が生成される。
【０２１４】実験によれば、一般的な画像におけるキャ
ッシュのミス率が平均で０．０１から０．０３のピクセ
ルごとのキャッシュラインフェッチであるので、図６２
と図６３において示したキャッシュ機構が有効であるこ
とが示されている。このようなキャッシュ機構を用いる
ことで、多くの場合、データキャッシュ外部のメモリア
クセスに対する要求を大幅に低減することができる。
【０２１５】コプロセッサが行う２つの色空間変換モー
ド（図１０）での命令符号化は以下の構造を有する。 色空間変換における命令符号化
【０２１６】
【表１２Ｂ】
【０２１７】図６４は、色空間変換命令における命令フ
ィールド符号化を示したものであり、色変換命令におけ
るマイナーオプコード符号化は以下のようになる。 色変換命令におけるマイナーオプコード符号化
【０２１８】
【表１３】
【０２１９】図６５は、ＭＯＧＣＳモードにおいて、Ｒ
ＧＢピクセルストリームをＣＹＭＫ色値に変換する手法
を示している。ステップＳ１において、２４ビットＲＧ
Ｂピクセルストリームがピクセルオーガナイザ２４６
（図２）に入力される。ステップＳ２では、図５６と図
５７で説明したように、ピクセルオーガナイザ２４６が
ルックアップテーブルを用いて各入力画素の４ビット区
間値と８ビット区間内位置とを決定する。入力ピクセル
の区間値と区間内位置は、入力ピクセルがどの区間に存
在するのか、また区間内のどの位置に存在するのかを表
すものである。ステップＳ３では、主データパス部２４
２が入力ピクセルの赤、緑、青色要素の４ビット区間を
結合して、１２ビットアドレスワードを生成し、この１
２ビットアドレスワードをデータキャッシュ制御部２４
０（図２）に送る。ステップＳ４では、表１２と図６２
において説明したように、データキャッシュ制御部２４
０がこの１２ビットアドレスワードを８つの９ビットア
ドレスに変換する。これらの８つのアドレスは、８つの
出力値ＣＶ（Ｐ０）−ＣＶ（Ｐ７）のメモリバンク５７
３（図６２）中の位置を示す。ステップＳ５では、デー
タキャッシュ制御部２４０（図２）が８つの９ビットア
ドレスを、図６３で説明したように再マッピングする。
このようにして、赤と緑の４ビット区間の最大ビット
が、９ビットアドレスの最大２ビットにマッピングされ
る。
【０２２０】ステップＳ６では、データキャッシュ制御
部２４０が９ビットアドレスの最大２ビットと、メモリ
５８７（図６３）中の２ビットタグとを比較する。２ビ
ットタグが９ビットアドレスの最大２ビットと一致しな
ければ、出力色値ＣＶ（Ｐ０）−ＣＶ（Ｐ７）はキャッ
シュメモリ２３０に存在しない。従ってステップＳ７に
おいて、２ビットタグエントリに対応する出力色値が外
部メモリからデータキャッシュ２３０に読み込まれる。
２ビットタグが９ビットアドレスの最大２ビットと一致
する際には、データキャッシュ制御部２４０はステップ
Ｓ８において図６２において説明した要領で８つの出力
色値ＣＶ（Ｐ０）−ＣＶ（Ｐ７）を取り出す。このよう
にして、入力ピクセルを取り囲む８つの出力色値ＣＶ
（Ｐ０）−ＣＶ（Ｐ７）が主データパス部２４２によっ
てデータキャッシュ２３０から取り込まれる。ステップ
Ｓ７では、ステップＳ２で決定された区間内位置を用い
て出力色値ＣＶ（Ｐ０）−ＣＶ（Ｐ７）が主データパス
部２４２において補間され、補間された出力色値が出力
される。
【０２２１】ここで、ＲＧＢ色空間や対応する出力色値
を４象限以上、例えば３２ブロックに更に分割すること
により、データキャッシュ容量の格納領域を低減するこ
とができることは、専門家にとっては明らかである。３
２ブロックに分割する場合には、データキャッシュの格
納容量は出力色値の１／３２ブロックのみで良い。ま
た、ＭＯＧＣＳモードで用いられるデータキャッシュ機
構を単一出力一般変換モードにおいて用いることもでき
ることも、専門家にとっては明らかである。この場合に
も、データキャッシュの格納領域を低減することができ
る。
【０２２２】３．１７．３ ＪＰＥＧ符号化／復号 特にメモリの節約やある場所から他の場所への画像転送
速度の観点において、画像を符号化して格納することに
よる利点は計り知れない。画像符号化としてはさまざま
な広く流布している標準が生まれている。非常に有名な
標準の１つがＪＰＥＧ標準であるが、ＪＰＥＧ標準に関
する詳細な説明はＶａｎ Ｎｏｓｔｒａｎｄ Ｒｅｉｎ
ｈｏｌｄにより１９９３年に出版されたＰｅｎｎｅｂａ
ｋｅｒとＭｉｔｃｈｅｌｌによる著名な本「ＪＰＥＧ：
Ｓｔｉｌｌ Ｉｍａｇｅ Ｄａｔａ Ｃｏｍｐｒｅｓｓ
ｉｏｎ Ｓｔａｎｄａｒｄ」を参照されたい。コプロセ
ッサ２２４はＪＰＥＧ標準のサブセットを用いて画像を
格納する。ＪＰＥＧ標準の利点は、画質を維持したまま
大幅な圧縮率が得られる点である。もちろん、画像を圧
縮して格納するためには他の標準を用いても良い。ＪＰ
ＥＧ標準は専門家には良く知られた標準であり、ＡＳＩ
ＣＳに用いることができるようなＪＰＥＧを実装した種
々の製品がＪＰＥＧコア製品などを含む製造業者から市
販されている。
【０２２３】コプロセッサ２２４は、１、３、４色要素
から成る画像をＪＰＥＧ符号化／復号する機能を備えて
いる。１色要素画像はメッシュでもメッシュでなくても
良い。即ち、１色要素を、メッシュデータあるいはメッ
シュされていないデータのどちらかでも取り出すことが
できる。メッシュデータの例としてピクセルデータごと
の３色要素（即ち、ピクセルデータごとのＲＧＢ）があ
り、メッシュされていないデータの例として、画像の各
色要素が別々に格納されており各色要素を独立に処理で
きるようなデータが挙げられる。３色要素画像の場合に
は、コプロセッサ２２４は３色チャネルが最小３バイト
に符号化されていると仮定して、ワードごとに１ピクセ
ルを用いる。
【０２２４】ＪＰＥＧ標準は画像を最小符号化部位（Ｍ
ＣＵ）と呼ばれる小さな２次元部位に分割する。ここ
で、各最小符号化部位は独立に処理される。ＪＰＥＧ符
号化器（図２）は、ダウンサンプリングされた画像の横
１６ピクセル、縦８ピクセルのＭＣＵでも良いし、ダウ
ンサンプリングされていない画像の場合の横８ピクセ
ル、縦８ピクセルのＭＣＵでも良い。
【０２２５】図６６は、３要素画像をダウンサンプリン
グする手法を示している。元のピクセルデータ６００
は、各ピクセルは６０１がＹＵＶ色空間でのＹ，Ｕ，Ｖ
要素から成るピクセル形式でＭＵＶバッファ２５０（図
２）に格納されている。このデータはまず４つのデータ
ブロック６０１〜６０４から成るＭＣＵ部位に変換され
る。データブロックは種々の色要素を含み、ブロック６
０１，６０２は直接サンプルされたＹ要素であり、ブロ
ック６０３、６０４は図３の例においてサブサンプルさ
れたＵ，Ｖ要素である。ここで、コプロセッサ２２４は
２種類のサブサンプリング機能を備える。１つはフィル
タリングしない直接サンプリングであり、奇数のピクセ
ルデータを残し、偶数のピクセルデータを削除するもの
である。なお、隣接値の平均をとりＵ，Ｖ要素をフィル
タリングすることもできる。
【０２２６】もう一つのＪＰＥＧサブサンプリングは、
図６７に示した４色チャネルサブサンプリングである。
このサブサンプリングでは、１６×８ピクセル６１０の
ピクセルデータブロックが通常のＹ，Ｕ，Ｖ要素に加え
て不透明度要素（Ｏ）を含む４要素６１１を有してい
る。このピクセルデータ６１０も図６６と同様にサブサ
ンプルされる。しかし、この場合には、不透明チャネル
を用いてデータブロック６１２、６１３が作成される。
【０２２７】図６８は、図２のＪＰＥＧ符号化器２４１
をより詳細に説明した図である。ＪＰＥＧ符号化／復号
器２４１は、ＪＰＥＧ符号化と復号との双方を行う。符
号化処理は、バス６２０を介してピクセルオーガナイザ
２４６（図２）からブロックデータを受信する。ブロッ
クデータはＭＵＶバッファ２５０に格納され、ブロック
ごとに処理がなされる。ＪＰＥＧ符号化処理はいくつか
の明確なステップに分割される。これらのステップは、 １．ＤＣＴ部における離散コサイン変換の実行６２１ ２．ＤＣＴ出力の量子化６２２ ３．量子化器６２２で実行されるジグザグスキャンによ
るＤＣＴ係数の配置 ４．係数符号化器６２３で実行されるＤＣ ＤＣＴ係数
の予測符号化とＡＣ ＤＣＴ係数のランレンクス符号化 ５．ハフマン符号化器６２４で実行される係数符号化器
の出力の可変長符号化。 出力はマルチプレクサ６２５とＲｂｕｓ６２６を介して
結果オーガナイザ６２９（図２）に送られる。
【０２２８】ＪＰＥＧ復号処理は、ＪＰＥＧ符号化動作
を逆にしたものである。即ち、ＪＰＥＧ復号処理は、Ｂ
ｕｓ６２０から圧縮されたＪＰＥＧブロックを入力する
処理を含む。圧縮データはＢｕｓ６３０を介してハフマ
ン符号化器６２４に送られ、データがＤＣ差分とＡＣラ
ンレンクスとに復号される。次に、データは係数符号化
器６２３に送られ、ＡＣとＤＣ係数が復号され、通常の
スキャンに戻される。その後、量子化器６２２において
ＤＣ係数に対応する量子化値を乗算することでＤＣ係数
の逆量子化が行われる。最後に、ＤＣＴ部６２１におい
て逆離散コサイン変換が施されもとのデータが復元さ
れ、Ｂｕｓ６３１を介してマルチプレクサ６２５、Ｂｕ
ｓ６２６を介して結果オーガナイザに送られる。ＪＰＥ
Ｇ符号化器２４１は、ＪＰＥＧ符号化器の動作を開始さ
せるために命令制御部によってセットされたレジスタを
含むような標準Ｃｂｕｓインタフェース６３２を介して
の通常の方法で動作する。また、量子化器６２２とハフ
マン符号化器６２４はテーブルを必要とするが、これは
必要時にデータキャッシュ２３０からロードされる。テ
ーブルデータは、Ｏｂｕｓインタフェース部６３４を介
してアクセスされる。ここでＯｂｕｓインタフェース部
６３４はオペランドオーガナイザＢ２４７に接続され、
データキャッシュ制御部２４０と作用しあう。
【０２２９】ＤＣＴ部６２１はピクセルデータに対して
離散コサイン変換と逆離散コサイン変換とを行う。ＤＣ
Ｔに関しては、さまざまな種類のＤＣＴ変換実現手法が
知られており、「Ｓｔｉｌｌ Ｉｍａｇｅ Ｄａｔａ
Ｃｏｍｐｒｅｓｓｉｏｎ Ｓｔａｎｄａｒｄ」（同上）
の中にも記されているものの、ＤＣＴ６２１は以下の項
「高速ＤＣＴ装置」で詳述する高速手法を用いている。
なお、ＤＣＴ変換動作においては、Ｔｈｅ Ｔｒａｎｓ
ａｃｔｉｏｎｓ ｏｆ ｔｈｅ ＩＥＩＣＥ，ｖｏｌ．
Ｅ７１，ｎｏ．１１，Ｎｏｖｅｍｂｅｒ １９８８の１
０９５ページに掲載されたにＡｒａｉらによる論文「Ａ
Ｆａｓｔ ＤＣＴ−ＳＱ Ｓｃｈｅｍｅ ｆｏｒ Ｉ
ｍａｇｅｓ」に基づくＤＣＴ変換手法を用いることもで
きる。
【０２３０】量子化器６２２はＤＣＴ係数の量子化と逆
量子化を行い、データキャッシュに格納された対応する
テーブルから関連値をＯｂｕｓインタフェース部６３４
を介して取り出すことで動作する。量子化処理において
は、入力データストリームは、データキャッシュ中の量
子化テーブルから読み出された値でもって除算される。
この除算は固定小数点の乗算として実装される。また、
逆量子化処理では、データストリームは逆量子化テーブ
ル中の値と乗算される。
【０２３１】図６９は、逆量子化６２２をより詳細に説
明した図である。量子化器６２２は、ローカルバスを介
してＤＣＴモジュール６２１にデータを渡したり、ＤＣ
Ｔモジュール６２１からデータを受け取ったりするＤＣ
Ｔインタフェース６４０を備える。量子化処理において
は、量子化器６２２はクロックサイクルごとに２つのＤ
ＣＴ係数を受信する。これらの値は量子化器の内部バッ
ファ６４１、６４２の１つに書き込まれる。バッファ６
４１、６４２は入力データをバッファするための２つの
ポートを備えたバッファである。量子化処理において、
ＤＣＴサブモジュール６２１からの係数データはバッフ
ァ６４１、６４２の１つに格納される。バッファがフル
になると、データはバッファからジグザグスキャンで読
み出され、Ｏｂｕｓインタフェース部６３４を介して受
信した量子化値でもって乗算器６４３で乗算される。こ
の出力は係数符号化インタフェース６４５を介して係数
符号化器６２３（図６８）に転送される。これらの処理
を行っている間、次のブロックの係数が他のバッファに
書き込まれている。ＪＰＥＧ復号処理において、量子化
モジュールは、テーブルに格納された値でもって復号さ
れたＤＣＴ係数を乗算することで逆量子化処理を行う。
量子化と逆量子化とはそれぞれ排他的な動作をするた
め、乗算器６４３は量子化と逆量子化との双方において
用いられる。なお、逆量子化テーブルへのインデックス
として、８×８のブロック中の係数の位置を用いる。
【０２３２】量子化処理と同様に、２つのバッファ６４
１、６４２が係数符号化器６２３（図６８）からの入力
係数データをバッファするために用いられる。データは
量子化値と乗算され、逆ジグザグスキャン順にバッファ
に書き込まれる。バッファがフルになると、逆量子化さ
れた係数が通常の順番でバッファから２つ同時に読み出
され、ＤＣＴインタフェース６４０を介してＤＣＴサブ
モジュール６２１（図６８）に送られる。従って、係数
符号化器インタフェースモジュール６４５は、係数符号
化器とのインタフェースとなっており、ローカルバスを
介して符号化器にデータを送ったり符号化器からデータ
を読み出したりする。このモジュールは、符号化時には
ジグザグスキャン順でバッファからデータを読み出し、
復号時には逆ジグザグスキャン順でバッファにデータを
書き込む。ＤＣＴインタフェースモジュール６４０とＣ
Ｃインタフェースモジュール６４５ともバッファからの
読み出しや書き込みを行うことができる。そのため、ア
ドレス／制御マルチプレクサ６４７を用いて、各インタ
フェースがどちらのバッファと動作しているのかを、量
子化器のすべてのモジュールを制御するための状態マシ
ンから成る制御モジュール６４８の制御のもとで、決定
する。乗算器６４３は、１６×８の２の補数の乗算器を
用いてＤＣＴ係数を量子化テーブル値と乗算しても良
い。
【０２３３】図６８において、係数符号化器６２３は以
下の機能を実行する。 （ａ） ＪＰＥＧモードにおけるＤＣ係数の予測符号化
／復号 （ｂ） ＪＰＥＧモードにおけるＡＣ係数のランレンク
ス符号化／復号 なお、係数符号化器６２３は、ＪＰＥＧモード動作とは
別に、必要な時点でピクセルの予測符号化／復号やメモ
リコピー動作のために用いることができると好ましい。
係数符号化器６２３は、ピンクブックに規定されている
ように、ＤＣ／ＡＣ係数の予測／ランレンクス符号化／
復号を行う。また、ＪＰＥＧ標準に規定されているよう
なＪＰＥＧ ＡＣ係数のランレンクス符号化／復号に加
えて、標準の予測符号化／復号機能も備えている。
【０２３４】ハフマン符号化器６２４は、ＪＰＥＧデー
タ列のハフマン符号化／復号を行う。ハフマン符号化モ
ードでは、係数符号化器６２３からランレンクス符号化
されたデータが受信され、パックバイトのハフマンスト
リームが生成される。また、ハフマン復号モードでは、
ハフマンストリームがＰｂｕｓインタフェース６２０か
らパックバイト形式で読み出され、ハフマン復号された
係数が係数符号化モジュール６２３に送られる。ハフマ
ン符号化器６２４は、データキャッシュに格納され、Ｏ
ｂｕｓインタフェース６３４を介してアクセスされるハ
フマンテーブルを利用する。或は、ハフマンテーブルを
ハードで構成して高速にすることもできる。
【０２３５】ハフマン符号化においてデータキャッシュ
を用いるときには、データキャッシュの８つのバンク
は、以下に各テーブルごとに詳細に説明されているよう
にデータテーブルを格納する。 データキャッシュに格納されているハフマン、量子化テ
ーブル
【０２３６】
【表１４】
【０２３７】図７０において、ハフマン符号化器６２４
は、符号化器６６０と復号器６６１との２つの独立のブ
ロックから主に構成される。双方のブロック６６０、６
６１はマルチプレクサモジュール６６２を介して同じＯ
ｂｕｓインタフェースを共有する。各ブロックは、それ
ぞれ入力と出力を有し、ＪＰＥＧ符号化器で実行される
機能に応じて、一時点ではどちらか１つのブロックのみ
がアクティブとなる。 ａ．符号化 ＪＰＥＧモードにおける符号化においては、ハフマンテ
ーブルを用いて、ＤＣ差分値やＡＣランレンクス値に可
変長コード（コードごとに１６ビットまで）を割り当て
られる。割り当てられたコードは、ＣＣサブモジュール
からＨＣサブモジュールに送られる。また、ハフマンテ
ーブルは動作開始前にデータキャッシュから予めロード
されていなければならない。そして、可変長コードをＣ
Ｃサブモジュールから送られてきたＤＣやＡＣ係数の他
のビットと結合し、パックバイト形式が生成される。パ
ック処理の結果、Ｘ’ＦＦバイトが得られたとすると、
Ｘ’００バイトが挿入される。ＲＳＴｍマーカが必要な
ときはマーカが挿入されるが、この際には、最後のハフ
マン符号の「１」ビットでのバイト詰込処理と、詰込ま
れたバイトがＸ’ＦＦになったときのＸ’００バイト挿
入処理が行われる。ＲＳＴｍマーカが必要かどうかは、
ＣＣサブモジュールによって指示される。また、ＨＣサ
ブモジュールは、Ｐｂｕｓ−ＣＣスレーブインタフェー
ス上の「最後の」信号での指示により、画像の最後にＥ
ＯＩマーカを挿入する。ＥＯＩマーカの挿入処理におい
ては、ＲＳＴｍマーカと同様のパック処理、詰込み処
理、挿入処理が必要となる。最後に、出力ストリームは
パックバイトとして結果オーガナイザ２４９に送られ、
外部メモリに書き込まれる。
【０２３８】非ＪＰＥＧモードの場合には、ＣＣサブモ
ジュール（Ｐｂｕｓ−ＣＣスレーブインタフェース）か
らアンパックデータとして符号化器にデータが送られ
る。各バイトは（ＪＰＥＧモードと同様に）キャッシュ
にあらかじめロードされたテーブルを用いて独立に符号
化され、可変長シンボルがパックバイト形式にまとめら
れ、結果オーガナイザ２４９に送られる。なお、出力ス
トリームの最後のバイトは１での詰込処理が行われる。 ｂ．復号 復号アルゴリズムは、高速（リアルタイム）のものと低
速のものとを備える。高速アルゴリズムはＪＰＥＧモー
ドのみで動作し、低速アルゴリズムはＪＰＥＧモードで
も非ＪＰＥＧモードでも動作する。
【０２３９】高速ＪＰＥＧハフマン復号アルゴリズム
は、ハフマンシンボルをＤＣ差分値あるいはＡＣランレ
ンクス値のどちらかにマッピングする。これは特にＪＰ
ＥＧに適するように設計されており、符号化時において
例のハフマンテーブル（Ｋ３，Ｋ４，Ｋ５，Ｋ６）が用
いられることを想定している。なお、これらのテーブル
は、キャッシュメモリを参照することなく復号できるよ
うに、アルゴリズム中にハード的に埋め込まれている。
このような復号処理は、あるデータレートを保証しつつ
復号画像を印刷しなければならないような場合を想定し
たものである。バンド（ＲＳＴｍマーカで区切られたブ
ロック）を復号するＨＣサブモジュールのデータレート
は、１クロックサイクルでほぼ１つのＤＣ／ＡＣ係数で
ある。ＨＣサブモジュールとＣＣサブモジュール間で
は、データストリームからＸ’００挿入バイトを削除す
るために、１クロックサイクル必要になることもある
が、これはデータに強く依存している。
【０２４０】ハフマン復号器は高速モードで動作し、ク
ロックサイクルごとに１ハフマンシンボルを抽出する。
なお、高速ハフマン復号器については、以下の「可変長
符号の復号器」において記している。また、ハフマン復
号器６６１は、ヒープに基づく低速復号アルゴリズムを
備えており、図７１に示す構造６７０となっている。
【０２４１】ＪＰＥＧ符号化ストリームに対して、スト
リッパー６７１においてＸ’００挿入バイト、Ｘ’ＦＦ
詰込バイト、ＲＳＴｍマーカが取り除かれ、結合された
他のビットとともにハフマンシンボルがシフター６７２
に送られる。なお、ハフマンのみの符号化ストリームで
はこの処理は行われない。ハフマンシンボル復号の最初
のステップは、ハフマンデータストリームの最初の８ビ
ットでアドレシングされたキャッシュに格納されたＨＵ
ＦＶＡＬテーブルの２５６のエントリをルックアップす
る処理である。この値が対応するハフマンシンボルの真
の長さである場合には、当該値が出力フォーマッター６
７６に転送され、復号値のシンボル長と付加ビット数と
がシフター６７２にフィードバックされ、関連する付加
ビットを出力フォーマッター６７６に転送し、復号部６
７３に送るハフマンストリームの新しい開始部位を整列
する。ここで、付加ビット数は復号値の関数である。最
初のルックアップが復号値にならなかった場合、即ちハ
フマンシンボルが８ビット以上であった場合には、ヒー
プアドレスが計算され、一致するまで、あるいは「不適
切ハフマンシンボル」条件が満たされるまで、引き続き
ヒープ（キャッシュ内に位置）アクセスが実行される。
ルックアップが一致すると上記と同様の処理が行われ、
「不適切ハフマンシンボル」条件が満たされた場合には
インタラプト状態となる。
【０２４２】ヒープに基づく復号アルゴリズムは以下の
通りである。 画像の最後までループ シンボル長Ｎを８にセット 入力ストリームの最初の８ビットをＩＮＤＥＸに格納 ＨＵＦＶＡＬ（ＩＮＤＥＸ）をフェッチ Ｉｆ ＨＵＦＶＡＬ（ＩＮＤＥＸ）＝＝００ｘｘ０００１１１．．（ＩＬＬ） 「不適切ハフマンシンボル」信号の送出 ｅｘｉｔ ｅｌｓｅｉｆ ＨＵＦＶＡＬ（ＩＮＤＥＸ）＝＝１ｎｎｎ ｅｅｅｅ ｅｅｅ ｅ−−（ＨＩＴ） ｎｎｎビットをｅｅｅｅ ｅｅｅｅに値として転送 シンボル長Ｎ＝ｄｅｃｉｍａｌ（ｎｎｎ）を転送 ／＊０００がシンボル長８として＊／ 入力ストリームの調整 ｂｒｅａｋ ｅｌｓｅ／＊ＨＵＦＶＡＬ（ＩＮＤＥＸ）＝＝０１ｉｉｉ ｉｉｉｉ ｉｉｉ ｉ−−（ＭＩＳＳ） ＨＥＡＰＩＮＤＥＸ＝＝ｉｉ ｉｉｉｉ ｉｉｉｉにセット（ヒープベース を０に仮定） Ｎ＝９にセット Ｉｆ 入力ストリームの第９ビットが０である ＨＥＡＰＩＮＤＥＸを１増加 ｆｉ ＶＡＬＵＥ＝ＨＥＡＰ（ＨＥＡＰＩＮＤＥＸ）のフェッチ（第９ビットの 符号） Ｌｏｏｐ Ｉｆ ＶＡＬＵＥ＝＝０００１ ００００ １１１１−−（ＮＬ） 「不適切ハフマンシンボル」信号の送出 ｅｘｉｔ ｅｌｓｅｉｆ ＶＡＬＵＥ＝＝＝１０００ ｅｅｅｅ ｅｅｅｅ ｅｅｅｅ ｅｅｅｅを値として転送 シンボル長Ｎを転送 入力ストリームの調整 ｂｒｅａｋ ｅｌｓｅ／＊ＶＡＬＵＥ＝＝０１ｉｉｉ ｉｉｉｉ ｉｉｉｉ−−（ ＭＩＳＳ） Ｎ＝Ｎ＋１にセット （ＨＥＡＰＩＮＤＥＸ＝ｉｉ ｉｉｉｉ ｉ ｉｉｉ） Ｉｆ 入力ストリームの第Ｎビットが０ ＨＥＡＰＩＮＤＥＸを１増加 ｆｉ ＶＡＬＵＥ＝ＨＥＡＰ（ＨＥＡＰＩＮＤＥＸ）のフェッチ ｐｏｏｌ ｐｏｏｌ ストリッパ６７１は、入力ＪＰＥＧ６７１符号化ストリ
ームからＸ’００挿入バイト、Ｘ’ＦＦ詰込みバイト、
ＲＳＴｍマーカを削除し、「きれいな」ハフマンシンボ
ルを連結された付加ビットとともにシフタ６７２に転送
する。ハフマンのみの符号化においては他の付加ビット
は存在しないため、このモードにおいては転送されたス
トリームはハフマンシンボルのみから成る。
【０２４３】シフタ６７２ブロックは１６ビット出力レ
ジスタを備え、次のハフマンシンボルを復号部６７３に
（ＭＳＢからＬＳＢの順番のビットストリームで）転送
する。シンボルは１６ビット以下であることも多いが、
どれだけのビットを解析するかを決定するのは復号部６
７３に任されている。シフタ６７２は復号部６７３から
フィードバック６７８、即ち現在のシンボル長と（ＪＰ
ＥＧモードにおける）現シンボルに続く付加ビット長と
を受信し、シフタ６７２における次のシンボルの開始時
点を適切に整列させる。
【０２４４】復号部６７３はヒープに基づくアルゴリズ
ムのコアを実装しており、Ｏｂｕｓ６７４経由でデータ
キャッシュに接続されている。復号部６７３は、データ
キャッシュフェッチブロック、ルックアップ値比較部、
シンボル長カウンター、ヒープインデックス加算部、付
加ビット数の復号部（復号は復号値に基づいて行われ
る）を備える。ここで、フェッチアドレスは以下のよう
に解釈される。
【０２４５】フェッチアドレス
【０２４６】
【表１５】
【０２４７】出力フォーマッターブロック６７６は８ビ
ット値の復号や（スタンドアロンハフマンモード）、２
４ビット値と付加ビットとＲＳＴｍマーカ情報との３２
ビットワードへの結合（ＪＰＥＧモード）を行う。付加
ビットは、復号部６７３が現シンボルに対する付加ビッ
トの開始位置を決定した後に、シフタ６７２によって出
力フォーマッタ６７６に転送される。また、出力フォー
マッタ６７３は、最終値ワードを予測するために１ワー
ド遅延を用いた２ディープＦＩＦＯバッファを備えてい
る。復号処理においては、（高速、低速どちらでも）シ
フタ６７２が入力ビットストリームの最後部の詰込みビ
ットを復号しようと試みることが生じる。このような状
態はシフタによって通常検出され、「不適切シンボル」
インタラプトを送出する替わりに、「強制終了」信号を
送出する。アクティブな「強制終了」信号が送出される
と、出力フォーマッタ６７６は最近の１復号ワード（Ｆ
ＩＦＯにまだ存在している）を「最後」として送出し、
復号ストリームに属していない更に最近のワードを削除
する。
【０２４８】図７０におけるハフマン符号化器６６０の
詳細を図７２に示す。ハフマン符号化器６６０はルック
アップテーブルを介してバイトデータをハフマンシンボ
ルにマッピングし、符号化部６８１、シフタ６８２、出
力フォーマッタ６８３、キャッシュからアクセスされる
ルックアップテーブルを備える。入力値６８５はデータ
キャッシュに格納された符号化テーブルを用いて符号化
部６８１において符号化される。テーブルとしては、符
号化すべき値ごとに対応コードを含むテーブルとコード
長を含むテーブルとの２つのテーブルが必要となるが、
シンボルを符号化する際にはキャッシュ２３０へのアク
セスは一度で良い。なお、ＪＰＥＧ圧縮においては、Ａ
Ｃ係数とＤＣ係数ごとに別のテーブルが必要となる。ま
た、サブサンプリングが実行されている場合には、サブ
サンプル要素と非サブサンプル要素ごとに別のテーブル
が必要となる。非ＪＰＥＧ圧縮では、２つのテーブル
（符号とサイズ）のみが必要である。符号はシフタ６８
２によって処理されて、出力ストリームをビットレベル
で構成する。また、シフタ６８２は、必要時のバイトパ
ディング処理であるＲＳＴｍとＥＯＩマーカ挿入処理を
も行う。そして、データバイトは出力フォーマッタ６８
３に転送され、Ｘ’００バイトでの挿入処理、Ｘ’ＦＦ
バイトやマーカ符号に先立つＦＦバイトでの詰込処理、
パッキングされたバイトのフォーマット処理を行う。な
お、非ＪＰＥＧモードでは、パッキングされたバイトの
フォーマット処理のみが行われる。
【０２４９】Ｘ’ＦＦバイトの挿入処理はシフター６８
２によって行われるため、出力フォーマッタ６８３は
Ｘ’ＦＦバイトを前に挿入するために、シフタ６８２か
らのどのバイトがマーカであるのかを知る必要がある。
これは、バイトに対応しているタグレジスタをシフター
６８２内に備えることによって行われる。バイト境界に
存在する各マーカは、マーカ挿入処理においてシフター
６８２によってタグ付けされる。結合処理部６８３はマ
ーカに先立つＸ”ＦＦ”バイト以降には挿入処理を行わ
ない。タグは、主シフトレジスタと同期してシフトされ
る。
【０２５０】ハフマン符号化器はＪＰＥＧ圧縮において
４あるいは８つのテーブルを用い、２つのテーブルを直
接ハフマン符号化に用いる。用いるテーブルを以下に示
す。 ハフマン符号化器において用いられるテーブル
【０２５１】
【表１６】
【０２５２】３．１７．４ テーブルインデックシング ハフマンテーブルは、コプロセッサデータキャッシュ２
３０において局所的に格納されている。データキャッシ
ュ２３０は、各ラインが８ワードから成る１２８ライン
の直接マッピングキャッシュとして構成される。キャッ
シュライン中の各ワードは独立にアドレスすることがで
き、この特徴をハフマン復号器が利用して同時に複数の
テーブルにアクセスする。テーブルは小さい（≦２５６
項目）なので、Ｏｂｕｓの３２ビットアドレスフィール
ドで複数のテーブルへのインデックスを含めることがで
きる。
【０２５３】上述のように、ＪＰＥＧ低速復号モードで
は、様々なハフマンテーブルを格納するためにデータキ
ャッシュが用いられる。データキャッシュのフォーマッ
トを以下に示す。 ハフマン／量子化テーブルのバンクアドレス
【０２５４】
【表１７】
【０２５５】ＪＰＥＧ符号化器２４１（図２）において
ＪＰＥＧ命令が実行されるのに先立ち、画像次元レジス
タ（ＰＯ＿ＩＤＲ）あるいは（ＲＯ＿ＩＤＲ）に適切な
画像幅値がセットされなければならない。他の命令とと
もに、命令の長さは処理すべき入力データ項目数に関係
する。これはいかなるパディングデータをも含み、用い
られているサブサンプリングオプションや色チャネル数
にも関連する。
【０２５６】コプロセッサ２２４により出されたすべて
の命令は、生成する出力データ量を制限するために２つ
の機能を用いる。これらの機能は、入力と出力データの
サイズが異なるときにもっとも有効であり、特にＪＰＥ
Ｇ符号化／復号のように出力データサイズが未知である
ときに有効である。これらの機能は、出力データを書き
出すか、命令が適切に実行されたように見せながら単に
データを削除するかを決定する。デフォルトではこの機
能はオフになっており、ＲＯ＿ＣＦＧレジスタ中の適切
なビットをイネーブルにすることでオンとなる。しか
し、ＪＰＥＧ命令ではこのビットをセットする特別なオ
プションが用意されている。なお、ＪＰＥＧ圧縮を用い
る際には、コプロセッサ２２４は出力データの「削除」
や「制限」機能をサポートすることが望ましい。
【０２５７】図７３を用いて、削除、制限処理を説明す
る。入力画像６９０は、ある高さ６９１とある幅６９２
とを有する。ここで、画像の一部分のみに関心があり、
他の部位は印刷するのには関係がないというような状況
がしばしば存在する。しかしながら、ＪＰＥＧ符号化シ
ステムでは８×８ピクセルブロックを対象とする。その
ため、画像の幅が８の倍数とならない場合や、ＭＣＵ６
９５を構成する関心部位領域がきちんと境界と一致しな
い場合が生じる。そこで、出力削除レジスタＲＯ＿ＣＵ
Ｔは、出力データストリームのはじめの部位６９６にお
いて削除する出力バイト数を決定する。また、出力制限
レジスタＲＯ＿ＬＭＴは、生成する最大出力バイト数を
決定する。この最大出力バイト数は、削除レジスタの結
果に基づいてメモリに書込まれないバイトをも含む。こ
のような処理により、最終出力バイト６９８以降のデー
タは出力されないような最終出力バイトを求めることが
できる。
【０２５８】ＪＰＥＧ復号器における削除、制限機能が
特に有効であるケースとして２つの場合がある。第１の
ケースは、図７４に示すように、復号画像の１ストリッ
プ７０１の一部位７００を抽出あるいは解凍する場合で
ある。第２のケースは、図７５に示すように、全体の画
像７１４において、複数の完全なストリップ（例えば、
７１１、７１２、７１３）の抽出あるいは解凍が必要と
なる場合である。
【０２５９】ＪＰＥＧ命令の命令フォーマットやフィー
ルド符号化を図７６に示す。マイナーオプコードフィー
ルドの説明を以下に記す。 命令ワード−マイナーオプコードフィールド
【０２６０】
【表１８】
【０２６１】３．１７．５ データ符号化命令 コプロセッサ２２４は図２のＪＰＥＧ符号化器の一部を
他の用途で用いることができる機能を備えることが望ま
しい。例えば、ハフマン符号化はＪＰＥＧのみならず他
の圧縮手法においても用いられる。また、階層的画像復
号のためのみにハフマン符号化部を制御するデータ符号
化命令が備わっていることも望ましい。更に、ランレン
クス符号化器／復号器、予測符号化器も同様の命令でも
って独立に用いられることができる。
【０２６２】３．１７．６ 高速ＤＣＴ装置 従来の図７７に示したような離散コサイン変換（ＤＣ
Ｔ）装置では、まず８×８ブロックの列方向に対して１
次元ＤＣＴを実行し、次いで８×８ピクセルブロックの
行方向に更に１次元ＤＣＴすることにより、８×８ピク
セルブロックの２次元変換を実行する。このような装置
では、入力回路１０９６、算術回路１１０４、制御回路
１０９８、置換メモリ回路１０９０、出力回路１０９２
を一般に備える。
【０２６３】入力回路１０９６は８×８ブロックから８
ビットピクセルを受信する。入力回路１０９６は、中間
マルチプレクサ１１００、１１０２を介して算術回路１
１０４に接続されている。算術回路１１０４は、８×８
ブロックの完全な列あるいは行に対して算術処理を行
う。制御回路１０９８は、他の全ての回路を制御し、Ｄ
ＣＴアルゴリズムを実行する。算術回路の出力は、置換
メモリ１０９０、レジスタ１０９５、出力回路１０９２
に送られる。置換メモリは更にマルチプレクサ１１００
に接続され、マルチプレクサ１１００は次のマルチプレ
クサ１１０２に出力を送出する。また、マルチプレクサ
１１０２はレジスタ１０９４からのデータをも受信す
る。置換回路１０９０は８×８ブロックデータを列形式
で入力し、行形式でデータを出力する。出力回路１０９
２はピクセルデータの８×８ブロックに対するＤＣＴ係
数を出力する。
【０２６４】通常のＤＣＴ装置では、算術回路１１０４
がもっとも複雑であるため、算術回路１１０４の速度が
全体の装置速度を決定する。図７７の算術回路１１０４
は、一般に算術処理を図７８を用いて説明するように複
数の処理段階に分割して処理を行う。従って、各処理段
階１１４４、１１４８、１１５２、１１５６を加算器や
乗算器などの通常の資源を用いて実行するような単一回
路が用いられる。このような算術回路１１０４では、単
一の共通回路が回路１１０４の種々の処理段階を実行す
るために用いられるため、最適速度に比べて速度が遅く
なるという欠点を有する。また、中間結果を蓄える格納
手段もこれに含まれる。回路のクロックサイクル時間は
少なくとも最も遅い回路段階以上でなければならないた
め、全体の処理に要する時間は各処理段階に要する時間
の和以上となり得る。
【０２６５】図７８は、図７７の装置における通常の算
術データパスを示したものであり、ＤＣＴを４処理段階
で行う処理の一部を示している。なお、本図は実際の実
装を示したものでなく、機能を示したものである。４処
理段階１１４４、１１４８、１１５２、１１５６のそれ
ぞれは、単一の再構成可能な回路として構築される。サ
イクルごとに、１次元ＤＣＴの４処理段階１１４４、１
１４８、１１５２、１１５６のそれぞれが再構成され
る。また、この回路においては、４処理段階１１４４、
１１４８、１１５２、１１５６のそれぞれが共通の資源
（加算器や乗算器など）のプールを用いることで、ハー
ドウェア規模を小さくしてえる。
【０２６６】しかしながら、この回路の欠点は速度が最
適になっていないことである。４処理段階１１４４、１
１４８、１１５２、１１５６はそれぞれが加算器や乗算
器の同一プールから構成されている。そのため、クロッ
クピリオドは最も遅い処理段階によって決定される（こ
の例ではブロック１１４４の２０ｎｓ）。入力と出力マ
ルチプレクサ１１４６と１１５４の遅延（それぞれ２ｎ
ｓ）と、フリップフロップ１１５０の遅延（３ｎｓ）を
足すと、全体の遅延が２７ｎｓとなる。従って、このＤ
ＣＴ構成では最速２７ｎｓで動作する。
【０２６７】パイプライン形式のＤＣＴ構成もよく知ら
れている。この構成の欠点は、多量のハードウェアを必
要とする点である。スループットの観点では本発明の構
成ではパイプライン構成に及ばないものの、現在のほと
んどのＤＣＴ構成と比べてきわめて良好な性能／サイズ
特性や速度特性を示す。図７９は、ピクセルデータが入
力回路１１２６に入力され、８ビットピクセルデータの
列を格納するようなＪＰＥＧ符号化器（図２）において
用いられる好適な離散コサイン変換部の構成を示した図
である。置換メモリは、２次元離散コサイン変換の２回
目のパスを実施するために、列形式データを行形式デー
タに変換する。入力回路１１２６と置換メモリ１１１８
からのメモリは、マルチプレクサ１１２４においてマル
チプレキシングされ、出力データが算術回路１１２２に
送られる。算術回路１１２２の結果は、２回目のパスの
終了後出力回路１１２０に送られる。制御回路１１１６
は、離散コサイン変換装置中のデータの流れを制御す
る。
【０２６８】離散コサイン変換処理の第１回目のパスで
は、変換すべき画像の列データあるいはピクセルデータ
に逆変換される変換画像係数が、入力回路１１２６に送
られる。このパスでは、マルチプレクサ１１２４は制御
回路１１１６によって設定され、入力回路１１２６から
算術回路１１２２にデータが送られる。図８０は、算術
回路１１２２の構成をより詳細に示した図である。フォ
ワード離散コサイン変換の実行の場合には、フォワード
離散コサイン変換を実行するフォワード回路１１３８の
結果がマルチプレクサ１１２４において選択される。こ
こで、マルチプレクサ１１２４は制御回路１１１６によ
って設定される。逆離散コサイン変換の実行の場合に
は、制御回路１１２６の設定に基づいて、逆回路１１４
０からの出力がマルチプレクサ１１４２において選択さ
れる。１回目のパスでは、各列ベクトルが算術回路１１
２２（制御回路１１６６によって適切に設定される）に
よって処理された後、当該ベクトルが置換メモリ１１１
８に書込まれる。８×８ブロック中のすべての８列ベク
トルの処理が終わり、置換メモリ１１１８に書込まれる
と、離散コサイン変換の２回目のパスが開始される。
【０２６９】フォワードあるいは逆離散コサイン変換の
２回目のパスでは、行形式のベクトルが置換メモリ１１
１８から読み出され、マルチプレクサ１１２４を介して
算術回路１１２２に送られる。このパスでは、マルチプ
レクサ１１２４は入力回路１１３６からのデータを無視
し、置換メモリ１１１８からの行ベクトルデータを算術
回路１１２２に転送するように、制御回路によって設定
される。算術回路１１２２中のマルチプレクサ１１４２
は、逆回路１１４０からの結果データを算術回路１１２
２の出力に送る。算術回路１１２２からの結果が得られ
た時点で、制御回路１１１６からの指令に基づいて出力
回路１１２０は結果を取り込み、以降の時点で出力す
る。
【０２７０】算術回路１１２２は、中間結果を格納する
記憶部位を持たないという点で、組み合わせ回路となっ
ている。制御回路１１１６は、データが入力回路１１３
６からマルチプレクサ１１２４や算術回路１１２２を介
して出力されるまでに要する時間を把握しているため、
算術回路１１２２の出力からの結果ベクトルを出力回路
１１２０に取り込む時点を正確に指示することができ
る。算術回路１１２２において中間記憶を持たない利点
は、中間記憶要素との間でのデータのやり取りに必要な
時間を省くことができるとともに、算術回路１１２２を
データが通過するのに要する時間が内部処理段すべての
和となり、最大の時間を要する処理段のＮ倍（従来の離
散コサイン変換装置のように）にはならないことが挙げ
られる。なお、ここで、Ｎは算術回路中の処理段数であ
る。
【０２７１】図８１は、全体の遅延が単に４つの処理段
１１５８、１１６０、１１６２、１１６４の和、２０ｎ
ｓ＋１０ｎｓ＋１２ｎｓ＋１５ｎｓ＝５７ｎｓとなり、
図７８の回路よりも高速となることを示している。この
ような回路によれば、全体のシステムクロックサイクル
を短くすることができる。図８１の回路において、結果
を得るのに４クロックサイクルが必要であるとすると、
全体のＤＣＴシステムにおいて最小実行時間は５７／４
ｎｓ（１４．２５ｎｓ）となり、図７８ではＤＣＴクロ
ックサイクルが２７ｎｓとせざるを得ないことを鑑みる
と大幅な性能向上となることがわかる。
【０２７２】本ＤＣＴ装置の実際の実行時においては、
Ｙｕｋｉｈｉｒｏ Ａｒａｉ，Ｔａｋｅｓｈｉ Ａｇｕ
ｉ，Ｍａｓａｙｕｋｉ ＮａｋａｊｉｍａらによるＴｈ
ｅＴｒａｎｓａｃｔｉｏｎｓ ｏｆ ｔｈｅ ＩＥＩＣ
Ｅ，ｖｏｌ，Ｅ７１，ｎｏ．１１，１９８８年１１月の
ページ１０９５に掲載された論文「画像のための高速Ｄ
ＣＴ−ＳＱ手法」で示されたＤＣＴアルゴリズムを用い
ることもできる。このアルゴリズムをハードウェアで実
行することで、本ＤＣＴ装置中の算術回路１１２２に容
易に配置することができる。同様に、他のＤＣＴアルゴ
リズムを算術回路１１２２中にハードウェアとして配置
することも可能である。
【０２７３】３．１７．７ ハフマン復号器 以下の実施例は、種々の長さのビットフィールドがイン
ターリーブされた可変長符号に対する手法と装置に関す
るものである。特に、本発明の実施例は、可変長符号化
データの効率の良い、高速な、単一処理段（クロックサ
イクル）の復号を提供するものである。ここで、可変長
符号化されていず整列されているようなデータとは、既
に別の前処理ブロックにおいて符号化データストリーム
から削除されているものとする。更に、削除されたバイ
ト整列データの位置情報は、復号されるデータと同時に
復号器の出力に送られる。また、前処理された入力デー
タ中に残っているバイト整列、非可変長符号化ビットフ
ィールドの高速な検出、並びに削除をも提供するもので
ある。
【０２７４】本発明の好適な実施例では、マーカ符号間
のクロックサイクルごとに１ハフマンシンボルといった
レートで、ＪＰＥＧ符号化データを復号することのでき
る高速ハフマン復号器を備えることが望ましい。これ
は、別の前処理ブロックにおいて、入力データからバイ
ト整列されハフマン符号化されていないマーカヘッダ、
マーカ符号、挿入バイトを分離し、除去する手法によっ
て実現できる。バイト整列されたデータが除去される
と、入力データはデータシフト組み合わせ回路ブロック
に送られ、データ復号レジスタの連続的な挿入処理を行
い、復号部位にデータが送られる。もとの入力データか
ら除去されたマーカの位置はマーカシフトブロックに送
られ、データシフトブロックにおいてシフトされた入力
データと同時にマーカ位置ビットのシフトが行われる。
【０２７５】復号部は、データ復号レジスタから入力さ
れた符号化ビットフィールドを組合せ回路で復号する。
復号部の出力は、復号値（ｖ）と入力符号の実際の長さ
（ｍ）である。ここで、ｍはｎ以下である。また、可変
長ビットフィールドの長さ（ａ）も出力する。ここで、
ａは０以上の値である。可変長ビットフィールドはハフ
マン符号化されていないため、すぐにハフマン符号化さ
れる。復号部の入力中の長さｎのビットフィールドは実
際の符号以上の長さを有する。復号部では、実際のコー
ド長（ｍ）を決定し、他のビット（ａ）の長さとともに
制御ブロックに転送する。制御ブロックはシフト値（ａ
＋ｍ）を決定し、データ／マーカシフトブロックを起動
して次の復号サイクルに備えて入力データをシフトす
る。
【０２７６】本発明の装置では、復号値、入力符号の実
際の長さ、ハフマン符号化されていないビットフィール
ドの長さを所定の時間内に出力するものであれば、ＲＯ
Ｍ，ＲＡＭ，ＰＬＡなどのいかなる組合せ回路の復号部
を用いることができる。本実施例では、復号部は、ＪＰ
ＥＧ標準で規定されているように予測符号化ＤＣ係数値
やＡＣランレンクス値を出力する。また、ＪＰＥＧ標準
で規定されているように、復号値と同時に入力データか
ら除去されたハフマン符号化されていないビットフィー
ルドは、ＤＣとＡＣ係数の値を決定する付加ビットを示
す。データ復号レジスタ中のデータから除去されたハフ
マン符号化されていないビットフィールドの他の種別と
しては、ＪＰＥＧ標準に規定されているようにもとの入
力データストリーム中のバイト整列マーカに先立つパデ
ィングビットがある。これらのビットは、制御ブロック
がデータレジスタのパディング領域の内容をチェックす
ることによって検出される。パディング領域はデータレ
ジスタのｋ最大ビットから成り、マーカレジスタの最大
ビット中のマーカビットの存在によって示される。パデ
ィング領域中のすべてのビットが同一（ＪＰＥＧ標準で
は１）であれば、パディングビットとして判断され、復
号されることなくデータレジスタから除去される。そし
て、次の復号サイクルに向けて、データとマーカレジス
タの内容は更新される。
【０２７７】装置の実施例では、本発明の好適な実施例
の要求に応じて、出力データのフォーマット処理を行う
出力ブロックを備える。出力ブロックは、ＪＰＥＧにお
ける付加ビットなどのように、対応する可変長符号化さ
れていないビットフィールドや、ＪＰＥＧにおけるマー
カのように整列された入力バイトや符号化されていない
ビットフィールドの位置を示す信号とともに、復号値を
出力する。
【０２７８】ＪＰＥＧ符号化器２４１（図２）によって
復号されたデータは、ＪＰＥＧコンパチブルであり、
「付加ビット」と呼ばれる可変長符号化されていないビ
ットフィールド、「パディングフィールド」と呼ばれる
可変長符号化されていないニットフィールド、「マー
カ」「挿入バイト」「詰込バイト」と呼ばれる固定長
の、バイト整列された、符号化されていないビットフィ
ールドがインタリーブされた可変長ハフマン符号化コー
ドから構成される。図８２に代表的な入力データを示
す。
【０２７９】ＪＰＥＧ符号化器２４１のハフマン復号器
中の全体構成やデータフローを図８３と図８４に示す。
図８３は、ＪＰＥＧデータのハフマン復号器の構成を詳
細に示している。ストリッパ１１７１はマーカ符号（符
号ＦＦＸＸｈｅｘ，ＸＸは非零）を除去し、バイト（符
号ＦＦｈｅｘ）を挿入し、バイト（符号Ｆｆｈｅｘに続
く符号００ｈｅｘ）を詰込む。これらはすべて入力デー
タのバイト整列された要素であり、３２ビットワードと
してストリッパに送られる。処理すべき第１ワードの最
大ビットは、入力ビットストリームの先頭になる。スト
リッパ１１７１では、バイト整列されたビットフィール
ドが、ハフマン符号の復号処理が復号器のダウンストリ
ーム部位において実際に行われる前に、入力データから
除去される。
【０２８０】入力データはストリッパ１１７１にクロッ
クサイクルに１つごとの３２ビットワードとして入力さ
れる。入力バイト１２１１を０から３への番号付けを図
８５に示す。番号（ｉ）のバイトが挿入バイト、詰込バ
イト、あるいはマーカであるため除去されたとすると、
番号（ｉ−１）から０の残りのバイトがストリッパ１１
７１の出力で左にシフトされ、番号（ｉ）を１減らす。
この際、バイト０は「無関係な」バイトとなる。ストリ
ッパ１１７１から出力されたバイトの有効性は、図８５
に示されている別の出力タグ１２１２によって符号化さ
れる。ストリッパ１１７１によって除去されないバイト
はストリッパにおいて左詰めで出力される。出力中の各
バイトは、対応するバイトが有効（ストリッパ１１７１
を通過する）か、無効（ストリッパ１１７１で除去され
る）か、有効かつマーカの後部か、を示すタグが付加さ
れる。タグ１２１２は、データシフタを通してデータレ
ジスタ１１８２へのデータバイトのロードを制御すると
ともに、マーカシフタを通してマーカレジスタ１１８３
へのマーカ位置のロードを制御する。入力ワードから１
バイト以上削除された場合でも同様の手法が実行され
る。すなわち、すべての残りの有効バイトが左詰めさ
れ、対応する出力タグが出力バイトの有効性を示す。図
８５には、種々の入力バイトの組み合わせに対する出力
バイトと出力タグの例１２１３が示されている。
【０２８１】図８３において、プレシフタとポストシフ
タブロック１１７２、１１７３、１１８０、１１８１の
役割は、データレジスタ１１８２とマーカレジスタ１１
８３に十分な空き領域がある場合にデータレジスタとマ
ーカレジスタとに連続的にデータをロードすることであ
る。データシフタとマーカシフタブロックは、プレシフ
タブロックとポストシフタブロックとから成るが、それ
ぞれは同一であり同様に制御される。差異は、データシ
フタがストリッパ１１７１からのデータを処理するのに
対し、マーカシフタはタグのみを処理し、マーカ位置を
復号されたハフマン値と同時に復号器に出力する点にあ
る。ポストシフタ１１８０、１１８１の出力は、図８３
に示されているように対応するレジスタ１１８２、１１
８３に直接転送される。
【０２８２】図８６にもデータプレシフタ１１７２が示
されているが、データプレシフタ１１７２は、ストリッ
パ１１７１からのデータに３２個のゼロを最小ビット１
２５１に付加し、６４ビットにデータを拡張する。次い
で、拡張データは６４ビット幅のバレルシフタ１２５２
で右にデータレジスタ１１８２に現在存在するビット数
だけシフトされる。この際、ビット数は、データ１１８
２、マーカ１１８３レジスタ内にどれだけの有効ビット
が存在するかを常に把握している制御ロジック１１８５
から与えられる。そして、バレルレジスタ１２５２は、
６４ビットを、６４個の２×１基本マルチプレクサ１２
５４から成るマルチプレクサブロック１２５３に転送す
る。各基本２×１マルチプレクサ１２５４は、バレルシ
フタ１２５２からの１ビットとデータレジスタ１１８２
からの１ビットを入力とする。データレジスタ中のビッ
トが有効であるときにデータレジスタビットを出力す
る。一方、無効である場合には、バレルシフタ１２５２
のビットを出力する。すべての基本マルチプレクサ１２
５４への制御信号は、図８６ならびに図８７におけるレ
ジスタ１２２３のプレシフタ制御ビット０．．．５とし
て示されているように制御ブロックのシフト制御１信号
より復号される。基本マルチプレクサ１２５４の出力は
バレルシフタ１２５５に送られ、図８６に示されるよう
に５ビット制御信号シフト制御２より与えられるビット
数分左にシフトされる。これらのビットは、データレジ
スタ１１８２において現データの復号によって使用され
るビット数を示したものであり、現復号ハフマンコード
長と続く付加ビット数、あるいはパディングビットが検
出されていれば削除されるパディングビット数、あるい
はデータレジスタ１１８２中の有効ビット数が削除され
るビット数以下であれば０を足したものとなる。このよ
うにして、バレルシフタ１２５５から出力されるデータ
には、単一復号サイクルの後にデータレジスタ１１８２
にロードされる新しいデータが含まれることになる。デ
ータレジスタ１１８２の内容は、最大ビットが復号され
るためにレジスタからシフトアウトされ、ストリッパ１
１７１から０、８、１６、２４、３２ビットがデータレ
ジスタ１１８２に付加されるといった具合に変更され
る。データレジスタ１１８２に復号できるだけの十分な
ビットが存在しない場合には、ストリッパ１１７１から
のデータが存在すれば現サイクルにおいてロードされ
る。現サイクルにおいてストリッパ１１７１からのデー
タが存在しない場合には、データレジスタ１１８２から
の復号ビットは、十分なビット数であれば削除され、十
分なビット数でなければデータレジスタ１１８２の内容
は変更されない。
【０２８３】マーカプレシフタ１１７３、ポストシフタ
１１８１、マーカレジスタ１１８３は、データプレシフ
タ１１７２、データポストシフタ１１８０、データレジ
スタ１１８２とそれぞれ同一の部位である。部位１１７
３、１１８１、１１８３内のデータフローならびにこれ
らの部位間のデータフローも、部位１１７２、１１８
０、１１８２間でのデータフローと同一である。同様の
制御信号が制御部１１８５より双方の部位セットに送ら
れる。これらの部位の差異は、マーカプレシフタ１１７
３とデータプレシフタ１１７２の入力データ種別と、マ
ーカレジスタ１１８３とデータレジスタ１１８２の内容
がどのように用いられるか、という点である。図８８に
示すように、ストリッパ１１７１からのタグ１２６１は
８ビットワードとして入力され、データレジスタ１１８
２に向かうデータバイトごとに２ビット割り当てられて
いる。図８５に示した符号化手法によれば、有効かつマ
ーカ後部であるバイトを示す２ビットタグの最大ビット
は１である。ストリッパ１１７１から同時に送られる４
つのタグの最大ビット位置のみが、マーカプレシフタ１
１７３の入力１２６２として送出される。このようにし
て、マーカプレシフタへの入力には、はじめに符号化さ
れたデータビットでマーカの後部に位置する位置を示す
１がセットされたビットが存在することになる。同時
に、これらはデータレジスタ１１８２中でマーカが後に
続くはじめに符号化されたデータビットの位置をマーク
している。マーカレジスタ１１８３中のマーカ位置ビッ
トとデータレジスタ１１８２中のデータビットの同期的
な振る舞いによって、制御ブロック１１８５はパディン
グビットの検出や削除を行うことができるとともに、復
号データと同時にマーカ位置を復号器の出力に送出する
ことができる。上述の通り、２つのプレシフタ（データ
１１７２とマーカ１１７３）、ポストシフタ（データ１
１８０とマーカ１１８１）、レジスタ（データ１１８２
とマーカ１１８３）は同一の制御信号を与えられている
ため、完全な並列、同期動作が可能となる。
【０２８４】復号部１１８４（図８９にも示されてい
る）は、データレジスタ１１８２の最大１６ビットを入
力し、復号されたハフマン値、復号される現在の入力符
号長、入力符号に続く付加ビット長（復号値の関数とな
る）を抽出するための組み合わせ回路復号部１１８４に
送られる。付加ビット長は、対応する前のハフマンシン
ボルが復号された時点で明らかになり、次のハフマンシ
ンボルの開始位置となる。従って、クロックサイクルご
とに１つの値が復号される速度を維持する場合には、ハ
フマン値の復号を組み合わせ回路ブロックで行わなけれ
ばならない。復号部は、図８９に示すように、１６ビッ
トトークンをデータレジスタ１１８２から入力し、ハフ
マン値（８ビット）、対応するハフマン符号化されたシ
ンボル（４ビット）、付加ビット（４ビット）を生成す
るような組み合わせ回路ブロックとしてハードワイヤさ
れた４つのＰＬＡスタイルの復号テーブルを備えること
が望ましい。
【０２８５】パディングビットの削除処理は、制御部１
１８５の一部であるパディングビットの復号部において
データレジスタ１１８２中でパディングビット列が検出
された際の実際の復号処理において行われる。図９０に
パディングビットの復号部を示す。マーカレジスタ１１
８３、１２４２の８最大ビット中にマーカ位置ビットが
存在するかどうかが調べられる。マーカ位置ビットが存
在した場合には、マーカレジスタ１２４２中のマーカビ
ットに先立つビットに対応するデータレジスタ１１８
２、１２４１中のすべてのビットが現在のパディング領
域として判断される。現在のパディング領域の内容は、
パディングビット検出部１２４３によってすべて１であ
るかどうかがチェックされる。現パディング領域のすべ
てのビットが１である場合には、パディングビットであ
ると判断されデータレジスタから削除される。ここで、
削除処理は、データレジスタ１１８２、１２４１（同時
にマーカレジスタ１１８３、１２４２）の内容を対応す
るシフタ１１７２、１１７３、１１８０、１１８１を用
いて１クロックサイクルで左にシフトさせることで行わ
れる。この処理は、復号値が出力されないことを除いて
通常の復号モードと同一である。現パディング領域のす
べてのビットが１でない場合には、パディングビット削
除サイクルではなく通常の復号サイクルが実行される。
パディングビットの検出は上述のように各サイクルごと
に行われ、データレジスタ１１８２にパディングビット
が存在する場合には削除される。
【０２８６】図８７は、制御部１１８５を詳細に示した
ものである。制御部の中心部位はレジスタ１２２３であ
り、データレジスタ１１８２中の現有効ビット数を保持
している。マーカレジスタ１１８３中の有効ビット数は
常にデータレジスタ１１８２中の有効ビット数と等し
い。制御部は３つの機能を実行する。第一の機能は、レ
ジスタ１２２３に格納されるデータレジスタ１１８２中
の新しいビット数の計算である。第二の機能は、シフタ
１１７２、１１７３、１１８０、１１８１、１１８６、
１１８７、復号部１１８４、出力フォーマット部１１８
８への制御信号の生成である。第三の機能は、上述のよ
うにデータレジスタ１１８２中のパディングビットの検
出である。
【０２８７】データレジスタ１１８２中の新しいビット
数（ｎｅｗ＿ｎｏｂ）は、データレジスタ１１８２（ｎ
ｏｂ）中の現ビット数と現サイクルにおいてストリッパ
１１７１からロード可能なビット数（ｎｏｓ）との加算
し、現サイクルにおいてデータレジスタ１１８２から削
除されるビット数（ｎｏｒ）を減算したものとして計算
される。ここで、現サイクルは、復号サイクルあるいは
パディングビット削除サイクルである。従って、新しい
ビット数は以下のように計算される。
【０２８８】 ｎｅｗ＿ｎｏｂ＝ｎｏｂ＋ｎｏｓ−ｎｏｒ これらの処理は加算器１２２１と減算器１２２２とで実
行される。なお、現サイクルにおいてストリッパ１１７
１からデータが入力されない場合には（ｎｏｓ）が０と
なる。また、データレジスタ１１８２においてビットが
足りない、即ちデータレジスタ中のビットが制御部１１
８５からの現符号長と続く付加ビット長との和以下であ
ることにより、現サイクルにおいて復号処理が行われな
い場合にも（ｎｏｓ）は０となる。値（ｎｅｗ＿ｎｏ
ｂ）は６４を越えることがあり、ブロック１２２４にお
いて越えているかどうかがチェックされる。このような
場合には、ストリッパ１１７１は停止状態となり、新し
いデータのロードがなされない。マルチプレクサ１２３
３は、ストリッパ１１７１からロードされたビット数を
ゼロにするために用いられる。ここで、ストリッパ１１
７１を停止させる信号は図示されていない。復号部１２
３１からの信号「パディングサイクル」はマルチプレク
サ１２３４を制御し、パディングビット数あるいは復号
ビット数（符号ビットと付加ビットとの長さ）を削除す
べきビット数（ｎｏｒ）として選択する。復号ビット数
がデータレジスタ中のビット数（ｎｏｂ）以上である
と、比較器１２２８において判断されると、マルチプレ
クサ１２３４に与えられるシフトすべき有効ビット数は
ＮＡＮＤゲート１２３０においてゼロに設定される。す
なわち、（ｎｏｒ）はゼロに設定され、データレジスタ
のビットの削除は行われない。マルチプレクサ１２３４
の出力は、ポストシフタ１１８２と１１８３の制御にも
用いられる。データレジスタ１１８２の幅はデッドロッ
ク状態を避けるように設定される。すなわち、ストリッ
パ１１７１からの最大ビット数を収容するだけの領域を
データレジスタに確保するように、あるいは復号／パデ
ィングビット削除サイクルの結果として十分な有効ビッ
ト数が削除されるように設定される。
【０２８９】復号サイクルにおいて削除されるビット数
の計算は加算器１２２６において実行される。オペラン
ドは組み合わせ回路復号部１１８４から入力される。１
６ビットの符号長は復号部において”００００”と符号
化されるため、”ｏｕ＿ｒｅｄｕｃｅ”ロジック１２２
５では”００００”が”１００００”に符号化され、現
在の符号なしのオペランドが得られる。このオペランド
と減算器１２２７の出力とが、出力フォーマットシフタ
１１８６と１１８７への制御信号を与える。
【０２９０】ブロック１２２９はＥＯＩ（画像終了）マ
ーカ位置の検出に用いられる。ＥＯＩマーカ自身はスト
リッパ１１７１において削除されるが、ストリッパ１１
７１で削除される以前にＥＯＩマーカに先立つ位置に存
在していたデータの最終ビットとなるパディングビット
は存在する。比較器１２２９では、レジスタ１２２３に
格納されているデータレジスタ１１８２中のビット数が
８以下であるかどうかをチェックする。８以下であれ
ば、ストリッパ１１７１から新しいデータは入力されず
（データレジスタ１１８２が復号されるデータ部の残り
のビットを保持している）、残りのビットが削除された
ＥＯＩマーカの前のパディング領域サイズを示すことに
なる。さらなるパディング領域の処理やパディングビッ
トの削除などは、上述のＲＳＴマーカの前のパディング
ビットの場合に用いた手順と同一である。
【０２９１】バレルシフタ１１８６、１１８７と出力フ
ォーマット部１１８８とはサポートする投割を有し、実
施例に応じたさまざまな実装を考えることができる。ま
た、まったく実装されないこともあり得る。これらへの
制御信号は上述のように制御部１１８５より与えられ
る。付加ビットプレシフタ１１８６はデータレジスタか
ら３２ビットを入力し、現在復号されているハフマン符
号長だけ左にシフトする。このようにして、現在復号さ
れている符号に続くすべての付加ビットは、バレルシフ
タ１１８６の出力に合わせて左に位置することになり、
バレルシフタ１１８７への入力として送られる。付加ビ
ットポストシフタ１１８７は、データの出力フォーマッ
トとして用いられ図９１にも示されている１１ビットフ
ィールドにおいて、左整列から右整列に付加ビット位置
を調整する。付加ビットフィールドは出力ワードフォー
マット１１９６においてビット８からビット１８に拡張
され、実際の付加ビット数に応じて最大ビットのいくつ
かは無効であることもある。このビット数はＪＰＥＧ標
準で規定されているように１１９６のビット０から３に
符号化される。出力データフォーマットとして異なるフ
ォーマットを用いる場合には、フォーマットに応じてバ
レルシフタ１１８６、１１８７とその機能を変更するこ
とになる。
【０２９２】出力フォーマットブロック１１８８は復号
値をパックする処理を行い、ＪＰＥＧ標準では制御部１
１８５から与えられるＤＣ／ＡＣ係数（１１９６，ビッ
ト０から７）とＤＣ係数指示ビット（１１９６，ビット
１９）、付加ビットポストシフタ１１８７から与えられ
る付加ビット（１１９６，ビット８から１８）、マーカ
レジスタ１１８３から与えられるマーカ位置ビット（１
１９６、ビット２３）とを図９１に示すフォーマットに
従ってワードに構成する処理を行う。出力フォーマット
部１１８８は、復号部の出力インタフェースに関する機
能要件にも対処する。出力フォーマット部の実装は、異
なる機能要件の結果として出力インタフェースを変更す
ることになると、通常それに応じて変更される。上述の
ハフマン復号器は非常に効果的な復号処理を提供し、高
速復号処理を実現する。
【０２９３】３．１７．８ 画像変換命令 これらの命令はソース画像の一般アフィン変換を行うた
めのものである。変換画像の一部を生成する処理は大き
く２つのエリアに分けられる。一つはソース画像のどの
部位が現在の出力スキャンラインと関連するかを決定す
るステップ、もう一つは必要なサブサンプリング／補間
処理を行ってピクセルごとに出力画像を生成するステッ
プである。
【０２９４】図９２は、ソース画像の適切な領域が復号
されているものとして、目的ピクセル値を計算するため
に必要なステップ７２０のフローチャートを示してい
る。まず、サブサンプリングが行われていればサブサン
プルが７２１で考慮される。次に、他の補間処理７２２
と他のサブサンプリング処理といった２つの処理が通常
実装されている。通常、補間とサブサンプリングとは別
のステップであるが、補間とサブサンプリングとを一緒
に行う場合もある。補間処理においては、まず周囲の４
ピクセルを探し、プレ乗算７２３が必要であるかどうか
を、双線形補間７２４を行う前に決定する。双線形補間
処理７２４は一般に計算量が非常に多くなるため、これ
により画像変換処理動作が制約される。目的ピクセル値
を計算する最後のステップは、ソース画像から双線形補
間されたサブサンプルを加算する処理である。加算され
たピクセル値はさまざまな方法で積分７２７され、目的
画像ピクセル７２８が生成される。
【０２９５】画像変換命令のための命令ワード符号を図
９３に示すとともに、マイナーオプコードフィールドの
説明を以下の表に示す。 命令ワード：マイナーオプコードフィールド
【０２９６】
【表１９】
【０２９７】命令オペランドや結果フィールドの説明を
以下に示す。 命令オペランドと結果ワード
【０２９８】
【表２０】
【０２９９】オペランドＡは、実際の変換を定義するた
めに必要なすべての情報を記述している「カーネル記述
子」として知られているデータストラクチャを指す。こ
のデータストラクチャは２つのフォーマットのうちの１
つとなる（Ａ記述子のＬビットで定義される）。図９４
はカーネル記述子の長い符号フォーマットを示し、図９
５は短い符号フォーマットを示す。カーネル記述子は、
以下の情報を記述する。 １．ソース画像開始座標７３０（符号なしの固定長、２
４．２４解像度）。位置（０、０）が画像の左上。 ２．水平７３１と垂直７３２（サブサンプル）デルタ
（２の補数、固定長、２４．２４解像度） ３．後述の固定長行列係数中のバイナリポイントの位置
を示す３ビットのｂｐフィールド７３３ ４．（存在する場合には）積分行列係数７３５。これら
は、ｂｐフィールドによって暗黙的に指定されたバイナ
リ点の位置である２０のバイナリ点の「可変」ポイント
解像度（２の補数）である。 ５．カーネル記述子中の残りのワード数を示すｒｌフィ
ールド７３６。この値は列数と行数とを掛けたものから
１を引いた値となる。
【０３００】記述子のカーネル係数は列ごとに並べられ
るが、ジグザグスキャンとなるように隣り合う列は逆方
向に並べられる。図９６において、オペランドＢはソー
ス画像のスキャンラインを指すインデックステーブルへ
のポインターから成る。インデックステーブルの構造は
図９６に示されているように、オペランドＢ７４０がイ
ンデックステーブル７４１を指し、インデックステーブ
ルが必要なソース画像ピクセルのスキャンライン（例え
ば７４２）を指すという構造である。一般に、インデッ
クステーブルとソース画像ピクセルとはキャッシュ可能
であり、ローカルメモリに位置している。
【０３０１】オペランドＣは水平／垂直サブサンプルレ
ートを保持している。水平／垂直サブサンプルレート
は、Ｃ記述子が存在する際に指定されるサブサンプル重
み行列の次元によって定義される。行列ｒとｃの次元
は、図９７に示すように画像変換命令のデータワードに
符号化されている。結果ピクセルＰ［Ｎ］のチャネルＮ
は以下の式に基づいて計算される。
【０３０２】
【数４】
【０３０３】内部的には、積分値は各チャネルごとの３
６のバイナリ点として保持される。フィールド中のバイ
ナリ点の位置は、ＢＰフィールドによって指定される。
ＢＰフィールドは削除する積分結果の先のビット数を示
している。３６ビットの積分値は符号付きの２の補数と
して表現され、指定されたようにクランプ処理あるいは
ラップ処理される。図９８に、係数符号におけるＢＰフ
ィールドの解釈例を示す。
【０３０４】３．１７．９ 畳込み命令 レンダリング画像に適用される畳込み処理は、２次元畳
込みカーネルをソース画像に適用して結果画像を生成す
るものである。畳込み処理は通常、エッジ先鋭化やいろ
いろな画像フィルタにおいて用いられる。畳込み処理は
コプロセッサ２２４において実装され、画像変換処理で
はカーネルが各出力ピクセルごとにカーネル幅だけ移さ
れるのに対し、畳込み処理では各出力ピクセルごとに１
ソースピクセルが移動するといった点以外は、画像変換
処理と同様の処理である。
【０３０５】ソース画像が値Ｓ（ｘ，ｙ）を有し、ｎｘ
ｍ畳込みカーネルが値Ｃ（ｘ，ｙ）を有すると、ＳとＣ
の畳込みＨ［ｎ］のｎ番目のチャネルは、
【０３０６】
【数５】
【０３０７】で与えられる。ここで、ｉ∈［０，ｃ］，
ｊ∈［０，ｒ］である。オフセット値の意味、中間結果
の解像度、ｂｐフィールドの意味は画像変換命令と同一
である。図９９は、畳込みカーネル７５０がソース画像
７５１に適用し、結果画像７５２を生成する例を示した
図である。ソース画像アドレス生成や出力ピクセル計算
は、画像変換命令と同様に行われる。命令オペランドも
画像変換と同様の形式である。図１００は、畳込み命令
の命令ワード符号を示したものであり、以下の表が種々
のフィールドの説明である。
【０３０８】命令ワード
【０３０９】
【表２１】
【０３１０】３．１７．１０ 行列乗算 行列乗算は、２つの色空間においてアフィン変換の関係
が存在するような色空間変換処理などに用いられる。行
列乗算は以下の式で定義される。
【０３１１】
【数６】
【０３１２】行列乗算命令オペランドと結果ワードは以
下のフォーマットを有する。 命令オペランドと結果ワード
【０３１３】
【表２２】
【０３１４】図１０１に行列乗算命令のための命令ワー
ド符号を示すとともに、以下の表にマイナーオプコード
フィールドを示す 命令ワード
【０３１５】
【表２３】
【０３１６】３．１７．１１ ハーフトーン化 コプロセッサ２２４はハーフトーン処理のための多値レ
ベルディザーを備える。２から２５５までの値は意味の
あるハーフトーンレベルとなる。ハーフトーンするデー
タは、スクリーンが対応してメッシュあるいはアンメッ
シュである限り、バイト（アンメッシュあるいはメッシ
ュデータからの１チャネル）あるいはピクセル（メッシ
ュ）のどちらでも良い。４つの出力チャネル（あるいは
同一チャネルから４バイト）まで、一緒にパックされた
ようなあるいはバイトごとに１符号にアンパックされた
ようなパックビット（２レベルハーフトーンの場合）あ
るいは符号（２出力レベル以上の場合）生成することが
できる。
【０３１７】出力ハーフトーン値は以下の式を用いて計
算される。 （Ｐ×（ｌ−１）＋ｄ）／２５５ ここで、ｐはピクセル値（０≦ｐ≦２５５）、ｌはレベ
ル数（２≦ｌ≦２５５）、ｄはディザ行列値（０≦ｄ≦
２５４）である。オペランド符号は以下の通りである。 命令オペランドと結果ワード
【０３１８】
【表２４】
【０３１９】命令ワード符号では、マイナーオプコード
はハーフトーンレベル数を指定する。オペランドＢ符号
はハーフトーンスクリーンのためのものであり、タイル
合成と同様に符号化される。 ３．１７．１２ 階層的画像フォーマット復号 階層的画像フォーマット復号処理は複数のステップを含
む。これらのステップは、水平補間、垂直補間、ハフマ
ン復号、残部融合である。各ステップは別の命令でもっ
て実行される。ハフマン復号ステップでは、補間ステッ
プからの補間された値に付加される残りの値がハフマン
符号化される。従って、ＪＰＥＧ復号部がハフマン復号
において用いられる。
【０３２０】図１０２に、水平補間処理を示す。出力ス
トリーム７６１は入力ストリーム６７２の２倍のデータ
となり、最後のデータ値７６３は複製されている７６
４。図１０３は４倍の水平補間を行う例である。階層的
画像フォーマット復号の第２ステップでは、線形補間に
よりピクセル列を２倍あるいは４倍に垂直にアップサン
プルする。このステップでは、１ピクセル列がオペラン
ドＡ，他の列がオペランドＢとなる。
【０３２１】垂直補間の場合には２倍、４倍どちらの場
合でも、出力データストリームは入力ストリームと同数
のピクセルとなる。図１０４に、２つの入力データスト
リーム７７０、７７１を用いて２倍補間の出力ストリー
ム７７２と４倍補間の出力ストリーム７７３を生成する
垂直補間の例が示されている。ピクセル補間の場合に
は、補間処理は４つのチャネルピクセルの４チャネルご
とに別々に行われる。
【０３２２】残部融合処理は、２つのデータストリーム
のバイトごとの加算を含む。第一ストリーム（オペラン
ドＡ）はベース値ストリームであり、第二ストリーム
（オペランドＢ）は残値ストリームである。図１０５
に、残部融合処理を用いた場合の２つの入力ストリーム
７８０、７８１と対応する出力ストリーム７８２を示
す。
【０３２３】図１０６は、階層的画像フォーマット命令
の命令ワード符号を示したものであり、以下の表にマイ
ナーオプコードフィールドの詳細を示す。 命令ワード−マイナーオプコードフィールド
【０３２４】
【表２５】
【０３２５】３．１７．１３ 命令コピー命令 これらの命令は２つのそれぞれ別のグループに分けられ
る。 ａ．汎用データ移動命令 これらの命令は、入力インタフェースモジュール、入力
インタフェーススイッチ２５２、ピクセルオーガナイザ
２４６、ＪＰＥＧ符号化部２４１、結果オーガナイザ２
４９、出力インタフェースモジュールからなるコプロセ
ッサ２２４内の通常のデータフローパスを用いる。この
場合、ＪＰＥＧ符号化モジュールはデータを処理を行わ
ずに直接送る。
【０３２６】データ操作動作の他の命令としては以下の
ものが挙げられる。 ・サブバイト値（ビット、２ビット値、４ビット値）の
バイトへのパッキング、アンパッキング ・ワード内でのバイトのパッキングとアンパッキング ・整列 ・バイトレーンスワッピングと複製 ・メモリクリア ・値の複製 データ操作動作は、ピクセルオーガナイザ（入力）と結
果オーガナイザ（出力）の組み合わせで実行される。多
くの場合、これらの命令は他の命令と組み合わせて用い
られる。 ｂ．ローカルＤＭＡ命令 データ操作は行われない。図２に示すように、ローカル
メモリ２３６と周辺インタフェース２３７間でデータ転
送（双方向）が行われる。これらの命令は実行が他の命
令とオーバラップする唯一の命令である。最大これらの
命令の１つが「オーバラップしていない」命令と同時に
実行することができる。
【０３２７】メモリコピー動作では、オペランドＡはコ
ピーするデータを示し、結果オペランドはメモリコピー
命令の目的アドレスを示す。汎用のメモリコピー命令で
は、オペランドＢによって入力へのデータ操作動作が規
定され、オペランドＣによって出力オペランドワードへ
の動作が規定される。 ３．１７．１４ フロー制御命令 フロー制御命令は、図９に示したような命令実行モデル
のさまざまな部位を制御するための命令群である。フロ
ー制御命令としては、命令ストリームを実行しちえると
きに１つの仮想アドレスから他のアドレスへの移動を可
能にする条件付きジャンプあるいは条件なしジャンプを
含む。条件付きジャンプ命令は、コプロセッサやレジス
タでもって関連するフィールドをマスクし、所定の値と
比較することにより決定される。これにより命令の一般
性を保つことができる。更に、フロー制御命令は、オー
バラップ命令と非オーバラップ命令との間の同期をとる
ために、あるいはマイクロプログラミングの一部として
用いられる待機命令をも含む。
【０３２８】図１０７に、フロー制御命令の符号を示
す。また、以下の表はマイナーオプコードの説明であ
る。 命令ワード−マイナーオプコードフィールド
【０３２９】
【表２６】
【０３３０】ジャンプ命令においては、オペランドＡワ
ードはジャンプ命令の目的アドレスを指定する。マイナ
ーオプコードのＳビットが０にセットされれば、オペラ
ンドＢはコプロセッサレジスタを指定し、条件のソース
として用いる。オペランドＢ記述子の値はレジスタのア
ドレスを指定し、オペランドＢワードの値がレジスタ内
容を比較する値となる。オペランドＣワードは結果に適
用されるビットごとのマスクを指定する。すなわち、ジ
ャンプ命令条件は以下のビットごとの式が満たされてい
れば真となる。
【０３３１】（（（ｒｅｇｉｓｔｅｒ＿ｖａｌｕｅ ｘ
ｏｒ Ｏｐｅｒａｎｄ Ｂ）ａｎｄＯｐｅｒａｎｄ
Ｃ）＝０ｘ００００００００） 更に、マイクロプログラミングレベルで十分に制御する
ためのレジスタアクセスのためにも当該命令が用いられ
る。 ３．１８ アクセラレータカードのモジュール 図２において、種々のモジュールを更に説明する。
【０３３２】３．１８．１ ピクセルオーガナイザ ピクセルオーガナイザ２４６は入力インタフェーススイ
ッチ２５２からのデータストリームのアドレスを指定し
てバッファに格納する。入力データはピクセルオーガナ
イザの内部メモリに格納されるか、あるいはＭＵＶバッ
ファ２５０に格納される。入力ストリームに対する必要
なのデータ処理を全部済ませた後、必要に応じて入力ス
トリームを主データパス２４２あるいはＪＰＥＧ符号化
器２４１に渡す。ピクセルオーガナイザの動作モードは
通常のＣＢｕｓインタフェースによって構成することが
できる。ピクセルオーガナイザ２４６はＰＯ＿ＣＦＧ制
御レジスタの指定するような五つのモードのうちの一つ
のモードで動作する。これらのモードは次のとおりであ
る。 （ａ）アイドルモード：ピクセルオーガナイザ２４６が
動作しないモード。 （ｂ）シーケンシャルモード：入力データは内部ＦＩＦ
Ｏに格納されるようになり、ピクセルオーガナイザ２４
６はデータの３２ビットアドレスを生成して入力インタ
フェーススイッチ２５２にデータを要求するモード。 （ｃ）色空間変換モード：ピクセルオーガナイザが色空
間変換のためにピクセルをバッファするモード。更に、
ＭＵＶバッファ２５０に格納されているインターバルお
よび分数値を要求する。 （ｄ）ＪＰＥＧ圧縮モード：ピクセルオーガナイザ２４
６が画像データをＭＣＵの形式でＭＵＶバッファに格納
するモード。 （ｅ）畳込み演算および画像変換モード：ピクセルオー
ガナイザ２４６が行列係数をＭＵＶバッファ２５０に格
納し、必要であれば主データパス２４２にもそれを伝え
るモード。
【０３３３】ピクセルオーガナイザ２４６は主データパ
ス２４２とＪＰＥＧ符号化器２４１の両方ともの動作の
ためにＭＵＶバッファ２５０を使う。色空間変換におい
て、インターバルおよび分数テーブルはＭＵＶ ＲＡＭ
２５０によって格納され、３６ビットのデータ（４つの
カラーチャネル）×（４ビットのインターバル値と８ビ
ットの分数値）としてアクセスされる。画像変換および
畳込み演算のために、ＭＵＶ ＲＡＭ２５０は行列係数
および関連する構成データを格納する。係数行列は１６
行×１６列に制限され、各係数の幅は最大２０ビットで
ある。ＭＵＶＲＡＭ２５０は１クロックサイクルあたり
１つの係数を必要とする。係数データに加えて、バイナ
リポイント、ソーススタート座標、サブサンプルデルタ
等の制御情報も主データパス２４２に伝えなければなら
ない。この制御情報は、行列係数より先にピクセルオー
ガナイザ２４６によってフェッチされる。
【０３３４】ＪＰＥＧ圧縮において、ピクセルオーガナ
イザ２４６は、ＭＵＶバッファ２５０を使ってＭＣＵを
ダブルバッファする。ＪＰＥＧ圧縮の性能向上のために
は、ダブルバッファ技術を使うことが望ましい。ＭＵＶ
ＲＡＭ２５０の１半分は入力インタフェーススイッチ
２５２からのデータを使って書き込まれる。一方、もう
一方の半分は、ＪＰＥＧ符号化器２４１に送るべきデー
タを得るためにピクセルオーガナイザによって読み出さ
れる。 ピクセルオーガナイザ２４６は、必要とされる
所におけるカラー成分の水平サブサンプリングを行うと
ともに、入力画像のサイズがＭＣＵの整数倍でない場合
にはＭＣＵをパディングする。
【０３３５】ピクセルオーガナイザ２４６は、図３２に
おいて前述した、バイトレーンスワップと、正規化と、
バイト入り代えと、バイトパックおよびアンパックと、
複写動作とを含む入力データのフォーマットをも行う。
動作はピクセルオーガナイザレジスタを設定することに
より必要に応じて行われる。図１０８において、ピクセ
ルオーガナイザ２４６をより詳細に説明する。 ピクセ
ルオーガナイザ２４６は、ＣＢｕｓインタフェース制御
部８０１に含まれている自身のレジスタセットの制御に
従い作動しており、ＣＢｕｓインタフェース制御部８０
１はグローバルＣＢｕｓを経由して命令制御部２３５に
接続されている。ピクセルオーガナイザ２４６にはオペ
ランドフェッチ部８０２が含まれており、ピクセルオー
ガナイザ２４６が必要とするオペランドデータを入力イ
ンタフェーススイッチ２５２から要求する。、オペラン
ドデータのスタートアドレスは、実行直前にセットされ
るＰＯ＿ＳＡＩＤレジスタによって指定される。ＰＯ＿
ＳＡＩＤレジスタは、ＰＯ＿ＤＭＲレジスタのＬビット
による指定に応じて、即座のデータを保持することもあ
る。現在アドレスポインタはＰＯ＿ＣＤＰレジスタに格
納され、入力インタフェーススイッチの要求があればそ
のバースト長さだけ増加される。データがＭＵＶ ＲＡ
Ｍ２５０にフェッチされるとき、データの現在オフセッ
トはＰＬ＿ＭＵＶレジスタによって指定されるＭＵＶ
ＲＡＭ２５０のベースアドレスと連結される。
【０３３６】オペランドフェッチ部８０２によってフェ
ッチされたシーケンシャル入力データをバッファするた
めに、ＦＩＦＯ８０３が用いられる。データ操作部８０
４は、図３２において説明したような様々な操作を実行
する。データ操作部の出力はＭＵＶアドレス生成部８０
５に伝えられる。ＭＵＶアドレス生成部８０５は構成レ
ジスタに従ってデータをＭＵＶ ＲＡＭ２５０、主デー
タパス２４２、ＪＰＥＧ符号化器２４１のどちらかに伝
える。ピクセルオーガナイザ制御部８０６は、ピクセル
オーガナイザ２４６のサブモジュール全てのために必要
な制御信号を生成する状態機械である。必要な信号の中
では、種々のＢｕｓインタフェース上での通信を制御す
る信号も含まれる。ピクセルオーガナイザ制御部は、状
態レジスタの設定に従い他モジュール２３９が必要とす
る診断情報を出力する。
【０３３７】図１０９において、図１０８のオペランド
フェッチ部８０２をより詳細に示す。オペランドフェッ
チ部８０２には、命令バスアドレス生成部（ＩＡＧ）８
１０が含まれており、オペランドデータをフェッチせよ
という要求を生成する状態機械を含む。この要求は要求
仲裁部８１１に送られが、要求仲裁部８１１はアドレス
生成部８１０の要求とＭＵＶアドレス生成部８０５の要
求（図１０８）との間を仲裁しており、勝ちの要求を入
力（ＭＡＧ）インタフェーススイッチ２５２に送るよう
にしている。要求仲裁部８１１は要求を扱うための状態
機械を含んでいる。これは、ＦＩＦＯカウント部８１４
を用いてＦＩＦＯの状態をモニタし、次の要求をいつデ
スパッチすべきかを決定する。バイトイネーブル生成部
８１２はＩＡＧ８１０の情報を受け取り、入力インタフ
ェーススイッチ２５２がリターンする各オペランドにお
ける有効なバイトを指定するバイトイネーブルパタン８
１６を生成する。バイトイネーブルパタンは関連するオ
ペランドデータとともにＦＩＦＯに格納される。ＭＡＧ
要求とＩＡＧ要求が同時に到着したとき、要求仲裁部８
１１はＭＡＧ要求をＩＡＧ要求より優先して処理する。
【０３３８】図１０８において、ＭＵＶアドレス生成部
８０５は異なるいくつかのモードで動作する。これらの
モードにおいて、第１はＪＰＥＧ（圧縮）モードであ
る。このモードでは、ＪＰＥＧ圧縮のための入力データ
がデータ操作部８０４によって供給され、ＭＵＶバッフ
ァ２５０はダブルバッファとして使われる。ＭＵＶ Ｒ
ＡＭ２５０アドレス生成部８０５は、データ操作部８０
４によって処理された入力データを格納するに適するＭ
ＵＶバッファのアドレスを生成する。ＭＡＧ８０５は、
格納されたピクセルからカラー成分データを取り出すた
めの読み出しアドレスを生成するとともに、ＪＰＥＧ圧
縮用の８×８ブロークを形成するように動作する。ＭＡ
Ｇ８０５は、ＭＣＵが画像と一部重なっている場合も扱
う。図１１０は、ＭＡＧ８０５が行うパディング動作の
一例を示す。
【０３３９】普通のピクセルデータにおいて、ＭＡＧ８
０５は、４つの８ビットＲＡＭのＭＵＶ ＲＡＭ２５０
における同じアドレス内に、４つのカラー成分を格納す
る。同じカラーチャネルからデータを同時に取り出すた
めに、ＭＣＵデータは左にバレルシフトされてからＭＵ
Ｖ ＲＡＭ２５０に格納される。データの左にシフトさ
れるバイト数は、書き込みアドレスの下位２ビットによ
って決定される。例えば、図１１１は、サブサンプリン
グの要らない場合３２ビットピクセルデータがＭＵＶ
ＲＡＭ２５０内で配置されるデータ構造を示す。３チャ
ネル又は４チャネルインタリーブＪＰＥＧモードにおい
ては、入力データのサブサンプリングが選択されること
もあり得る。サブサンプリングを伴うマルチチャネルＪ
ＰＥＧ圧縮モードにおいて、ＭＡＧ８０５（図１０８）
は、ＪＰＥＧ符号化器の最適性能のために３２ビットデ
ータがＭＵＶ ＲＡＭ２５０に格納される前にサブサン
プリングを行うようになっている。最初四つの入力ピク
セルの中で、ＭＵＶ ＲＡＭ２５０に格納される第１お
よび第４番目のチャネルだけが有用なデータを含んでい
る。第２および第３番目のチャネルのデータはサブサン
プリングされ、ピクセルオーガナイザ２４６のレジスタ
に格納される。次の４つの入力ピクセルにおいて、第２
および第３番目のチャネルはサブサンプリングされたデ
ータをもって埋められる。図１１２は、マルチチャネル
サブサンプリングモードにおけるＭＣＵデータ構成の一
例を示す。ＭＡＧは単一チャネルアンパックデータ全て
をマルチチャネルピクセルデータと全く同様に扱う。Ｍ
ＵＶ ＲＡＭから読み出された単一チャネルパックデー
タの一例が図１１３に示されている。
【０３４０】書き込みプロセスによって入力ＭＣＵがＭ
ＵＶ ＲＡＭに格納されている間、読み出しプロセスは
ＭＵＶ ＲＡＭから８×８ブロックを読み出す。一般的
に、前記ブロックは各チャネルに対してデータを順次読
み出すことによって、四つの係数ずつＭＡＧ８０５によ
って生成される。ピクセルデータとアンパック入力デー
タにおいて、格納されるデータは図１１１に示すように
整理される。従って、サンプルされなかったピクセルデ
ータからなる８×８ブロックを合成するためには、読み
出しプロセスはＭＵＶ ＲＡＭからデータを斜行しなが
ら読み出す。図１１４は、このようなプロセスの一例を
示す。図１１４には、四つのチャネルデータにおける読
み出しシケンス示されており、ＭＵＶ ＲＡＭ２５０の
格納形式が同一チャネルから多数の値を同時に読み出す
ことを容易にしていることが分かる。
【０３４１】色変換モードにおいて、ＭＵＶ ＲＡＭ２
５０はインターバルおよび分数値を格納するキャッシュ
として用いられ、ＭＡＧ８０５はそのキャッシュの制御
部として働くようになっている。ＭＵＶ ＲＡＭ２５０
は３つのカラーチャネル値をキャッシュする。ここで、
各カラーチャネルは２５６対の４ビットインターバルお
よび分数値を有する。ＤＭＵを通じた各ピクセル出力に
おいて、ＭＵＶ ＲＡＭ２５０から前記値を得るために
ＭＡＧ８０５が使われる。この値が得られないときに、
ＭＡＧ８０５は欠けているインターバルおよび分数値を
フェッチせよというメモリ読み出し要求を出す。帯域の
有効利用のために、要求あたりエントリ一つだけをフェ
ッチする手法のかわりに、多数のエントリをフェッチす
るような手法を取る。
【０３４２】画像変換および畳込み演算のために、ＭＵ
Ｖ ＲＡＭ２５０はＭＤＰの行列係数を記憶している。
ＭＡＧはＭＵＶ ＲＡＭ２５０に格納されている全ての
行列係数をスキャンする。画像変換および畳込み命令の
始めにおたって、ＭＡＧ８０５はオペランドフェッチ部
に要求を出し、オペランドフェッチ部がカーネル記述
“ヘッダ”（図９４）とバスト要求の第１行列係数とを
フェッチするようにする。
【０３４３】図１１５において、図１０８のＭＵＶアド
レス生成部（ＭＡＧ）８０５をより詳細に示す。ＭＡＧ
８０５はＩＢｕｓ要求を多重化するＩＢｕｓ要求モジュ
ール８２０を備えており、ＩＢｕｓ要求は画像変換制御
部（ＩＴＸ）８２１と色空間変換（ＣＳＣ）制御部８２
２によって生成される。この要求は、要求を実行するよ
うになっているオペランドフェッチ部に送られる。ピク
セルオーガナイザ２４６は画像変換、色空間変換のどち
らか１つのモードで動作するようになっているため、制
御部８２１，８２２の間では仲裁が要らないことにな
る。ＩＢｕｓ要求モジュール８２０は、オペランドフェ
ッチ部への要求を生成するのに必要なバストアドレスと
バスト長さとを含む情報を、関連するピクセルオーガナ
イザから導出する。
【０３４４】ＪＰＥＧ制御部８２４は、ＪＰＥＧ書き込
み制御部とＪＰＥＧ読み出し制御部という２つの状態機
械を備えており、ＪＰＥＧモードにおいて使われる。前
記二つの制御部は同時に作動するようになっており、内
部レジスタを用いることによってお互いに同期を取る。
ＪＰＥＧ圧縮動作において、ＤＭＵはＭＣＵデータを出
力しＭＵＶ ＲＡＭに格納する。ＪＰＥＧ書き込み制御
部は水平パディングとピクセルサブサンプリングの制御
とを担当しており、ＪＰＥＧ読み出し制御部は垂直パデ
ィングを担当する。水平パディングはＤＭＵ出力を停止
することによって行われ、垂直パディングは既に読み出
した８×８ブロックを再び読み出すことによって行われ
る。
【０３４５】ＪＰＥＧ書き込み制御部は、ソース画像に
おけるＤＣＵおよびＤＭＵ出力ピクセルの現在位置をト
ラッキングしており、水平パディングのためにいつＤＭ
Ｕを停止すべきかを決定するのにその情報を用いる。Ｍ
ＣＵがＭＵＶ ＲＡＭ２５０に書き込まれたときに、Ｊ
ＰＥＧ書き込み制御部は内部レジスタをセットするかま
たはリセットすることによって、ＭＣＵが画像の右エッ
ジにあるかあるいは画像の最低エッジにあるかを表す。
ＪＰＥＧ読み出し制御部は、前記レジスタの内容に基づ
き、垂直パディングが必要であるかや画像の最後のＭＣ
Ｕまで読んだのかを判断する。
【０３４６】ＪＰＥＧ書き込み制御部はＤＭＵ出力デー
タをトラッキングし、ＤＭＵ出力データをＭＵＶ ＲＡ
Ｍ２５０に格納する。前記制御部は、レジスタセットを
用いて入力ピクセルの現在位置を記憶する。この情報は
ＤＭＵ出力を停止して水平パディングを行うときに使わ
れる。全てのＭＣＵがＭＵＶ ＲＡＭ２５０に書き込ま
れたときに、前記制御部はＭＣＵ情報をＪＰＥＧ−ＲＷ
−ＩＰＣレジスタに書き込み、以後ＪＰＥＧ読み出し制
御部によって利用し得るようにする。
【０３４７】この制御部は、最後のＭＣＵがＭＵＶ Ｒ
ＡＭ２５０に書き込まれた後、ＳＬＥＥＰ状態に入り現
在の命令が終了するまでその状態に残る。ＪＰＥＧ読み
出し制御部は、ＭＵＶ ＲＡＭ２５０に格納されている
ＭＣＵから８×８ブロックを読み出す。マルチチャネル
ピクセルにおいては、制御部がＭＣＵを数回に渡って読
み出すようになっており、ＭＵＶ ＲＡＭに格納されて
いる各ピクセルから、各読み出しにおける異なるバイト
を抽出する。
【０３４８】この制御部はＪＰＥＧ−ＲＷ−ＩＰＣによ
って提供される情報を用いて、垂直パディングを行うべ
きかを検出する。垂直パディングはＭＵＶ ＲＡＭ２５
０から読み出した直前の８バイトを再び読み出すことに
よって行われる。画像変換制御部８２１はＩＢｕｓから
カーネルディスクリプタを読み出し、カーネルヘッダを
ＭＤＰ２４２に伝える。そして、ｐｏ．ｌｅｎレジスタ
で指定された回数だけ行列係数をスキャンする。画像変
換および畳込み命令において、ＰＯ２４６による全ての
データ出力はＩＢｕｓから直接フェッチされるようにな
っており、ＤＭＵには伝えられない。
【０３４９】カーネルヘッダの直後フェッチされる第１
行列係数の最初８ビットは、フェッチすべき残りの行列
係数の数を表す。カーネルヘッダは修正されずに直接Ｍ
ＤＰに伝えられるが、行列係数はＭＤＰに伝えられる前
にサイン拡張される。ピクセルサブサンプラ８２５は、
それぞれが入力ワードの１バイトに対して動作する二つ
の同じチャネルサブサンプラを備える。関連する構成レ
ジスタが起動されていないときに、ピクセルサブサンプ
ラは自身の入力をそのまま自身の出力にコピーする。一
方、構成レジスタが起動されているときに、サブサンプ
ラは入力データに対して平均を取るか又は間引きを行う
かすることによって入力データをサブサンプルする。
【０３５０】ＭＵＶ多重化モジュール８２６は現在アク
ティブである制御部からＭＵＶ読み出しおよび書き込み
信号を選ぶ。内部多重化部は、ＭＵＶ ＲＡＭ２５０を
使う種々の制御部を経由して、読み出しアドレス出力を
選ぶ。ＭＵＶ ＲＡＭ書き込みアドレスはＭＵＶ多重化
モジュールの８ビットレジスタに格納されている。ＭＵ
Ｖ ＲＡＭ２５０を用いる制御部は次のＭＵＶ ＲＡＭ
アドレスを決定するための制御を行うとともに、書き込
みアドレスレジスタをロードする。
【０３５１】ＭＵＶ有効アクセスモジュール８２７は色
空間変換制御部によって用いられ、データ操作部による
現在ピクセル出力のインターバルおよび分数値がＭＵＶ
ＲＡＭ２５０において利用できるかを決定する。一つ
以上のカラーチャネルが欠けているとき、ＭＵＶ有効ア
クセスモジュール８２７は関連するアドレスをＩＢｕｓ
要求モジュール８２０に伝え、インターバルおよび分数
値をバーストモードでロードする。キャッシュミスがサ
ービスされると、ＭＵＶ有効アクセスモジュール８２７
は今までフェッチされたインターバルおよび分数値のセ
ットを表す内部有効ビットをセットする。
【０３５２】複写モジュール８２９は、内部ピクセルレ
ジスタが定める回数だけ、入力データを複写する。複写
モジュールが現在の入力ワードを複写している間、入力
ストリームは停止されるようになる。ＰＢｕｓインタフ
ェースモジュール８３０は、ピクセルオーガナイザ２４
６を主データパス２４２およびＪＰＥＧ符号化器２４１
にリタイムするか或いはその逆の処理をするのに使われ
る。最後に、ＭＡＧ制御部８３１は種々のサブモジュー
ルをイニシエイトする信号とシャットダウンする信号と
を生成する。なお、ＭＡＧ制御部８３１は、主データパ
ス２４２およびＪＰＥＧ符号化器２４１からの入力ＰＢ
ｕｓ信号に対する多重化をも行う。
【０３５３】３．１８．２ ＭＵＶバッファ 図２においては、これまでの説明から明らかなようにピ
クセルオーガナイザ２４６はＭＵＶバッファ２５０と相
互関係にある。再コンフィギュレーション可能なＭＵＶ
バッファ２５０は単純ルックアップテーブルモード（モ
ード０）、多重ルックアップテーブルモード（モード
１）、ＪＰＥＧモード（モード２）を含む様々な処理モ
ードをサポートしている。それぞれのモードで、バッフ
ァには異なるタイプのデータオブジェクトが格納され
る。例えば、バッファに格納されているデータワード、
様々な検索テーブルの値、単一チャネルデータ、複数チ
ャネルデータはデータオブジェクトである。一般的に、
データオブジェクトは異なるサイズを持つ。更に再コン
フィギュレーション可能なＭＵＶバッファ２５０に格納
されたデータオブジェクトはバッファのオペレーティン
グモードに依存した様々な方法で実際にアクセスでき
る。
【０３５４】異なるタイプのデータを書き戻したり及び
格納するのに必要な様々な方法を適切にするために、デ
ータオブジェクトはしばしば、格納される前に符号化さ
れる。データオブジェクトのコーディングに用いられる
方法はデータオブジェクトのサイズ、表現されているデ
ータオブジェクトのフォーマット、どのようにデータオ
ブジェクトがバッファから書き戻されるのか、バッファ
上に形成されたメモリモジュールの構成状態によって決
定される。
【０３５５】図１１６は再コンフィギュレーション可能
なＭＵＶバッファ２５０を実装するために用いられるコ
ンポーネントのブロックダイアグラムである。再コンフ
ィギュレーション可能なＭＵＶバッファ２５０はエンコ
ーダ１２９０、ストレージデバイス１２９３、デコーダ
１２９１、アドレス読み込み・ローテーション信号発生
器１２９２からなる。入力データストリーム１２９５に
データオブジェクトが入力された時には、データオブジ
ェクトはエンコーダ１２９０により内部データに符号化
され、内部データストリーム１２９６に配置される。符
号化されたデータオブジェクトはストレージデバイス１
２９３に格納される。
【０３５６】格納されたデータオブジェクトを復号化す
る場合には、符号化されたデータは符号化データ出力ス
トリーム１２９７によりストレージデバイスから取り出
される。符号化データ出力ストリーム１２９７上の符号
化されたデータはデコーダ１２９１によって復号化され
る。復号化されたデータオブジェクトは出力データスト
リーム１２９８上に現れる。
【０３５７】ストレージデバイス１２９３への書き込み
アドレス１０３５はＭＡＧ８０５（図１０８）により与
えられる。書き込みアドレス１２９９，１３００，１３
０１も同様にＭＡＧ８０５（図１０８）によって与えら
れ、アドレス読み込み・ローテーション信号発生器１２
９２によってストレージデバイス１２９３に分配され
る。アドレス読み込み・ローテーション信号発生器１２
９２はまた、入力・出力ローテーション信号１３０３，
１３０４をエンコーダ、デコーダそれぞれに対して生成
する。書き込み有効信号１３０６と１３０７は外部ソー
スから与えられる。コントローラ８０１（図１０８）に
よって与えられる処理モード信号１３０２はエンコーダ
１２９０、デコーダ１２９１、アドレス読み込み・ロー
テーション信号発生器１２９２、ストレージデバイス１
２９３に接続される。インクリメント信号１３０８はア
ドレス読み込み・ローテーション信号発生器内の内部カ
ウンタをインクリメントし、ＪＰＥＧモード（モード
２）でも用いられることがある。
【０３５８】再コンフィギュレーション可能なＭＵＶバ
ッファ２５０が単純ルックアップテーブルモード（モー
ド０）である場合には、本質的にバッファ２５０はむし
ろ、単一モードのメモリモジュールの様に動作する。デ
ータオブジェクトは本質的にメモリモジュールにアクセ
スする方法と同様な方法でバッファに格納あるいはバッ
ファから取り出せる。
【０３５９】再コンフィギュレーション可能なＭＵＶバ
ッファ２５０が多重ルックアップテーブルモード（モー
ド１）で動作中の時、バッファ２５０はストレージデバ
イス１２９３に格納されている最大３つの検索テーブル
をもちいて複数のテーブルに分割される。検索テーブル
は同時かつ独立にアクセスすることができる。一例を挙
げると、インターバルおよびフラクションの値は多重ル
ックアップテーブルモードのストレージデバイス１２９
３に格納される、テーブルは入力データストリーム１２
９５の下位３バイトを利用してインデックスがつけられ
る。３バイトのそれぞれはストレージデバイス１２９３
に格納された独立の検索テーブルに発行される。
【０３６０】画像がＪＰＥＧ圧縮されているとき、画像
は符号化されたデータストリームに変換される。ピクセ
ルは原画像からＭＣＵのフォーマットで取り出される。
ＭＣＵは画像の左から右に、上から下に読み出される。
それぞれのＭＣＵは多数の８×８のブロックに再合成さ
れる。多数の８×８ブロックはＭＣＵから抽出される。
ＭＣＵは原画像のカラーコンポーネント、複数チャネル
のＪＰＥＧモード、サブサンプリングの必要性等のいく
つかの要因に依存している。８×８のブロックはその後
フォワードＤＣＴ（ＦＤＣＴ）、量子化、エントロピー
符号化される。ＪＰＥＧ圧縮の場合には、符号化された
データはデータストリームからシーケンシャルに読み込
まれる。データストリームはエントロピー復号化、逆量
子化、逆ＤＣＴ（ＩＤＣＴ）が行われる。ＩＤＣＴ処理
の出力は８×８のブロックである。多数の８×８ブロッ
クはＭＣＵを再構成するように統合される。ＪＰＥＧ圧
縮を用いるとき、多数の８×８ブロックは前述の要因に
依存する。再コンフィギュレーション可能なＭＵＶバッ
ファ２５０はＭＣＵを多数の８×８ブロックに分解した
り、多数の８×８ブロックをＭＣＵに再構成したりする
ときにも用いられる。
【０３６１】再コンフィギュレーション可能なＭＵＶバ
ッファ２５０がＪＰＥＧモードの処理を行っているとき
はバッファ２５０への入力データストリーム１２９５は
ＪＰＥＧ圧縮処理を行っているピクセルあるいはＪＰＥ
Ｇ圧縮処理を行っている単一のコンポーネントを含んで
いる。バッファ２５０の出力データストリームはＪＰＥ
Ｇ伸長処理の単一チャネルデータブロックあるいはＪＰ
ＥＧ伸長処理のピクセルデータを含んでいる。このＪＰ
ＥＧ圧縮の例では、入力ピクセルはＹ，Ｕ，Ｖ，Ｏの４
チャネルまで構成できる。指定の数のピクセルが完成し
たピクセルブロックとして処理処理されたときには、単
一のコンポーネントデータブロックの抽出が開始でき
る。それぞれの単一のコンポーネントデータブロックは
バッファに格納された同チャネルのピクセルからなるデ
ータにより構成される。従ってこの例では、４つまでの
単一のコンポーネントデータブロックをひとつのピクセ
ルデータブロックから抽出できる。この具体例では、再
コンフィギュレーション可能なＭＵＶバッファ２５０が
ＪＰＥＧ圧縮用のＪＰＥＧモード（モード２）で処理を
行っているときには、多数の単位最小コード（ＭＣＵ）
はそれぞれ６４の単一あるいは複数チャネルのピクセル
をバッファに格納でき、多数の６４バイト長の単一チャ
ネルのコンポーネントデータブロックをバッファに格納
されたそれぞれのＭＣＵから抽出できる。例えば、バッ
ファ１２８９がＪＰＥＧ伸長を行うためにＪＰＥＧモー
ド（モード２）である間は、出力データストリームは、
Ｙ，Ｕ，Ｖ，Ｏの最大４つのコンポーネントを持つ出力
ピクセルから構成される。要求された数の完成した単一
のコンポーネントデータブロックをバッファに書き込ん
だときは、ピクセルデータの抽出ができる。異なる色の
コンポーネントに対応する４つの単一のコンポーネント
データブロックからのバイトは出力ピクセルとして取り
出される。
【０３６２】図１１７は図１１６のエンコーダ１２９０
の詳細図である。ピクセルブロックの伸長のでは、入力
データオブジェクトそれぞれはストレージデバイス１２
９３に格納される前にバイト方向のローテーションによ
り符号化される（図１２９）。ローテーションの大きさ
は入力ローテーション制御信号１３０３により決定され
る。この例ではピクセルデータが最大の４バイトであっ
たときは、３２ビットの４入力１出力のマルチプレクサ
１３２０および１３２５が、４つのうちの１つの可能な
入力ピクセルのローテーションの選択に用いられる。例
えば、もしピクセルの４つのバイトが（３，２，１，
０）のようにラベルが付けられていたとすると、このピ
クセルのローテーションは（３，２，１，０）（０，
３，２，１）（１，０，３，２）（２，１，０，３）と
なる。４つの符号化されたバイトはストレージデバイス
の１２９０に出力される。
【０３６３】バッファがＪＰＥＧモード（モード２）以
外のモード、例えば、単一ルックアップテーブルモード
（モード０）、多重ルックアップテーブルモードである
時には、バイト方向のローテーションは必要ではなく、
また入力データオブジェクトに対して行えない。入力デ
ータオブジェクトは後者の場合に、ノーローテーション
の値をもつ入力ローテーション制御信号を無視すること
によって、ローテーションにより妨害を受ける。この値
１３２３はである。２入力１出力のマルチプレクサ１３
２１は制御信号１３２６を入力ローテーション制御信号
１３０３とノーオペレーション値１３２３の選択をする
ことによって生成する。現在の処理モード１３０２はマ
ルチプレクサ選択信号を生成するために、ピクセルブロ
ック分解モードの値と比較される。。信号１３２６によ
って制御される４入力１出力のマルチプレクサ１３２０
は入力データオブジェクトの４つのローテーションのう
ち１つを選択し、符号化された入力データストリーム１
３２６上に符号化された有力データオブジェクトを生成
する。
【０３６４】図１１８は符号化された出力データストリ
ーム１２９７を復号化するデコーダ１２９１を実装する
組み合わせ回路の回路図である。デコーダ１３２１はエ
ンコーダと本質的に同様な方法で動作する。デコーダは
データバッファがＪＰＥＧモード（モード２）である場
合のみにデータを操作する。下部の符号化されたデータ
ストリーム１２９７内の符号化された出力データオブジ
ェクトの下位３２ビットはデコーダに渡される。データ
はエンコーダ１２９０でローテーションするのとは逆の
感覚でバイト方向のローテーションを用いて復号化され
る。３２ビットの４入力１出力のマルチプレクサは、可
能な４つの種類の符号化データのうちの１つを選択する
ために用いられる。例えば４バイトの入力ピクセルが
（３，２，１，０）の様にラベルが付けられているとす
ると、このピクセルのローテーションの種類は（３，
２，１，０）（２，１，０，３）（１，０，３，２）
（０，３，２，１）の４つが可能である。出力ローテー
ション制御信号１３０４はバッファがピクセルブロック
分解ノードの時と、他のオペレーションモードでノーオ
ペレーション値が無視されたときに使用される。ノーオ
ペレーション値１３３３は０である。２入力１出力のマ
ルチプレクサ１３３１は、出力ローテーション制御信号
１３０４とノーオペレーション値１３３３の選択を行う
ことで信号１３３４を生成する。現在の処理モード１３
０２はマルチプレクサ選択信号１３３２を生成するため
に、ピクセルブロック分解モードの値と比較される。信
号１３３４よって制御される４入力１出力のマルチプ
レクサ１３３０は符号化された出力データストリーム１
２９７上の符号化された出力データオブジェクトの４種
類のローテーションを選択し、出力データストリーム１
２９８上に出力データを生成する。
【０３６５】図１１６において、回路で用いられる内部
読み込みアドレス生成の方法は、再コンフィギュレーシ
ョン可能なＭＵＶバッファ２５０の処理モード１３０２
によって選択される。単一ルックアップテーブルモード
（モード０）と多重ルックアップテーブルモード（モー
ド１）では読み込みアドレスは外部読み込みアドレス１
２９９，１３００，１３０１の形でＭＡＧ８０５（図１
０８）によって生成される。単純ルックアップテーブル
モード（モード０）ではストレージデバイス１２９３上
にメモリモジュール１３８０，１３８１，１３８２，１
３８３，１３８４，１３８５（図１２１）は一緒に処理
する。メモリモジュール１３８０から１３８５（図１２
１）に与えられる書き込みアドレスと読み込みアドレス
は本質的に同じである。即ち、ストレージデバイス１２
９３は外部回路に１つの読み込みアドレスと１つの書き
込みアドレスの供給のみを必要とし、これらのアドレス
をメモリモジュール１３８０から空１３８５（図１２
１）に分配するために内部ロジックを使用する。モード
０では、読み込みアドレスは外部アドレス１２９９（図
１１６）により与えられ、本質的に変化しないまま内部
アドレス１３４８（図１２１）に分配される。外部読み
込みアドレス１３４９，１３５０，１３５１（図１２
１）はモード０では使用されない。書き込みアドレスは
外部書き込みアドレス１３０５（図１１６）により与え
られ、本質的に修正なしで各メモリモジュール１３８０
から１３８５（図１２１）の書き込みアドレスに接続さ
れる。
【０３６６】ここでは、多重ルックアップテーブルモー
ド（モード１）における３ルックアップテーブルの構成
を示す。３つのテーブルが独立にアクセスされるとき、
符号化された入力データは１３８０から１３８５（図１
２１）までのすべてのメモりもジュールに同時に書き込
まれ、従って３つのテーブルそれぞれに１つのインデッ
クスが必要となる。メモリモジュール１３８０から１３
８５（図２１２）への３つのインデックス、即ち読み込
みアドレスはストレージデバイス１２９３により与えら
れる。これらの読み込みアドレスは、内部ロジックを用
いて１３８０から１３８５の適切なメモリモジュールに
分配される。本質的に単一ルックアップテーブルモード
のときと同様な手法で、外部から与えられる書き込みア
ドレスは、本質的な変更なしに１３０８から１３８５の
それぞれのメモリモジュールのアドレスに接続される。
その結果、多重ルックアップテーブルモード（モード
１）では外部読み込みアドレス１２９９，１３００，１
３１１は内部読み込みアドレス１３４８，１３４９，１
３５０にそれぞれ分配される。内部読み込みアドレス１
３５２はモード１では使用されない。ＪＰＥＧモード
（モード２）で使用される内部アドレス生成方法は前述
の方法とは異なる。
【０３６７】図１１９はＪＰＥＧ圧縮を行うＪＰＥＧモ
ード（モード２）における、再コンフィギュレーション
可能なデータバッファ用の、読み込みアドレスおよびロ
ーテーション信号生成回路１２９２を実装する組み合わ
せ回路の回路図である。ＪＰＥＧモード（モード２）で
は、信号生成器１２９２はコンポーネントカウンタ１３
４０とデータバイトカウンタ１３４１の出力を、ストレ
ージデバイス１２９３を含むメモリーモジュールの内部
読み込みアドレスを計算するために用いている。コンポ
ーネントブロックカウンタ１３４０はストレージデバイ
スに格納されている、ピクセルデータブロックから抽出
したコンポーネントブロック数を生成する。そのブロッ
ク数はデータバイトカウンタ１３４１の出力を４倍する
ことで与えられる。具体的には、ピクセルブロック分解
モードにおける内部読み込みアドレス１３４８、１３４
９、１３５０、１３５１は次のように計算される。コン
ポーネントブロックカウンタはオフセット値１３４３、
１３４４、１３４５、１３４７を計算するために使用さ
れ、また出力データバイトカウンタ１３４１はベース読
み込みアドレス１３５４を生成するために用いられる。
オフセット値１３４３はベース読み込みアドレス１３５
４に加算された１３５８で、加算値は内部読み込みアド
レス１３４８（あるいは１３４９，１３５０，１３５
１）である。メモリモジュールのオフセット値は、多重
メモリモジュールで実行される同時読み込みに対して一
般的に異なる値をとるが、コンポーネントブロックの抽
出においては本質的に同じである。ピクセルデータブロ
ック分解モードにおける４つの内部読み込みアドレスを
計算するのに用いられるベースアドレス１３５４も同様
である。インクリメント信号１３０８はコンポーネント
バイトカウンタのインクリメント信号として使用され
る。カウンタは読み込みが成功する度にインクリメント
される。コンポーネントブロックカウンタインクリメン
ト信号１３５６は、単一校正用をデータブロックが正常
にバッファから取り出された後、コンポーネントブロッ
クカウンタ１３４０をインクリメントするのに用いられ
る。
【０３６８】出力ローテーション制御信号１３０４（図
１１６）はコンポーネントブロックカウンタの出力と出
力データバイトカウンタの出力から取り出され、本質的
に内部アドレスの生成と同じ方法である。コンポーネン
トブロックカウンタの出力はローテーションオフセット
１３４７を計算するのに用いられる。出力ローテーショ
ン制御信号１３０４はローテーションオフセット１３５
５とベース読み込みアドレス１３５４の和の最下位２ビ
ットにより与えられる。入力ローテーション制御信号
は、アドレス及びローテーション制御信号生成器の例の
様に、外部書き込みアドレス１３０５の最下位２ビット
により与えられる。
【０３６９】図１２０は、再コンフィギュレーション可
能なＭＵＶバッファ２５０に格納された単一コンポーネ
ントデータからの多重チャネルピクセルデータの再構成
に用いられるもう１つのアドレス生成器１２９２であ
る。この場合、バッファはＪＰＥＧ伸長のためのＪＰＥ
Ｇモード（モード２）となる。この場合、単一コンポー
ネントデータブロックはバッファに格納され、ピクセル
データブロックはバッファから取り出される。この例で
は、メモリモジュールへの書き込みアドレスは、本質的
変更なしで外部書き込みアドレス１３０５によって与え
られる。単一コンポーネントブロックは連続したメモリ
に格納される。この例の入力ローテーション制御信号１
３０３は単に書き込みアドレスの最下位２ビットによっ
てセットされる。ピクセルカウンタ１３６０は、バッフ
ァ内に格納されている単一コンポーネントブロックから
抽出されたピクセル数の記録を保持するために用いられ
る。ピクセルカウンタの出力は、読み込みアドレス１３
４８、１３４９、１３５０、１３５１及び出力ローテー
ション制御信号１３０４を生成するために用いられる。
一般に読み込みアドレスは、ストレージデバイス１２９
３を構成するそれぞれのモジュール毎に異なっている。
この例では、読み込みアドレスは単一コンポーネントブ
ロックインデックス１３６２、１３６３、１３６４、１
３６５あるいは１３６５とバイトインデックス１３６１
の２つの部分からなる。特定のブロックの単一コンポー
ネントブロックインデックスを計算するために、オフセ
ットが出力ピクセルカウンタのビット３と４に加えられ
る。一般にオフセット１３６６、１３６７、１３６８、
１３６９はそれぞれの読み込みアドレスで異なる。ピク
セルカウンタのビット２からビット０は読み込みアドレ
スのバイトインデックス１３６１に用いられる。読み込
みアドレスは図１２０に示されるように、単一コンポー
ネントブロックインデックス１３６２、１３６３、１３
６４、１３６５あるいは１３６５とバイトインデックス
１３６１の結合の結果である。この例では、出力ローテ
ーション制御信号１３０４は、本質的な変化なしにピク
セルカウンタの出力のビット４とビット３により生成さ
れる。インクリメント信号１３０８はピクセルカウンタ
１３６０をインクリメントするためのピクセルカウンタ
インクリメント信号として使用される。ピクセルカウン
タ１３６０はピクセルが正常にバッファから取り出され
たときにインクリメントされる。
【０３７０】図１２１はストレージデバイス１２９３の
構造である。ストレージデバイス１２９３は１３８３、
１３８４、１３８５の３つの４ビットワイドメモリモジ
ュールと１３８０，１３８１、１３８２の３つの８ビッ
トワイドメモリモジュールを持つことができる。メモリ
モジュールは単一ルックアップテーブルモード（モード
０）の３６ビットのワード、多重ルックアップテーブル
モード（モード１）の１２×３ビットのワード、ＪＰＥ
Ｇモード（モード２）における３２ビットのピクセルあ
るいは４×８ビットの単一コンポーネントデータを格納
するために結合できる。通常それぞれのメモリモジュー
ルは符号化された入力及び出力データストリーム（１２
９６と１２９７）の異なる部分に関連づけられる。たと
えば、メモリモジュール１３８０は符号化された入力デ
ータストリーム１２９６のビット０からビット７に接続
されデータ入力ポートと符号化された出力データストリ
ーム１２９７のビット０からビット７に接続されたデー
タ出力ポートをもつ。この例ですべてのメモリモジュー
ルの書き込みアドレスは一緒に接続され、同時に同じ値
を共有する。一方、図１２１に示されるメモリモジュー
ルの読み込みアドレス１３８６，１３８７，１３８８，
１３９０，１３９１は読み込みアドレス生成器１２９２
により与えられ、これらは一般に異なる値をとる。例で
は、共通の書き込み有効信号はすべての８ビットメモリ
モジュールに対して書き込み有効信号を出すために用い
られ、第二の共通の書き込み有効信号はすべての４ビッ
トメモリモジュールに対して書き込み有効信号を出すた
めに用いられる。
【０３７１】図１２２はストレージデバイス１２９３内
のメモリモジュールにアクセスするための読み込みアド
レス１３８６，１３８７，１３８８，１３８９，１３９
０を生成するための組み合わせ回路の回路図である。符
号化されたそれぞれの入力データオブジェクトは部分部
分に分解され、それぞれの部分はストレージデバイスの
独立したメモリモジュール内に格納される。従って通
常、すべての処理モードにおけるすべてのメモリモジュ
ールの書き込みアドレスは本質的には同じであり、メモ
リモジュールの書き込みアドレスを計算するために実質
的にロジックは必要ない。一方、読み込みアドレスは通
常、処理毎に異なり、それぞれの処理モードにおけるメ
モリモジュールそれぞれに対しても異なる。再コンフィ
ギュレーション可能なＭＵＶバッファ２５０の出力デー
タストリーム１２９８内のすべてのバイトはＪＰＥＧ圧
縮のＪＰＥＧモード（モード２）のバッファに格納され
ているピクセルデータから抽出された単位コンポーネン
トデータ、あるいはＪＰＥＧ伸長のＪＰＥＧモードのバ
ッファ内に格納されて単一コンポーネントデータから抽
出されたピクセルデータを含まなくてはならない。出力
データに対する要求はバッファへの４つの読み込みアド
レス１３４８、１３４９、１３５０、１３５１の生成に
よって満たされる。多重ルックアップテーブルモード
（モード１）においては、最大３つの検索テーブルがバ
ッファに格納され、従って最大３つまでの読み込みアド
レス１３４８、１３４９、１３５０が３つの検索テーブ
ルにインデックスをつけるために必要である。すべての
メモリモジュールの読み込みアドレスは単一ルックアッ
プテーブルモード（モード０）の場合と同じであり、読
み込みアドレス２４８のみがこのモードで用いられる。
図１２２に示されている制御回路の例はストレージデバ
イス１２９３を構成する６つのメモリモジュールそれぞ
れの読み込みアドレス１３８６−１３９１を計算するた
めに、バッファの処理モード信号と最大４つの読み込み
アドレスを用いる。読み込みアドレス生成器１２９２は
入力信号として外部アドレスバス１３４８，１３４９、
１３５０、１３５１からなる外部読み込み信号をもち
い、ストレージデバイス１２９３を構成するメモリモジ
ュールの内部読み込みアドレス１３８６，１３８７、１
３８９、１３９０を生成する。
【０３７２】図１２３はバッファ２５０が単一ルックア
ップテーブルモードにある時に、どのようにして２０ビ
ットの行列係数がバッファ２５０に格納されるのかを示
した図である。この場合、データオブジェクトが再コン
フィギュレーション可能なＭＵＶバッファに書き込まれ
るときにはキャッシュ上のデータオブジェクトに対して
エンコーディングは通常行われない。行列係数は８ビッ
トメモリモジュール１３８０，１３８１，１３８２に格
納される。行列係数のビット７からビット０はメモリモ
ジュール１３８０に格納され、ビット１５からビット８
はメモリモジュール１３８１に格納され、ビット１９か
らビット１６はメモリモジュール１３８２の下位４ビッ
トに格納される。命令の残りのために必要であるような
バッファに格納されたデータオブジェクトは何回も取り
出される。単一ルックアップテーブルモードにおける、
すべてのメモリモジュールの読み込みと書き込みのアド
レスは本質的に同じである。
【０３７３】図１２４は多重ルックアップテーブルモー
ド（モード１）において、どのようにしてバッファにテ
ーブルエントリが格納されるかを示した図である。この
場合、３つの検索テーブルはバッファに格納され、それ
ぞれの検索テーブルは４ビットのインターバル値と８ビ
ットの小数値をもつ。通常インターバール値は４ビット
のメモリモジュールに格納され、小数値は８ビットのメ
モリモジュールに格納される。この場合３つの検索テー
ブル１４１０，１４１１，１４１２はメモリバンク１３
８０と１３８３、１３８１と１３８４、１３８２と１３
８５に格納される。分離過去も未有効制御信号１３０６
と１３０７（図１２１）はストレージデバイスに格納さ
れている小数値に影響せずにストレージデバイス１２９
３にインターバル値を書き込むことができる。本質的に
同様な方法でインターバル値に影響を与えずに小数値を
書き込むことができる。
【０３７４】図１２５はピクセルデータブロックを単一
要素データブロックに分解するＪＰＥＧモード（モード
２）の状態の再コンフィギュレーション可能なＭＵＶバ
ッファ２５０にどのようにしてピクセルデータが書き込
まれるのかを示した図である。ストレージデバイス１２
９３は、８ビットメモリモジュールと同様な方法で統合
して扱われるメモリモジュール、１３８１と１３８４を
含むメモリモジュール１３８０、１３８１、１３８２、
１３８３、１３８４からなる４つの８ビットメモリバン
クとして統括される。メモリモジュール１３８５はＪＰ
ＥＧモード（モード２）では使用されない。３２ビット
の符号化されたピクセルは４つのバイトに分解され、そ
れぞれが異なる８ビットのメモリモジュールに格納され
る。
【０３７５】図１２６は単一コンポーネントモードであ
るストレージデバイス１２９３にどのようにして単一コ
ンポーネントデータブロックが格納されるのかを示した
図である。ストレージデバイス１２９３は、８ビットメ
モリモジュールと同様な方法で統合して扱われるメモリ
モジュール、１３８１と１３８４を含むメモリモジュー
ル１３８０、１３８１、１３８２、１３８３、１３８４
からなる４つの８ビットメモリバンクとして統括され
る。メモリモジュール１３８５はＪＰＥＧモード（モー
ド２）では使用されない。３２ビットの符号化されたピ
クセルは４つのバイトに分解され、それぞれが異なる８
ビットのメモリモジュールに格納される。この場合、単
一コンポーネントブロックは６４バイトからなる。単い
るコンポーネントブロックが亜バッファに書き込まれる
ときは、それぞれに異なる量のバイトローテーションが
適用される。３２ビットの符号化されたピクセルデータ
はバッファ内の異なる単一コンポーネントデータブロッ
クを読むことで取り出される。
【０３７６】より詳細な再コンフィギュレーション可能
なデータバッファ２５０の統括方法は、ピクセルオーガ
ナイザの節を参照せよ。以上の具体例では、再コンフィ
ギュレーション可能はデータバッファが、異なる命令と
関係するデータの処理に用いられることを示した。３つ
の処理モードのある再コンフィギュレーション可能なデ
ータバッファが明らかにされた。異なるアドレスの生成
技術がバッファの処理モードのそれぞれにおいて必要と
なる。単一ルックアップテーブルモード（モード０）は
画像変換において、行列係数をバッファに格納するのに
用いられる。多重ルックアップテーブルモード（モード
１）では多チャネルの色空間変換（ＣＳＣ）における多
数のインターバル及びフラクション検索テーブルをバッ
ファに格納するのに用いられる。」ＰＥＧモード（モー
ド２）はＪＰＥＧ圧縮、ＪＰＥＧ伸長それぞれにおい
て、ＭＣＵデータを８×８の単一コンポーネントブロッ
クに分解、あるいは８×８の単一コンポーネントブロッ
クをＭＣＵに再合成するのに用いられる。
【０３７７】３．１８．３ 結果オーガナイザ ＭＵＶバッファ２５０は結果オーガナイザ２４９におい
ても用いられる。結果オーガナイザ２４９は、メインデ
ータパス２４２あるいはＪＰＥＧコーダ２４１のストリ
ームをバッファしてフォーマットする。結果オーガナイ
ザ２４９はまた、図４２で説明した結果データの圧縮、
非圧縮、非正規化、バイトレーンスワップ、再編成にも
関係する。更に結果オーガナイザ２４９は外部インター
フェースコントローラ２３８、ローカルメモリコントロ
ーラ２３６、周辺インターフェースコントローラ２３７
の要求に対し、その結果を転送する。
【０３７８】ＪＰＥＧ伸長モードの時、結果オーガナイ
ザ２４９はＭＵＶ ＲＡＭ２５０をＪＰＥＧコーダ２４
９の画像データをダブルバッファするために用いる。ダ
ブルバッファはＭＵＶＲＡＭ２５０の半分に書き込まれ
ているＪＰＥＧコーダ２４１のデータを用いてＪＰＥＧ
伸長する場合に、同時に残りの半分に書きこまれた画像
データが指定の格納場所に出力されるとき、そのパフォ
ーマンスをあげることができる。
【０３７９】１，３及び４チャネル画像データは、同一
チャネルからの８ビットのコンポーネントを含む８×８
ブロックの形のＪＰＥＧ伸長を行っている間に、結果オ
ーガナイザ２４９に渡される。結果オーガナイザはこれ
らのブロックを指定の順番でＭＵＶＲＡＭ２５０に格納
し、また複数チャネルのインターリーブ画像のために、
データをＭＵＶＲＡＭ２５０から読みこみを行っている
時のチャネルのメッシュを格納する。例えば、ＹＵＶに
よる３チャネルのＪＰＥＧ圧縮ではＪＰＥＧコーダ２４
１は３つの８×８ブロックを、初めにＹ、次にＵ、最後
にＶの順で出力する。メッシュ処理がはそれぞれブロッ
クか１つのコンポーネントを取り出すことによって行わ
れ、ピクセルを（ＹＵＶＸ）の形で構成する。ここでＸ
は未使用チャネルである。バイトスワッピングは出力チ
ャネルのスワップが必要となったときに行われる。結果
オーガナイザはまた、伸長された出力データのクロマデ
ータの再構成のための必要なサブサンプリング処理を行
う必要がある。このことは生成するためにそれぞれのプ
ログラムチャネルを繰り返すという意味を含んでいる。
【０３８０】図１２７にもどると図２の結果オーガナイ
ザ２４９の詳細が示されている。結果オーガナイザ２４
９は、その処理に設定されるレジスタのレジスタファイ
ルを含む通常の標準ＣＢｕｓインターフェース８４０周
辺に基礎をおいている。結果オーガナイザ２４９の処理
はピクセルオーガナイザ２４９と同様であるが、リバー
スデータ操作が行われる。データ操作ユニット８４２は
バイトレーンスワッピング、コンポーネント代入、コン
ポーネント解放、非正規化をＭＵＶアドレス発生器８０
５により生成されるデータに対して行う。実行された処
理は図４２を参照して前述の通り説明され、内部レジス
タにセットされた様々なフィールドに従って処理が行わ
れる。ＦＩＦＯキュー８４３は出力データをそれがＲＢ
ｕｓ制御ユニット８４４を用いて出力される前にバッフ
ァを行う。ＲＢｕｓ制御ユニット８４４はアドレスデコ
ーダとアドレス生成器によって構成される。格納モジュ
ール用のアドレスは、必要な出力バイト数のデータに加
えて、内部レジスタに格納される。更に、内部ＲＯ＿Ｃ
ＵＴレジスタはいくつくらいの出力バイトが出力バスの
バイトストリーム上に送られる前に欠落したかを決定す
る。加えて、ＲＯ＿ＬＭＴレジスタは出力制限が中止さ
れた後の次のデータを用いて最大いくつのデータ項目が
出力されるかを決定する。ＭＡＧ８０５はＪＰＥＧ伸長
時にＭＵＶＲＡＭ２５０のアドレスを生成する。ＭＵＶ
ＲＡＭ２５０はＪＰＥＧコーダからの出力をダブルバッ
ファするために用いられる。ＭＡＧ８０５は内部コンフ
ィギュレーションレジスタに依存するＭＵＶＲＡＭ２５
０におけるコンポーネントのメッシュを行い、ピクセル
の入った単一チャネル、３チャネル、４チャネルの出力
を行う。バイトレーンスワッピングがピクセルデータを
適切な場所に格納する前に必要となるので、ＭＵＶＲＡ
Ｍ２５０から得られるデータはデータ操作ユニットを通
して渡される。結果オーガナイザ２４９がＪＰＥＧモー
ドになっていないときはＭＡＧ８０５は単にＰＢｕｓレ
シーバ８４５のデータをデータ操作ユニット８４２にダ
イレクトに送る。
【０３８１】３．１８．４ オペランドオーガナイザＢ
及びＣ 図２に再び戻って、２つの独立なオペランドオーガナイ
ザ２４７と２４８はデータキャッシュコントロール２４
０のデータバッファの機能と、ＪＰＥＧコーダ２４１あ
るいはメインデータパス２４２にデータを転送する機能
を持つ。オペランドオーガナイザ２４７と２４８は様々
なモードで操作される。 （ａ） オペランドオーガナイザがＣＢｕｓ要求にたい
してのみ応答するアイドルモード （ｂ） 現在の命令のデータがオペランドレジスタの内
部レジスタに格納されている時の直接モード （ｃ） オペレータオーガナイザがシーケンシャルアド
レスおよびデータキャッシュコントローラ２４０のバッ
ファが満杯である時のデータを生成するシーケンシャル
モード。
【０３８２】多数のメインデータパス２４２の処理モー
ドは、少なくともどちらかのオペランドオーガナイザに
シーケンシャルモードであることを要求する。オペラン
ドオーガナイザＢ２４７における、合成を含むこれらの
モードは、ほかのイメージを用いて合成されるバッファ
ピクセルで必要である。オペランドオーガナイザＣ２４
８はそれぞれのデータチャネルの値の減衰を行う合成処
理に用いられる。ハーフトーンモードではオペランドオ
ーガナイザＢ２４７は８ビットの行列係数のバッファを
行い、階層的画像フォーマット分解モードではオペラン
ドオーガナイザＢ２４７は垂直補間と残部融合命令の両
方のデータのバッファを行う。 （ｄ） 定常モードではオペランドオーガナイザＢは単
一の内部データワードの組立とそのワードを内部レジス
タによって指定された回数繰返すことを行う。 （ｅ） タイルモードではオペランドオーガナイザＢは
ピクセルタイルを構成するデータのバッファを行う。 （ｆ） ランダムモードでは、オペランドオーガナイザ
はデータキャッシュコントローラにＭＤＰ２４２あるい
はＪＰＥＧコーダ２４１のアドレスをダイレクトに転送
する。
【０３８３】内部長さレジスタは、シーケンシャル、タ
イル、定常の各モードの処理の時に、オペランドオーガ
ナイザ２４７、２４８の個々で生成される項目の数を決
定する。オペランドオーガナイザ２４７、２４８それぞ
れは、はそれまでに処理されたデータ項目の数を保持
し、内部レジスタによって決定される値に達したら停止
する。オペランドオーガナイザそれぞれは、バイトレー
ンスワッピングを用いた入力データのフォーマット、コ
ンポーネントの代入、圧縮・非圧縮・正規化機能、にた
いしてより信頼がある。要求された処理は内部レジスタ
を用いてコンフィギュレーションされる。更に、オペラ
ンドオーガナイザ２４７と２４８それぞれはデータ項目
を制限するためにコンフィギュレーションされる。
【０３８４】図１２８では、オペランドオーガナイザ
（２４７、２４８）のより詳細な構成が示されている。
オペランドオーガナイザ２４７、２４８は通常の標準Ｃ
Ｂｕｓインターフェースとオペランドオーガナイザ全体
の制御を司るレジスタ８５０を含む。更に、ＯＢｕｓ制
御ユニット８５１はデータキャッシュコントローラに接
続され、シーケンシャル、タイル、定常の各モードのア
ドレス生成、オペランドオーガナイザ２４７，２４８の
ＯＢｕｓインターフェースの通信を可能にする制御信号
の生成、入力ストリームの過去のクロックサイクルから
保存される状態を必要とする、正規化、繰り返し等を行
うデータ操作ユニットの制御を行う。オペランドオーガ
ナイザ２４７、２４８がシーケンシャル、あるいはタイ
ルモードであるときには、ＯＢｕｓコントローラユニッ
ト８５１はデータの要求をデータキャッシュコントロー
ラに送る。このときアドレスは内部レジスタによって決
定されている。
【０３８５】それぞれのオペランドオーガナイザは更
に、様々なモードの処理において、データキャッシュコ
ントローラ２４０からのデータをバッファするために用
いられる３６ビット幅のＦＩＦＯバッファ８５２を含ん
でいる。データ操作ユニット８５３は、ピクセルオーガ
ナイザ２４６のデータ操作ユニット８０４に対応する機
能と同じ機能を行う。
【０３８６】メインデータパス／ＪＰＥＧコーダインタ
ーフェース８５４は通常処理モードにおいてメインデー
タパスやＪＰＥＧコーダモジュール２４２、２４１でや
りとりされるデータ及びアドレスを分配する。ＭＤＰ／
ＪＣインターフェース８５４はデータ操作ユニット８５
３からのデータをメインデータパス及びそのデータを繰
り返すように構成されたプロセスに送る。色変換モード
の場合には、ユニット８５１、８５４はデータキャッシ
ュコントローラ２４０と色変換テーブルの高速アクセス
を確立するためにバイパスされる。
【０３８７】３．１８．５ 主データパス部 以下の実施例の特徴は、複数の画像処理動作を高速で行
うことのできる低価格のコンピュータアーキテクチャを
提供する画像プロセッサに関するものである。更に、画
像プロセッサは、元々は規定されなかった画像処理動作
を行うように構成されることのできる、柔軟性のあるコ
ンピュータアーキテクチャを提供することを目的とす
る。また、画像プロセッサは、同じロジックをたくさん
持っていて、設計プロセスが簡単で安くなるような、コ
ンピュータアーキテクチャを提供することをも目的とす
る。
【０３８８】コンピュータアーキテクチャは制御レジス
タブロック、復号ブロック、データオブジェクトプロセ
ッサ、および、フロー制御ロジックを具備する。制御レ
ジスタブロックは画像処理動作に関する全ての情報を格
納する。復号ブロックは情報を構成信号に復号し、入力
データオブジェクトインターフェースを構成する。入力
データオブジェクトインターフェースはデータオブジェ
クトを外部から受け取り格納する。そして、これらのデ
ータオブジェクトをデータオブジェクトプロセッサに配
分する。ある画像処理動作においては、入力データオブ
ジェクトインターフェースがデータオブジェクトのアド
レスを生成することもあり、これらのデータオブジェク
トのソースが正しいデータオブジェクトを提供できるよ
うになる。データオブジェクトプロセッサは、受け取っ
たデータオブジェクトに対して算術演算を行う。フロー
制御ロジックは、データオブジェクト処理ロジックの中
のデータオブジェクトフローを制御する。
【０３８９】特に、データオブジェクトプロセッサは、
いくつかの同一なデータオブジェクトサブプロセッサを
備えることができ、各サブプロセッサは、入力データオ
ブジェクトの一部を処理する。データオブジェクトサブ
プロセッサは、データオブジェクトの当該部分に対し算
術演算を行ういくつかの同一な多機能算術部、出力デー
タオブジェクトを処理する後処理ロジック、および、多
機能算術部と後処理部とを接続する多重化ロジックを有
する。多機能算術部は計算されたデータオブジェクトの
ための記憶装置を具備する。この記憶装置は、フロー制
御ロジックによってイネーブルされるか又はデスエーブ
ルされる。多機能算術部および多重化ロジックは、復号
ロジックによって生成された構成信号によって構成され
る。
【０３９０】なお、復号ロジックからの構成信号は外部
プログラミングエージェントによって変化されることが
できる。このメカニズムを通じて、どのような多機能ブ
ロックおよび多重化ロジックであっても、外部プログラ
ミングエージェントによって個々に構成することがで
き、前もって規定されなかった画像処理動作を行うよう
に画像プロセッサを構成することを可能にする。本発明
の実施例が持つこれらの特徴およびその他の特徴を以下
で詳述する。
【０３９１】図２において、前述したように、主データ
パス部２４２はＪＰＥＧデータ符号化以外の全てのデー
タ操作動作および命令を行う。これらの命令には、合
成、色空間変換、画像変換、畳込み演算、行列の乗算、
ハーフトーン処理、メモリ複写、および階層画像フォー
マットの解凍が含まれる。主データパス２４２はピクセ
ルオーガナイザ２４６およびオペランドオーガナイザ２
４７、２４８から、ピクセルとオペランドデータとを受
け取り、結果出力を結果オーガナイザ２４９に送る。
【０３９２】図１２９は、主データパス部２４２のブロ
ック図である。主データパス部２４２は汎用の画像プロ
セッサであって、入力インターフェース１４６０、画像
データプロセッサ１４６２、命令ワードレジスタ１４６
４、命令ワード復号器１４６８、制御信号レジスタ１４
７０、レジスタファイル１４７２、および、ＲＯＭ１４
７５を備える。
【０３９３】命令制御部２３５は、バス１４５４を通じ
て、命令ワードを命令ワードレジスタ１４６４へ移す。
それぞれの命令ワードは、実行すべき画像処理動作の種
類や画像処理動作の様々なオプションを選択するプラグ
などの情報を含んでいる。命令ワードは、バス１４６５
を経由して命令ワード復号器１４６８に運ばれる。それ
で、命令制御部２３５は、命令ワードを復号するように
命令ワード復号器１４６８に指示することができる。そ
の指示を受けると、命令復号器１４６８は命令ワードを
制御信号に復号する。それから、これらの制御信号はバ
ス１４６９を経由して制御信号レジスタ１４７０に運ば
れる。それから、制御信号レジスタの出力は、バス１４
７１を経由して入力インターフェース１４６０および画
像データプロセッサ１４６２に接続される。
【０３９４】主データパス部２４２をより柔軟性のある
ものにするために、命令制御部２３５が制御信号レジス
タ１４７０に直接書き込むこともできる。これによっ
て、主データパス部２４２の構造を熟知している誰で
も、主データパス部２４２の細かい構成を行えるように
なり、主データパス部２４２は命令ワードで記述されて
いない画像処理動作をも実行できるようになる。
【０３９５】所望の画像処理動作を実行するために必要
な全ての情報を命令ワードに収容できない場合、命令制
御部２３５は、その収容できない必要な全ての情報をレ
ジスタファイル１４７２のいくつかの選ばれたレジスタ
に書き込むことができる。この情報は、バス１４７３を
経由して、入力インターフェース１４６０および画像デ
ータプロセッサ１４６２に伝えられる。ある画像処理動
作において、入力インターフェース１４６０は主データ
パス部２４２の現在状態を反映するために、レジスタフ
ァイル１４７２の選ばれたレジスタの内容を更新するこ
ともあり得る。画像処理動作を実行するときに問題が生
じたとき、命令制御部２３５は前述の特徴を用いて、問
題を容易に発見できるようになる。
【０３９６】命令ワードの復号が終了し、制御信号レジ
スタに所望する制御信号がロードされたとき、命令制御
部２３５は主データパス部２４２に所望画像処理動作の
実行を始めるように指示することができる。この指示を
受けると、入力インターフェース１４６０はバス１４５
１からのデータオブジェクトを受け取り始める。入力イ
ンターフェース１４６０は、実行される画像処理動作の
種類に応じて、オペランドバス１４５２又はオペランド
バス１４５３からのオペランドデータを受け取り始める
か、或は、オペランドデータのアドレスを生成してオペ
ランドバス１４５２又はオペランドバス１４５３からの
オペランドデータを受け取り始める。入力インターフェ
ース１４６０は、制御信号レジスタ１４７０の出力に応
じて、入力データを格納して配列し直す。アフィン画像
変換動作および畳込み演算のような計算を行うとき、入
力インターフェース１４６０はバス１４５２および１４
５３を経由してフェッチされるべき座標をも生成する。
【０３９７】画像データプロセッサ１４６２は、入力イ
ンターフェース１４６０に配列し直してもらったデータ
オブジェクトに対して主算術演算を行う。画像プロセッ
サ１４６２は、所定の補間ファクタで行われる２つのデ
ータオブジェクトの間の補間、２つのデータオブジェク
トの乗算、及びその結果を２５５で割る割算、２つのデ
ータオブジェクトに対する通常の乗算及び足し算、デー
タオブジェクトの分数部に対する様々な精度での切り捨
て、データオブジェクトのオーバフローをある最大値
に、そしてデータオブジェクトのアンダフローをある最
低値にそれぞれ抑えるクランプ、データオブジェクトの
スケーリング及びクランピングというような処理を行う
ことができる。バス１４７１の制御信号は、前記の算術
演算中のどれがデータオブジェクトに対して行われる
か、及びその動作の順序などを制御する。
【０３９８】ＲＯＭ１４７５は、８．８フォーマットで
切り捨てられた２５５／ｘの被除数を有するが、ここ
で、xは０から２５５までの数である。ＲＯＭ１４７５
は、バス１４７６を経由して、入力インターフェース１
４６０および画像データプロセッサ１４６２に接続され
る。ＲＯＭ１４７５は短い長さのブレンドを生成し、デ
ータオブジェクトに２５５を掛け、その結果を他のデー
タオブジェクトで割るというような動作に用いられる。
【０３９９】オペランドバス、例えば１４５２の数は２
に制限されるが、大多数の画像処理動作においては十分
である。図１３０は、入力インターフェース１４６０を
より詳細に示す。入力インターフェース１４６０は、デ
ータオブジェクトインターフェース部１４８０、オペラ
ンドインターフェース部１４８２および１４８４、アド
レス生成状態器１４８６、ブレンド生成状態器１４８
８、行列乗算状態器１４９０、補間状態器１４９４、デ
ータ同期部１５００、算術部１４９６、他レジスタ１４
９８、並びに、データ分配ロジック１５０５を備える。
【０４００】データオブジェクトインターフェース部１
４８０と、オペランドインターフェース部１４８２及び
１４８４とは、外部からデータオブジェクト及びオペラ
ンドを受け取る。インターフェース部１４８２，１４８
４は、２つとも制御バス１５１５からの制御信号によっ
て構成される。インターフェース部１４８２，１４８４
は、受け取ったばかりのデータオブジェクト／オペラン
ドを含むデータレジスタを内部に有しており、２つとも
前記データレジスタが有効であるときはＶＡＬＩＤ信号
を出力する。インターフェース部１４８２，１４８４の
データレジスタの出力はデータバス１５０５に接続され
る。インターフェース部１４８２、１４８４のＶＡＬＩ
Ｄ信号はフローバス１５１０に接続される。オペランド
をフェッチするように構成されたとき、オペランドイン
ターフェース部１４８２および１４８４は、算術部１４
９６からのアドレスと、行列乗算状態器１４９０と、デ
ータオブジェクトインターフェース部１４８０のデータ
レジスタの出力とを受け取り、その中で必要なアドレス
を制御バス１５１５からの制御信号に応じて選択する。
いくつかの場合、特に、外部からデータを受けて格納す
る必要がない場合、オペランドインターフェース部１４
８２および１４８４のデータレジスタは、データオブジ
ェクトインターフェース部１４８０または算術部１４９
６のデータレジスタの出力からデータを格納するように
構成されることが有り得る。
【０４０１】アドレス生成状態器１４８６は、アフィン
画像変換動作および畳込み演算動作において算術部１４
９６を制御し、ソース画像のアクセスされるべき次の座
標を計算する。アドレス生成状態器１４８６は、制御バ
ス１５１５のＳＴＡＲＴ信号が設定されることを待つ。
制御バス１５１５のＳＴＡＲＴ信号が設定されると、ア
ドレス生成状態器１４８６はデータオブジェクトインタ
ーフェース部１４８０に対してＳＴＡＬＬ信号を解除し
て、データオブジェクトが到着することを待つ。なお、
アドレス生成状態器１４８６は、アドレス生成状態器１
４８６がフェッチすることを必要とするカーネルデスク
リプタのデータオブジェクトの数と同じとなるようにカ
ウンタを設定する。カウンタの出力は、復号され、オペ
ランドインターフェース部１４８２および１４８４のデ
ータレジスタと他レジスタ１４９８とのイネーブル信号
になる。データオブジェクトインターフェース部１４８
０からＶＡＬＩＤ信号が起動されると、アドレス生成状
態器１４８６はカウンタを減少させるようになり、デー
タオブジェクトの次の部分が異なるレジスタにラッチさ
れる。
【０４０２】カウンタが零に達すると、アドレス生成状
態器１４８６はオペランドインターフェース部１４８４
からインデックステーブル値とピクセルとをフェッチし
始めよとオペランドインターフェース部１４８２に指示
する。なお、アドレス生成状態器１４８６は、行の数と
列の数とをそれぞれ持つ２つのカウンタをロードする。
全てのクロックエッジにおいて、かつオペランドインタ
ーフェース部１４８２などからのＳＴＡＬＬ信号によっ
て停止されないとき、カウンタは減少され残りの行と列
を出力する。そして、算術部１４９６は、フェッチされ
るべき次の座標を計算する。両方のカウンタが零に達す
ると、カウンタは行と列の数を再びロードし、算術部１
４９６は次の行列の左上端を探すように構成される。
【０４０３】ピクセルの真の値を決定するために補間が
使われる場合、アドレス生成状態器１４８６は２つのク
ロックサイクルごとに、行および列の数を減少させる。
これは１ビットカウンタを使って実行され、その出力は
行および列カウンタのイネーブルとして用いられる。行
列が一度スキャンされた後、状態器は長さカウンタのカ
ウントを減少させる信号を送る。カウンタが１に達し
て、かつ最終インデックステーブルアドレスがオペラン
ドインターフェース部１４８２に送られたとき、状態器
は最終信号を出し、開始ビットをリセットする。
【０４０４】ブレンド生成状態器１４８８は、算術部１
４９６を制御して、ブレンド長さのための０から２５５
までの数列を生成する。この数列は、ブレンド開始値と
ブレンド終了値との間を補間する補間ファクタとして使
われる。ブレンド生成状態器１４８８はどちらかのモー
ド（ジャンプモード又はステップモード）で実行すべき
であるかを決める。ブレンド長さが２５６以下である場
合はジャンプモードが使われ、そうでない場合はステッ
プモードが使われる。
【０４０５】ブレンド生成状態器１４８８は、下記の計
算を行い、その結果をレジスタ（ｒｅｇ０，ｒｅｇ１，
ｒｅｇ２）にセットする。ブランドランプが予め決定さ
れた長さでステップモードにある場合、５１１−長さを
ｒｅｇ０（２４ビット）に、５１２−２＊長さをｒｅｇ
１（２４ビット）に、そして、終了−開始をｒｅｇ２
（４×９ビット）に、それぞれラッチする。ランプがジ
ャンプモードにある場合は、０をｒｅｇ０（２４ビッ
ト）に、２５５／（長さ−１）をｒｅｇ１（２４ビッ
ト）に、そして、終了−開始をｒｅｇ２（４×９ビッ
ト）に、それぞれラッチする。
【０４０６】ステップモードにおいて、以下の処理が各
サイクルにおいて実行される。ｒｅｇ０＞０であると
き、ｒｅｇ０にｒｅｇ１を加え、その結果をｒｅｇ０に
格納する。もう一つのインクリメンタがイネーブルされ
ることもできるが、その場合には出力が１だけ増加され
る。ｒｅｇ０≦０であるとき、ｒｅｇ０に５１０を加
え、その結果をｒｅｇ０に格納する。インクリメンタは
増加されない。インクリメンタの出力はランプ値であ
る。
【０４０７】ジャンプモードにおいて、以下の処理が各
サイクルにおいて実行される。ｒｅｇ０にｒｅｇ１を加
える。加算の出力は２４ビットであり、１６．８の固定
少数点フォーマットで出力される。前記加算出力をｒｅ
ｇ０に格納する。分数結果の第１ビットが１である場
合、整数部を増加させる。インクリメンタの整数部の下
位８ビットはランプ値である。このランプ値、即ちｒｅ
ｇ２の出力と、ブレンド開始値とは画像データプロセッ
サ１４６２に送られ、ランプを生成する。
【０４０８】行列乗算状態器１４９０は、変換行列を用
いて入力データオブジェクトに対する線形色空間変換を
行う。変換行列は４×５次元である。第１から第４列に
はデータオブジェクトの４チャネルを掛けるようになっ
ており、最後列は積の和に加えられるべき常係数を含ん
でいる。制御バス１５１５からのＳＴＡＲＴ信号が起動
されたとき、行列乗算状態器は以下のように動く。
【０４０９】１）バス１４８２及び１４８４から変換行
列の常係数をフェッチすべきライン番号を生成する。な
お、他レジスタ１４９８をイネーブルして常係数が格納
できるようにする。２）１ビットフリップフロップを備
えていて、ライン番号を生成して、バス１４８２および
１４８４から行列の半分をフェッチするときにアドレス
として使う。なお、データオブジェクトの半分から、前
記行列の半分に掛けられるべきものを選択する“ＭＡＴ
＿ＳＥＬ”信号をも生成する。
【０４１０】３）データオブジェクトインターフェース
部１４８０から入力されるデータオブジェクトがないと
き終了する。補間状態器１４９４は、データオブジェク
トの水平補間を行う。水平補間において、主データパス
部２４２はバス１４５１からデータオブジェクトストリ
ームを受け取り、隣のデータオブジェクトの間を補間す
る。そして、元ストリームの２倍、又は４倍の長さであ
るデータオブジェクトのストリームを出力する。データ
オブジェクトはバイト又はピクセルにパックされること
があり得るため、補間状態器１４９４は、スループット
が最大になるようにそれぞれの場合に異なる操作を行
う。補間状態器１４９４は以下のように動作する。
【０４１１】１）ＩＮＴ＿ＳＥＬ信号を生成することに
よって、データ配分ロジック１５０３が入力データオブ
ジェクトを再配列するようにし、正しいデータオブジェ
クト対に対して補間を行うようにする。 ２）隣接するデータオブジェクト対の間を補間するため
の補間ファクタを生成する。
【０４１２】３）データオブジェクトインターフェース
部１４８０がもうデータオブジェクトを受け入れないよ
うにするＳＴＡＬＬ信号を生成する。これが必要とされ
る理由は、出力ストリームが入力ストリームより長いか
らである。ＳＴＡＬＬ信号はフローバス１５１０に送ら
れる。算術部１４９６は、算術計算を行うなめの回路を
具備しており、制御バス１５１５の制御信号によって構
成される。これは、アフィン画像変換および畳込み演算
と合成においてのブレンド生成という２つの命令のみに
よって使われる。
【０４１３】アフィン画像変換および畳込み演算におい
て、算術部１４９６は以下のような演算を行う。１）次
のｘおよびｙ座標を計算する。ｘ座標を計算するため
に、算術部１４９６は加算器を用いて現在のｘ座標に水
平および垂直デルタのｘ成分を加えるか、減算器を用い
て現在のｘ座標から水平および垂直デルタのｘ成分を引
くようにする。ｙ座標を計算するために、算術部１４９
８は加算器を用いて現在のｙ座標に水平又は垂直デルタ
のｙ成分を加えるか、減算器を用いて現在のｙ座標から
水平又は垂直デルタのｙ成分を引くようにする。
【０４１４】２）ｙ座標をインデックステーブルオフセ
ットに加算しインデックステーブルアドレスを計算す
る。ピクセルの元の値を求めるために補間を使う場合、
前記の和はインデックスエントリを求めるために、更に
４だけ増加される。 ３）ｘ座標をインデックステーブルエントリに加算し、
ピクセルのアドレスを求める。
【０４１５】４）長さカウントから１を引く。 ブレンド生成において、算術部１４９６は以下のように
作動する。 １）ステップモードにおいて、ある１つのランプ加算器
を用いてランプ生成アルゴリズムの内部変数を計算す
る。一方、その他の１つの加算器は、インターバル変数
が零より大きいときにランプ値を増加させるために用い
られる。
【０４１６】２）ジャンプモードにおいては、ジャンプ
値を現在のランプ値に加えるために１つの加算器のみが
必要とされる。 ３）ジャンプモードでは、分数の切り捨てが行われる。 ４）ランプ生成の始めにあたって、ブランドの終了から
ブランドの開始を引く。
【０４１７】５）長さカウントから１を引く。 他レジスタ１４９８は、データオブジェクトインターフ
ェース部１４８０、並びに、オペランドインターフェー
ス部１４８２及び１４８４において、データレジスタ以
外の余分の格納空間を提供する。他レジスタ１４９８
は、内部変数を格納するか、或はデータオブジェクトイ
ンターフェース部１４８０からの過去のデータオブジェ
クトをバッファするのにおいて使われるのが普通であ
る。レジスタ１４９８は、制御バス１５１５の制御信号
によって構成される。
【０４１８】データ同期部１５００は、制御バス１５１
５の制御信号によって構成される。データ同期部１５０
０は、ＳＴＡＬＬ信号をデータオブジェクトインターフ
ェース部１４８０、並びに、オペランドインターフェー
ス部１４８２および１４８４に提供することによって、
あるインターフェース部が、他のインターフェースは持
っていない一部データオブジェクトを受け取った場合、
他のインターフェースの全てかデータを受け取るまでそ
のインターフェース部を停止させる。
【０４１９】データ配分ロジック１５０５は、行列乗算
状態器１４９０からのＭＡＴ＿ＳＥＬ信号と、補間状態
器１４９４からのＩＮＴ＿ＳＥＬ信号とを含む制御バス
１５１５の制御信号に応じて、データバス１５１０およ
びレジスタファイル１４７２からのデータオブジェクト
をバス１５３０を経由して再配列する。再配列されたデ
ータはバス１４６１へ出力される。
【０４２０】図１３１は、図１２９の画像データプロセ
ッサ１４６２をより詳細に示す。画像データプロセッサ
１４６２は、パイプライン制御部１５４０と、多数のカ
ラーチャネルプロセッサ１５４５，１５５０，１５５
５、及び１５６０とを有する。全てのカラーチャネルプ
ロセッサは、入力インターフェース１４６０（図１３
１）によって駆動されるバス１５６５から入力を受け取
る。全てのチャネルプロセッサとパイプライン制御部１
５４０は、バス１４７２を経由する、制御信号レジスタ
１４７０からの制御信号によって構成される。全てのカ
ラーチャネルプロセッサは、図１２９のレジスタファイ
ル１４７２及びＲＯＭ１４７５からの入力をもバス１５
８０を経由して受け取ることがある。全てのカラーチャ
ネルプロセッサとパイプライン制御部との出力はグルー
プされてバス１５７０となり、画像データプロセッサ１
４６２の出力１４５５を形成する。
【０４２１】パイプライン制御部１５４０は、全てのカ
ラーチャネルプロセッサのレジスタをイネーブル又はデ
スエーブルすることによって、全てのカラーチャネルプ
ロセッサのデータオブジェクトのフローを制御する。パ
イプライン制御部１５４０の中には、レジスタパイプラ
インがある。パイプラインの形態及び長さは、バス１４
７１からの制御信号により構成されるようになってお
り、パイプライン制御部１５４０のパイプラインとカラ
ーチャネルプロセッサのパイプラインとは、その形態が
同じである。パイプライン制御部はバス１５６５からＶ
ＡＬＩＤ信号を受け取る。パイプライン制御部１５４０
のパイプラインステージそれぞれにおいて、入力ＶＡＬ
ＩＤ信号が起動され、パイプラインステージが停止され
ていない場合、パイプラインステージは全てのカラーチ
ャネルプロセッサに対してレジスタイネーブル信号を起
動させるとともに入力ＶＡＬＩＤ信号をラッチする。そ
れから、ラッチの出力、即ち、ＶＡＬＩＤ信号は、次の
パイプラインステージに移る。このようにして、パイプ
ラインにおけるデータオブジェクトの移動が、データ記
憶装置を用いずに、シミュレートかつ制御される。
【０４２２】カラーチャネルプロセッサ１５４５，１５
５０，１５５５、及び１５６０は、入力データオブジェ
クトに対する主な算術動作を行い、各プロセッサは出力
データオブジェクトの１つのチャネルを担当している。
好適な実施例においては、大多数のピクセルデータオブ
ジェクトが最大４つのチャネルを持っているため、カラ
ーチャネルプロセッサの数は４に制限される。
【０４２３】カラーチャネルプロセッサの中には、ピク
セルの不透明（ｏｐａｃｉｔｙ）チャネルを処理する部
分がある。図１３１には示されていないが、制御バス１
４７１に接続されている追加の回路があり、カラーチャ
ネルプロセッサは不透明チャネルを正しく処理するよう
に制御バス１４７１からの制御信号を変換する。これ
は、ある画像処理動作においては、不透明チャネルに対
する動作がカラーチャネルに対する動作と少し異なるか
らである。
【０４２４】図１３２は、カラーチャネルプロセッサ１
５４５，１５５０，１５５５、１５６０を（図１３２に
おいては一般的に１６００で示した）より詳細に示す。
各カラーチャネルプロセッサ１５４５，１５５０，１５
５５、１５６０は、処理ブロックＡ１６１０と、処理ブ
ロックＢ１６１５と、ビッグ加算器１６２０と、分数切
り捨て部１６２５と、クランプまたはラッパー１６３０
と、出力多重化部１６３５とを備えている。カラーチャ
ネルプロセッサ１６００は、制御信号レジスタ１４７０
からの制御信号をバス１６０２を経由して、パイプライ
ン制御部１５４０からのイネーブル信号をバス１６０４
を経由して、レジスタファイル１４７２からの情報をバ
ス１６０５を経由して、その他カラーチャネルプロセッ
サからのデータオブジェクトをバス１６０３を経由し
て、入力インターフェース１４６０からのデータオブジ
ェクトをバス１６０１を経由して、それぞれ受け取る。
【０４２５】処理ブロックＡ１６１０は，バス１６０１
からのデータオブジェクトに対していくつかの算術動作
を行い、部分的に計算されたデータオブジェクトをバス
１６１１に出力する。処理ブロックＡ１６１０が画像処
理動作のために行うべき処理を以下に説明する。合成に
おいて、処理ブロックＡ１６１０はデータオブジェクト
バス１４５１からのデータオブジェクトに不透明度を掛
け、ブレンド開始値とブレンド終了値との間を図１２９
の入力インターフェース１４６０からの補間ファクタに
よって補間し、図１２９のオペランドバス１４５２から
のオペランドをプレ乗算するかまたはブレンドカラーに
不透明度を掛けるかする。そして、プレ乗算されたオペ
ランドまたはブレンドカラーデータに対する乗算を減衰
させる。
【０４２６】一般色空間変換において、処理ブロックＡ
１６１０は、図１２９のバス１４５１からの２つの分数
値を用いて４つのカラーテーブル値の間を補間する。ア
フィン画像変換および畳込み演算において、処理ブロッ
クＡ１６１０はソースピクセルの色に不透明度をプレ乗
算し、現在ｘ座標の分数部を用いて同じ行のピクセルの
間を補間する。
【０４２７】線形色空間変換において、処理ブロックＡ
１６１０はソースピクセルのカラーに不透明度をプレ乗
算し、プレ乗算されたカラーデータに変換行列係数を掛
ける。水平補間と垂直補間において、処理ブロックＡ１
６１０は２つのデータオブジェクトの間を補間する。
【０４２８】レジデュアルマージンにおいて、処理ブロ
ックＡ１６１０は２つのデータオブジェクトを加算す
る。処理ブロックＡ１６１０は多数の多機能ブロック１
６４０と、処理ブロックＡグルーロジック１６４５とを
備える。多機能ブロック１６４０は制御信号によって構
成されていて、以下の機能のどちらかの１つを実行する
ことができる。
【０４２９】２つのデータオブジェクトに対し加減算を
行う。１つのデータオブジェクトを伝える。２つのデー
タオブジェクトの間をある補間ファクタによって補間す
る。色に不透明度をプレ乗算する。２つのデータオブジ
ェクトを掛け、その積に第３のデータオブジェクトを掛
ける。
【０４３０】２つのデータオブジェクトに対し加減算を
行い、その結果に不透明度をプレ乗算する。多機能ブロ
ック１６４０のレジスタは、図１３１のパイプライン制
御部１５４０によって生成される、バス１６０４からの
イネーブル信号によってイネーブルされるかデスエーブ
ルされる。処理ブロックＡグルーロジック１６４５はバ
ス１６０１からのデータオブジェクトおよびバス１６０
３からのデータオブジェクトと、いくつかの多機能ブロ
ック１６４０の出力とを受け取り、これらをその他の選
択された多機能ブロック１６４０の入力に送る。処理ブ
ロックＡグルーロジック１６４５もバス１６０２からの
制御信号によって構成される。
【０４３１】処理ブロックＢ１６１５は，バス１６０１
からのデータオブジェクトとバス１６１１からの部分的
に計算されたデータオブジェクトとに対して算術動作を
行い、部分的に計算されたデータオブジェクトをバス１
６１６に出力する。処理ブロックＢ１６１５が画像処理
動作のために行う処理を以下に説明する。非正のオペレ
ータをもつ合成において、処理ブロックＢ１６１５はデ
ータオブジェクトバス１４５１からのプレ処理されたデ
ータオブジェクトと、オペランドバス１４５２からのオ
ペランドに対して、バス１６０３からの合成被乗数を掛
けるとともに、８．８フォーマットの２５５／不透明度
の値であるＲＯＭの出力を、クランプ／ラップされたデ
ータオブジェクトに掛ける。
【０４３２】正のオペレータをもつ合成において、処理
ブロックＢ１６１５は、プレ処理された２つのデータオ
ブジェクトを加算する。更に、不透明チャネルにおいて
は、前記の和から２５５を引いて、その差をオフセット
に掛け、その積を２５５で割る。一般色空間変換におい
て、処理ブロックＢ１６１５は、バス１４５１からの２
つの分数値を用いて４つのカラーテーブル値の間を補間
し、残っている分数値を用いて処理ブロックＡ１６１０
からの部分的に補間されたカラー値と、以前の補間結果
との間を補間する。
【０４３３】アフィン画像変換および畳込み演算におい
て、処理ブロックＢ１６１５は、現在ｙ座標の分数部を
用いて、部分的に補間されたピクセルの間を補間し、補
間されたピクセルにサブサンプルウェート行列の係数を
掛ける。線形色空間変換において、処理ブロックＢ１６
１５はソースピクセルのカラーに不透明度をプレ乗算
し、プレ乗算されたカラーに変換行列係数を掛ける。
【０４３４】処理ブロックＢ１６１５は、多数の多機能
ブロックと、処理ブロックＢグルーロジック１６５０と
を備える。多機能ブロックは、処理ブロックＡ１６１０
のものと同様であるが、処理ブロックＢグルーロジック
１６５０においては、バス１６０１，１６０３，１６１
１，１６３１からのデータオブジェクトと、選択された
多機能ブロックの出力とを受け入れ、これらを選択され
た多機能ブロックの入力に送る。処理ブロックＢグルー
ロジック１６５０もバス１６０２からの制御信号によっ
て構成される。
【０４３５】ビッグ加算器１６２０は、処理ブロックＡ
１６１０と処理ブロックＢ１６１５からの部分的結果の
いくつかを結合する。これは、バス１６０１を経由して
入力インターフェース１６４０から、バス１６１１を経
由して処理ブロックＡ１６１０から、バス１６１６を経
由して処理ブロックＢ１６１５から、そして、バス１６
０５を経由してレジスタファイル１４７２から、それぞ
れの入力を受け取り、バス１６２１に結合された結果を
出力する。ビッグ加算器１６２０も、バス１６０２の制
御信号によって構成される。
【０４３６】ビッグ加算器１６２０は、様々な画像処理
動作に従って、異なる構成にすることができる。ビッグ
加算器１６２０の所定の画像処理動作における動作を以
下に説明する。非正のオペレータを持つ合成において、
ビッグ加算器１６２０は処理ブロックＢ１６１５からの
２つの部分積を合算する。
【０４３７】正のオペレータを持つ合成において、オフ
セットイネーブルが起動されているときに、ビッグ加算
器１６２０は不透明度チャネルからオフセットのある先
処理されたデータオブジェクトの和を引く。アフィン画
像変換／畳込み演算において、ビッグ加算器１６２０は
処理ブロックＢ１６１５からの積を累算する。
【０４３８】線形色空間変換において、第１サイクルで
ビッグ加算器は２つの行列係数／データオブジェクト積
と常係数とを合算する。第２サイクルで、直前サイクル
の和に他のもう２つの行列係数／データオブジェクト積
を加える。分数切り捨て（丸め）部１６２５は、バス１
６２１を経由してビッグ加算器１６２０からの入力を受
け取り、出力の分数部を切り捨てる。分数部を表すビッ
トの数は、レジスタファイル１４７２からバス１６０５
のＢＰ信号によって表示される。ＢＰ信号を解釈する仕
方を以下の表に表す。切り捨てられた出力はバス１６２
６に提供される。
【０４３９】分数テーブル
【０４４０】
【表２７】
【０４４１】分数切り捨て部１６２５は、分数の切り捨
ての以外に２つの作業を行う。 １）切り捨てられた結果が負であるかどうかを決定す
る。 ２）切り捨てられた結果の絶対値が２５５より大きいか
どうかを決定する。 クランプ又はラッパー１６３０はバス１６２６を経由し
て分数切り捨て部１６２５から入力を受け取り、下記の
動作をその順序に従い行う。
【０４４２】切り捨てられた結果の絶対値を求めるべき
というオプションがイネーブルされているとき、その絶
対値を求める。データオブジェクトのアンダフローをあ
る最低値に、そして、データオブジェクトのオーバフロ
ーをある最大値に、それぞれクランプする。出力多重化
部１６３５は、バス１６１６の処理ブロックＢの出力と
バス１６３１のクランプまたはラッパーの出力とのなか
で、最終の出力を選択する。なお、データオブジェクト
に対して、いくつかの最終処理をも行うが、以下は所定
の画像処理動作のために行われる動作を説明する。
【０４４３】非正のオペレータをもつ、プレ乗算なしの
合成において、多重化部１６３５は処理ブロックＢ１６
１５のいくつかの出力を結合し、プレ乗算なしのデータ
オブジェクトを形成する。非正のオペレータをもつ、プ
レ乗算ありの合成において、多重化部１６３５はクラン
プまたはラッパー１６３０の出力を通過させる。
【０４４４】正のオペレータをもつ合成において、多重
化部１６３５は処理ブロックＢ１６３０のいくつかの出
力を結合し、データオブジェクト結果を形成する。一般
色空間変換において、多重化部１６３５は出力データオ
ブジェクトに対して、翻訳・クランプ機能を適用する。
他の動作において、多重化部１６３５は、クランプ又は
ラッパー１６３０の出力を通過させる。
【０４４５】図１３３は、例えば１６４０のような、１
つの多機能ブロックをより詳細に示す。多機能ブロック
１６４０は、モード検出部１７１０と、２つの加算オペ
ランド論理部１６６０及び１６７０と、３つの多重化論
理部１６８０，１６８５，及び１６９０と、２入力加算
部１６７５と、２つの加数を持つ２入力乗算部１６９５
と、レジスタ１７０５とを備える。
【０４４６】モード検出部１７１０は、図１２９の制御
信号レジスタ１４７０からのＭＯＤＥ信号１７１１と、
図１２９の入力インターフェース１４６０からの２つの
ＳＵＢ信号１７１２及びＳＷＡＰ信号１７１３とを受け
取る。モード検出部１７１０は、これらの信号を復号し
て、加算オペランド論理部１６６０および１６７０と、
多重化論理部１６８０，１６８５，および１６９０に伝
えられる制御信号を生成する。そして、この制御信号
は、多機能ブロック１６４０を種々な動作のできるよう
に構成する。多機能ブロック１６４０は、８つのモード
を有する。
【０４４７】１）加減算モード：ＳＵＢ信号１７１２に
従い、入力１６５５を入力１６６５に加えるか、また
は、入力１６６５から引く。更に、ＳＷＡＰ信号６９３
に従い、入力をスワップすることもできる。 ２）バイパスモード：入力１６５５を出力にバイパスす
る。 ３）補間モード：入力１６７５を補間ファクタとして、
入力１６５５と１６６５の間を補間する。ＳＷＡＰ信号
１７１３に従い、入力１６５５および１６６５をスワッ
プすることができる。
【０４４８】４）プレ乗算モード：入力１６５５に入力
１６７５を掛け、その結果を２５５で割る。ＩＮＣレジ
スタ１７０８の出力は、正しい結果を得るためにバス１
７０７における、このステージの結果を増加すべきかど
うかを、次のステージに教える。 ５）乗算モード：入力１６５５に入力１６７５を掛け
る。
【０４４９】６）加減算およびプレ乗算モード：入力１
６６５を入力１６５５に加えるか、または、入力１６５
５から引き、その結果に入力１６７５を掛け、そして、
この積を２５５で割る。ＩＮＣレジスタ１７０８の出力
は、正しい結果を得るためにバス１７０７にあるこのス
テージの結果を増加すべきかどうかを、次のステージに
教える。
【０４５０】加算オペランド論理部１６６０及び１６７
０は、加算器によって減算もできるようにするために、
必要に応じて入力に対する１の補数を求める。加算器１
６７５は、バス１６６２と１６７２の加算オペランドロ
ジック１６６０及び１６７０の出力を合算し、その和を
バス１６７７に出力する。多重化ロジック１６８０，１
６８５、及び１６９０は、所望の機能を実行するために
適する被乗数と加数を選ぶ。これらは全てモード検出部
１７１０からのバス１７１４の制御信号によって構成さ
れる。
【０４５１】２つの加数を持つ乗算部１６９５は、バス
１６８２からの入力をバス１６７７からの入力に掛け
る。そして、前記積にバス１６８７および１６９２から
の入力の和を加える。加算器１７００は、乗算部１６９
５の出力の下位８ビットに乗算部１６９５の出力の上位
８ビットを加える。加算器１７００の桁上げはＩＮＣレ
ジスタ１７０１にラッチされる。ＩＮＣレジスタ１７０
１は、信号１７０２によってイネーブルされる。レジス
タ１７０５は乗算部１６９５からの積を記憶する。これ
も信号１７０２によってイネーブルされる。
【０４５２】図１３４は、合成動作のブロック図を示
す。この合成動作は３つの入力データストリームを受け
取る。 １）累算ピクセルデータ：この累算部モデルにおいて、
結果が格納された位置と同一な位置から誘導される。 ２）合成オペランド：カラーと不透明度からなる。カラ
ーと不透明度の両方はフラット、ブレンド、ピクセル、
またはタイルであることができる。
【０４５３】３）減衰：オペランドデータを減衰する。
減衰はフラットなビットマップまたはバイトマップであ
ることができる。 ピクセルデータは典型的に４つのチャネルからなる。そ
の３つのチャネルがピクセルのカラーを形成する。残り
のチャネルはピクセルの不透明度である。ピクセルデー
タはプレ乗算されても、或はされなくてもよい。ピクセ
ルデータがプレ乗算されるとき、各カラーチャネルに不
透明度を掛ける。ピクセルがプレ乗算されると合成動作
の式が簡単になるため、ピクセルデータがプレ乗算され
てから他のピクセルと合成されるのが普通である。
【０４５４】好適な実施例で実行される合成命令を表１
に示す。各命令はプレ乗算されたデータに働きかける。
（ａｃ０，ａ０）はプレ乗算されたピクセルカラーａｃ
と不透明度ａ０を、ｒは“オフセット”値、ｗｃ（）は
ラップ／クランプ・オペレータを意味し、表１における
ｏｖｅｒ、ｉｎ、ｏｕｔ、ａｔｏｐの各オペレータの逆
オペレータも実装されている。また、合成モデルは左側
に累算器を備える。
【０４５５】図１３４における合成ブロック１７６０
は、３つのカラーサブブロックと不透明サブブロックを
具備する。各々のカラーサブブロックは、入力ピクセル
の１つのカラーチャンネルと不透明チャンネルに対して
動作して、出力ピクセルのカラーを得る。以上の動作を
擬似コードの形で以下に示す。 ＰＩＸＥＬ Ｃｏｍｐｏｓｉｔｅ（ ＩＮ ｃｏｌｏｒＡ，ｃｏｌｏｒＢ： ＰＩＸＥＬ； ＩＮ ｏｐａｃｉｔｙＡ，ｏｐａｃｉｔｙＢ： ＰＩＸＥＬ； ＩＮ ｃｏｍｐ＿ｏｐ：ＣＯＭＰＯＳＩＴＥ＿ＯＰＥＲＡＴＯＲ） （ ＰＩＸＥＬ ｒｅｓｕｌｔ； ＩＦｃｏｍｐ＿ｏｐがｒｏｖｅｒ，ｒｉｎ，ｒｏｕｔ，ｒａｔｏｐであるとＴ ＨＥＮ ｃｏｌｏｒＡとｃｏｌｏｒＢをスワップする； ｏｐａｃｉｔｙＡ，ｏｐａｃｉｔｙＢをスワップする； ＥＮＤ ＩＦ； ＩＦ ｃｏｍｐ＿ｏｐがｏｖｅｒ，ｒｏｖｅｒ，ｌｏａｄｏ，又は、ｐｌｕｓ であるとＴＨＥＮ Ｘ＝１； ＥＬＳＥ ＩＦ ｃｏｍｐ＿ｏｐがｉｎ，ｒｉｎ，ａｔｏｐ，又は、ｒａｔｏ ｐであるとＴＨＥＮ Ｘ＝ｏｐａｃｉｔｙＢ； ＥＬＳＥ ＩＦ ｃｏｍｐ＿ｏｐがｏｕｔ，ｒｏｕｔ，又は、ｘｏｒであると ＴＨＥＮ Ｘ＝ｎｏｔ（ｏｐａｃｉｔｙＢ）； ＥＬＳＥ ＩＦ ｃｏｍｐ＿ｏｐがｌｏａｄｚｅｒｏ，ｌｏａｄｃ，又は、ｌ ｏａｄｃｏであるとＴＨＥＮ Ｘ＝０； ＥＮＤ ＩＦ； ＩＦ ｃｏｍｐ＿ｏｐがｏｖｅｒ，ｒｏｖｅｒ，ａｔｏｐ，ｒａｔｏｐ，又は 、ｘｏｒであるとＴＨＥＮ Ｙ＝ｎｏｔ（ｏｐａｃｉｔｙａ）； ＥＬＳＥ ＩＦ ｃｏｍｐ＿ｏｐがｐｌｕｓ，ｌｏａｄｃ，又は、ｌｏａｄｃ ｏであるとＴＨＥＮ Ｙ＝ｎｏｔ（ｏｐａｃｉｔｙａ）； ＥＬＳＥ ＩＦ ｃｏｍｐ＿ｏｐがｐｌｕｓ，ｌｏａｄｃ，又は、ｌｏａｄｃ ｏであるとＴＨＥＮ Ｙ＝１； ＥＬＳＥ ＩＦ ｃｏｍｐ＿ｏｐがｉｎ，ｒｉｎ，ｏｕｔ，ｒｏｕｔ，ｌｏａ ｄｚｅｒｏ，又は、ｌｏａｄｏ ＴＨＥＮ Ｙ＝０； ＥＮＤ ＩＦ； ｒｅｓｕｌｔ＝ｃｏｌｏＡ＊Ｘ＋ｃｏｌｏｒＢ＊Ｙ； ＲＥＴＵＲＮ ｒｅｓｕｌｔ； 命令’ｌｏａｄ’と’ｌｏａｄｏ’が不透明チャンネル
に対して異なる意味を持っているため、以上のコードは
不透明サブブロックにおいて異なる。
【０４５６】図１３４におけるブロック１７６５は、ブ
ロック１７６０の出力をクランプまたはラップする。ブ
ロック１７６５がクランプするように構成されると、許
容される最小値より小さい全ての値を最小値に、許容さ
れる最大値より大きい全ての値を最大許容値に抑える。
ブロック１７６５がスワップするように構成されると、
以下の式を計算する。
【０４５７】（（ｘ−ｍｉｎ）ｍｏｄ（ｍａｘ−ｍｉ
ｎ））＋ｍｉｎ， ここで、ｍｉｎとｍａｘはカラーにおいて許容される最
小値と最大値を意味する。最小値と最大値としては、０
と２５５が望ましい。図１３４におけるブロック１７７
０は、ブロック１７６５からの結果をプレ乗算する。こ
れはプレ乗算されたカラー値に２５５／ｏを掛けること
によりピクセルをプレ乗算する。ここで、ｏは合成後の
不透明度を意味する。２５５／ｏの値は合成エンジン内
のＲＯＭから得られる。ＲＯＭ内の値は８．８フォーマ
ットで記憶されており、分数以下の部分は丸められる。
乗算の結果は１６．８フォーマットで格納される。逆プ
レ乗算されたピクセルを生成するために、この結果は８
ビットで丸められる。
【０４５８】ブランド生成部１７２１は特定の開始値と
終了値を持つ特定長さのブランドを生成する。これは以
下の２つのステージに渡って行なわれる。 １）ランプ生成 ２）補間 ランプ生成において、合成エンジンは命令の長さに対し
て、０から２５５まで線形増加する数列を生成する。ラ
ンプ生成には、長さが２５５以下の“ジャンプ”モード
と長さが２５５より長い“ステップ”モードの２つがあ
る。モードは長さの上位２４ビットによって決まる。ジ
ャンプモードにおいて、ランプ値の増加分はクロック周
期ごとに少なくとも１である。ステップモードおいて、
ランプ値の増加分はクロック周期ごとに最大１である。
【０４５９】ジャンプモードにおいて、合成エンジンは
ステップ値２５５／（長さ−１）を求めるために８．８
フォーマットのＲＯＭを用いる。この値は１６ビット累
算器に加えられる。累算器の出力は８ビットで切り捨て
られて数列を形成する。ステップモードおいて、合成エ
ンジンはＢｒｅｓｅｎｈａｍの線描アルゴリズムに似た
アルゴリズムを用いる。そのアルゴリズムを以下に示
す。
【０４６０】 Ｖｏｉｄ ｌｉｎｅ ｄｒａｗ（ｌｅｎｇｔｈ： ＩＮＴＥＲＧＥＲ） ｛ ｄ＝５１１− ｌｅｎｇｔｈ； ｉｎｃｒＥ＝５１０； ｉｎｃｒＮＥ＝５１２−２＊ｌｅｎｇｔｈ； ｒａｍｐ−０； ｆｏｒ（ｉ＝０；ｉ（ｌｅｎｇｔｈ；ｉ＋＋） ｛ ｉｆ ｄ（＝０ ｔｈｅｎ ｄ＋＝ｉｎｃｒＥ； ｅｌｓｅ｛ ｄ＋＝ｉｎｃｒＮＥ； ｒａｍｐ＋＋； ｝ ｝ ｝ その後、ランプからブランドを生成するために次の式が
使われる。
【０４６１】Ｂｌｅｎｄ＝（（ｅｎｄ−ｓｔａｒｔ）ｘ
ｒａｍｐ／２５５）＋ｓｔａｒｔ２５５による割算に
対して切り捨てが行われる。上記式は、２つの加算器
と、各チャンネルのランプによって（ｅｎｄ−ｓｔａｒ
ｔに対し）“プレ乗算”を行なうブロックとを必要とす
る。主データパス部２４２が行なうことのできる他の画
像処理は、一般色空間変換である。一般化色空間変換
（ＧＣＳＣ）は出力カラー値を求めるためにピースワイ
ズトライーリニア（３次線形）補間を用いる。３次元の
入力空間から１次元もしくは４次元出力空間への変換が
行なわれるのが望ましい。
【０４６２】いくつかの場合においては、色域のエッジ
におけるトライーリニア補間の正確さが問題になる。こ
の問題はエッジ付近に対して敏感なプリントデバイスに
おいて著しくなる。この問題を避けるためにＧＣＳＣ
は、選択的に拡張出力色空間において計算されることが
でき、次の式を用いて適当な範囲内にスケール及びクラ
ンプされる。
【０４６３】 好適な実施例が実行できるその他の画像処理には、画像
変換および畳込み演算である。画像変換においてソース
画像はスケール、回転、スキューされる。畳込み演算に
おいて、ソース画像のピクセルは畳込み行列をもってサ
ンプリングされ、目的画像を生成する。目的画像におけ
るスキャンラインを生成するためには次の段階が必要で
ある。
【０４６４】１）図１３５に示すような目的画像のスキ
ャンラインを逆変換する。これによって目的画像のスキ
ャンラインを生成するに必要なソース画像のピクセルを
識別することができる。 ２）ソース画像の必要部分を解凍する。 ３）目的画像の水平、垂直サブサンプリング距離、開始
ｘ，ｙ座標をソース画像に逆変換する。
【０４６５】４）上記情報を処理部に伝送し、必要なサ
ブサンプリングと補間を行ない、出力画像のピクセルを
求める。 サブサンプリング、補間、目的ピクセルの書き込みなど
は好適な実施例によって行なわれ、ソース画像における
関連する部分、使うべきサブサンプリング周波数などの
計算はホストアプリケーションによって行なわれる。
【０４６６】図１３６は目的ピクセル値の計算において
必要な段階のブロック図である。図１３６は必要なソー
ス画像のピクセルが利用可能であるものと想定してい
る。目的ピクセルを計算する最後の段階は、ソース画像
から２次線形補間された全てのサブサンプルを合算する
ことである。主データパス部２４２における適当な設定
によって引き出される画像変換エンジンのブロック図を
図１３７に示す。画像変換エンジン１８３０はアドレス
生成部１８３１、プレ乗算部１８３２、補間部１８３
３、累算部１８３４、切捨て、クランプ、絶対値を求め
る論理部１８３５からなる。
【０４６７】アドレス生成部１８３１は、結果ピクセル
を構成するのに必要なソース画像のｘ，ｙ軸を生成す
る。また、これは入力インデックステーブル１８１５と
画像１８１０のピクセルからインデックスオフセットを
求めるためのアドレスを生成する。アドレス生成部１８
３１がソース画像のｘ，ｙ軸を生成する前にカーネルデ
ィスクリプタを読む。カーネルディスクリプタのフォー
マットには２つの種類があり、それを図１３８に示す。
カーネルディスクリプタは、 １）ソース画像の開始座標（符号なしの固定小数点、２
４．２４精度）。位置（０、０）は画像の左上端であ
る。
【０４６８】２）水平、垂直のサブサンプルデルタ（２
の補数、２４．２４精度） ３）固定小数点行列係数における２進小数点の位置を示
す３ビットのｂｐフィールド。図１５０はｂｐフィール
ドの定義とその説明を示す。 ４）累算行列係数。これは２０個の２進位置（２の補
数）を持つ”可変”小数点精度のものであり、２進小数
点の位置はｂｐフィールドにより暗黙的に規定される。
【０４６９】５）カーネルディスクリプタのワードの残
り個数を示すｒｌフィールド。この値は行の個数と（列
の個数−１）とを掛けたものと同じである。短いカーネ
ルディスクリプタにおいて、ｘの開始座標の定数部を除
いた他のパラメータは次のような値を持つ。ｘの開始座
標の分数＜−０，ｙの開始座標＜−０，水平デルタ＜−
１．０，垂直デルタ＜−１．０．アドレス生成部１８３
１が構成された後、現座標を計算する。これにはサブサ
ンプル行列の次元に応じて２つの方法がある。サブサン
プル行列の次元が１×１である場合、アドレス生成部１
８３１は十分な座標が得られるまで水平デルタを現座標
に加える。
【０４７０】サブサンプル行列の次元が１×１でない場
合、アドレス生成部１８３１は行列の１つの行が終るま
で水平デルタを現座標に加える。その後、アドレス生成
部１８３１は次の行の座標を求めるために垂直デルタを
現座標に加える。アドレス生成部１８３１は次の座標を
求めるため、１つ以上の列が終るまで現座標から水平デ
ルタを引く。その後、アドレス生成部１８３１は垂直デ
ルタを現座標に加え、そしてこの過程を繰り返す。図１
５０の上端におけるダイアグラムは行列へのアクセス方
法を示す。この構造を用いて、行列はジグザグでスキャ
ンされ、この方法によって現在のｘ，ｙ軸が計算される
ので、必要なレジスタ数は少なくてもよい。累算行列係
数はカーネルディスクリプタにおいて同様な順序で並べ
なければならない。
【０４７１】現座標を生成した後、アドレス生成部１８
３１はインデックステーブルのアドレスを求めるため、
ｙ軸をインデックステーブルベースアドレスに加える
（ソースピクセルが補間されている場合、アドレス生成
部１８３１は次のインデックステーブルも求める必要が
ある）。インデックステーブルベースアドレスは（ｙ＋
０）におけるインデックステーブルエントリを指す。イ
ンデックステーブルからインデックスオフセットを求め
た後、アドレス生成部１８３１はそれをｘ座標に加え
る。この和は、ソース画像から１ピクセルを求めるとき
に用いられる（ソースピクセルが補間されている場合は
２ピクセル）。ソースピクセルが補間されている場合、
アドレス生成部１８３１はｘ座標を次のインデックスオ
フセットに加え、２以上のピクセルを得る。
【０４７２】画像変換の座標を求めるとき、畳込み演算
においても類似な手法を使う。畳込み演算との唯一の差
異は、畳込み演算は次の出力ピクセルにおける行列の開
始座標が前ピクセルにおける行列の開始座標から水平デ
ルタだけ離れていることである。画像変換において、次
のピクセルにおける行列の開始座標は、以前の出力ピク
セルにおける行列の右上端ピクセルの座標から水平デル
タだけ離れている。
【０４７３】図１３９において、中段のダイアグラムは
上記の差を示す。プレ乗算部１８３２は必要であればピ
クセルのカラーチャネルと不透明チャネルを掛ける。補
間部１８３２は必要なピクセルの真の色を求めるためソ
ースピクセルを補間する。これはソース画像メモリから
２ピクセルを取り、現在のｘ座標の分数部分を用いて補
間し、その結果をレジスタに入力する。その後、ソース
画像メモリの次の列の２ピクセルを取り、同じくｘの分
数を用いて補間する。その後、補間部１８３３は現在の
ｙ座標の分数部を用いて、この補間値とその前の補間値
を補間する。
【０４７４】累算部１８３４は２つの作業をする。 １）行列係数とピクセルを掛ける。 ２）全ての行列に対する上の結果を累算した値を次のス
テージに出力する。 累算部１８３４の初期値は、チャネルに応じて、０もし
くは特定の値に初期化される。
【０４７５】ブロック１８３５は累算部１８３４の出力
を切り捨て、必要であればアンダーフローやオーバーフ
ローした値を最大値または最小値に制限する。そして、
必要であれば出力の絶対値を求めることもある。累算部
の出力において２進小数点の位置はカーネルディスクリ
プタのｂｐフィールドによって指定される。ｂｐフィー
ルドは、累算結果において捨てるべきビットの数を示
す。これは、図１３９における下端のダイアグラムに示
されている。この累算値は符号ありの２の補数として扱
われる。
【０４７６】主データパス部２４２が行えるもう１つの
画像処理動作は行列乗算である。行列乗算は２つの空間
の間でアフィン関係がある場合の色空間変換に使われ
る。これが、（３次線形補間に基づく）一般色空間変換
との差異である。行列乗算の結果は次の式によって定義
される。
【０４７７】
【数７】
【０４７８】ここで、ｒｉは結果ピクセルであり、ａｉ
はＡオペランドピクセルである。行列のサイズは５列４
行でなければならない。図１４０は、主データパス部２
４２において行列乗算を行なう乗算−加算器のブロック
図である。この中にはピクセルチャンネルに行列係数を
掛ける乗算部、その結果を合算する加算器、必要に応じ
て出力値をクランプしそして絶対値を求める論理部から
なる。
【０４７９】行列乗算が終了するためには２クロックサ
イクルが必要である。各サイクルごとに多重化部を設定
し、乗算部と加算部のデータが正しく選択されるように
する。第０サイクルにおいて、ピクセルの最下位２バイ
トが多重化部１８５１、１８５２によって選択される。
次にその係数を行列の左側における２つの列、即ち、キ
ャッシュにおける第０ラインにある行列係数に掛ける。
【０４８０】第１サイクルにおいて、ピクセルのより上
位２バイトがトップ多重化部によって選択される。次に
その係数を行列の右側における２つの列に掛ける。乗算
の結果は最終サイクルの結果に加えられる１８５４。加
算部における和は８ビットに切り捨てられる１８５５。
“オペランド論理部”１８５６は、加算部１８５４の入
力が４つになるように乗算部出力を再配列する。これは
乗算部の結果に対する加算を可能にするための再配列を
行い、２４ビット係数と８ビットピクセル成分との正し
い積を出力するようにする。
【０４８１】“ＡＣ論理部”１８５５は加算部の出力の
最下位１２ビットを切捨て、設定に従い切り捨てられた
結果の絶対値を求める。その後、設定に応じて、その結
果をクランプまたはラップする。“ＡＣ論理部”がクラ
ンプするように設定されたとき、０以下の全ての値は０
に、２５５以上の全ての値は２５５に抑えられる。“Ａ
Ｃ論理部”がラップするように設定されたとき、定数部
分の下位８ビットが出力される。
【０４８２】主データパス部２４２は、上記以外の画像
処理を行なうように設定されることもできる。設計再利
用によってコストが低減されるとともに、様々な画像処
理動作を早く行なうことのできるコンピュータアーキテ
クチャについて以下述べるようにする。なお、このコン
ピュータアーキテクチャは柔軟性をもっているため、外
部プログラミングエージェントであってもそのアーキテ
クチャにさえ慣れていれば、元々予測しなかった画像処
理動作をも実行できるようにコンピュータを構成するこ
とができる。また、設計のコアーは主にいくつかの多機
能ブロックからなるため、設計の苦労を著しく減らすこ
とができる。
【０４８３】３．１８．６ データキャッシュ制御部と
キャッシュ データキャッシュ制御部２４０は、コプロセッサ２２４
における４キロバイトの読み出しデータキャッシュ２３
０を備えている。データキャッシュ２３０はダイレクト
マップＲＡＭキャッシュとして配列されており、外部メ
モリにおける同じ長さを持つラインのいずれも、キャッ
シューメモリ２３０（図２）における同じ長さの同じラ
インに直接マッピングされることができる。キャッシュ
メモリにおけるこのラインを普通キャッシュラインと呼
び、上記キャッシュメモリは、多数のこのようなキャッ
シュラインからなる。
【０４８４】データキャッシュ制御部２４０は２つのオ
ペランドオーガナイザ２４７、２４８からのデータ要求
をサービスする。まずデータがキャッシュ２３０に存在
するかを確認する。そうでなければデータが外部メモリ
からフェッチされる。データキャッシュ制御部２４０に
はプログラムのできるアドレス生成部があり、データキ
ャッシュ制御部２４０がいくつかの異なるアドレッシン
グモードで動作するのを可能にする。また、要求された
データのアドレスがデータキャッシュ制御部２４０によ
って作られるようになる特殊アドレシングモードもあ
る。このモードでは８ワード（２５６ビット）までのデ
ータをオペレーションオーガナイザ２４７、２４８に同
時に送ることができる。
【０４８５】キャッシュＲＡＭは８つの独立してアドレ
ス可能なメモリバンクからなる（異なるラインアドレス
によってアドレスされた）。各々のバンクからのデータ
が２５６ビットに単位付けられる一部の特殊アドレシン
グモードに必要である。この配置は、お互いに異なるバ
ンクから来たものであれば、８つの３２ビット要求まで
を同時にサービスすることができる。
【０４８６】キャッシュは、詳細に後述する以下のモー
ドにおいて動作する。必要であれば、すべてのキャッシ
ュが自動的に入れ込まれるようにすることも可能であ
る。 １．ノーマルモード ２．単一出力一般色空間変換モード ３．多出力一般色空間変換モード ４．ＪＰＥＧ符号化モード ５．低速ＪＰＥＧ復号モード ６．行列乗算モード ７．デスエーブルモード ８．無効化モード 図１４１は、図２におけるデータキャッシュ制御部２４
０のアドレス、データ、制御フローとデータキャッシュ
２３０とを示す。
【０４８７】データキャッシュ２３０は、前述したダイ
レクトマップキャッシュを具備する。データキャッシュ
制御部２４０は、各キャッシュラインにおけるタグエン
トリを有するタグメモリ１８７２を具備しており、タグ
エントリはキャッシュラインが現在マップされている外
部メモリアドレスの最上位部を有する。また、現在のキ
ャッシュラインが有効であるかどうかを示すライン有効
状態メモリ１８７３も備える。全てのキャッシュライン
の初期状態は無効である。
【０４８８】データキャッシュ制御部２４０は、オペラ
ンドオーガナイザＣ２４７（図２）とオペランドオーガ
ナイザＣ２４８（図２）からのデータ要求をオペランド
バスインターフェースを通じて同時にサービスできる。
動作において、オペランドオーガナイザ２４７、２４８
（図２）のどちらかの一方もしくは両方はインデックス
１８７４を提供し、データ要求信号１８７６を出す。ア
ドレス生成部１８８１はインデックス１８７４に対して
１つもしくはそれ以上の完全な外部アドレス１８７７を
生成する。キャッシュ制御部１８７８は、生成されたア
ドレス１８７７のタグアドレスに対するタグメモリ１８
７２を検査するとともに、関連するキャッシュラインが
有効であるかどうかを調べるためにライン有効状態メモ
リ１８７３を検査することにより、要求されたデータが
キャッシュ２３０に存在するかどうかを判断する。要求
されたデータがキャッシュメモリ２３０に存在すると
き、要求データ１８８０と共に、アクノレッジメント
（応答）信号１８７９が関連するオペレーションオーガ
ナイザ２４７、２４８に送られる。要求されたデータが
キャッシュメモリ２３０に存在しないとき、入力バスイ
ンターフェース１８７１と入力インターフェーススイッ
チ２５２（図２）を通じて、要求されたデータ１８７０
が外部メモリからフェッチされる。データ１８７０は要
求信号１８８２を出力し、要求されたデータ１８７０が
生成されたアドレス１８７７を提供することによってフ
ェッチされる。アクノリッジ信号１８８３及び要求され
たデータ１８７０はそれぞれキャッシュ制御部１８７８
及びキャッシュメモリ２３０に送られる。それから、そ
のキャッシュメモリ２３０に関連するキャッシュライン
が新しいデータ１８７０によって更新される。新しいキ
ャッシュラインのタグアドレスもタグメモリ１８７２に
書き込まれ、新しいキャッシュラインにおけるライン有
効状態１８７３が起動される。アクノリッジ信号１８７
９はデータ１８７０とともに関連するオペランドオーガ
ナイザ２４７又は２４８（図２）に送られる。
【０４８９】図１４２において、データキャッシュ２３
０のメモリ構成を示す。データキャッシュ２３０は、キ
ャッシュライン長が３２である１２８個のキャッシュラ
インＣ０，．．．，Ｃ１２７をもつダイレクトマップキ
ャッシュとして整理される。キャッシュＲＡＭは別々の
アドレス指定のできるメモリバンクＢ０，．．．，Ｂ７
を具備しており、各メモリバンクは３２ビットのバンク
ライン１２８個のを持ち、各キャッシュラインＣｉは８
つのメモリバンクＢ０，．．．Ｂ７において相当する８
つのバンクラインＢ０ｉ，．．．，Ｂ７ｉを有する。
【０４９０】生成された外部メモリアドレスの構成を図
１４３に示す。生成されたアドレスは２０ビットタグア
ドレス、７ビットラインアドレス、３ビットバンクアド
レス、２ビットバイトアドレスからなる３２ビットのワ
ードである。２０ビットタグアドレスはタグアドレスと
タグメモリ１８７２に記憶されているタグと比較するの
に使われる。７ビットラインアドレスはキャッシュメモ
リ１８７０にある関連するキャッシュラインのアドレス
に使われる。３ビットバンクアドレスはキャッシュメモ
リ１８７０のメ関連するモリバンクのアドレスに使われ
る。２ビットバイトアドレスは３２ビットバンクライン
の関連するバイトのアドレスに使われる。
【０４９１】図１４４は、データキャッシュ制御部２４
０とデータキャッシュ２３０の構造のブロック図を示
す。ここで、１２８×２５６ビットＲＡＭはキャッシュ
メモリ２３０を構成し、これは８つの１２８×３２ビッ
トの分離住所付けが可能なメモリバンクからなる。この
ＲＡＭは書き込み可能ポート（ｗｒｉｔｅ）、書き込み
アドレスポート（ｗｒｉｔｅ＿ａｄｄｒ）、書き込みデ
ータポート（ｗｒｉｔｅ＿ｄａｔａ）を持つ。また、読
み可能ポート（ｒｅａｄ）、８つの読みアドレスポート
（ｒｅａｄ＿ａｄｄｒ）、８つの読みデータ出力ポート
（ｒｅａｄ＿ｄａｔａ）を持つ。キャッシュメモリ２３
０の全てのメモリバンクへの同時書き込みを可能にさせ
るためキャッシュ制御ブロック１８７８から書き込み可
能信号が生成される。必要によって、データキャッシュ
２３０は書き込みデータポート（ｗｒｉｔｅ＿ｄａｔ
ａ）を通じて外部メモリからの１もしくはそれ以上のラ
インのデータに更新される。書き込みアドレスポート
（ｗｒｉｔｅ＿ａｄｄｒ）にラインアドレスを提供し、
８：１多重化器ＭＵＸを利用することによって１ライン
のデータが書き込まれる。８：１多重化器ＭＵＸはデー
タキャッシュ制御部（ａｄｄｒ＿ｓｅｌｅｃｔ）の制御
の下で生成された外部アドレスからラインアドレスを選
択する。キャッシュメモリ２３０の全てのメモリバンク
への同時読み込みを可能にさせるため、キャッシュ制御
ブロック１８７８から読み可能信号が生成される。この
方法で、キャッシュメモリ２３０のメモリバンクの８つ
の書きアドレスポート（ｒｅａｄ＿ａｄｄｒ）に提供さ
れる各々のラインアドレスに応じて、８つの読みデータ
ポート（ｒｅａｄ＿ｄａｔａ）から８つの異なるバンク
ラインのデータを同時に読み込むことができる。
【０４９２】各々のキャッシュメモリ２３０のバンクは
プログラム可能アドレス生成器１８８１を持っている。
これは違う８つの位置への、関連する８つのメモリバン
クからの同時アクセスを可能にする。各々のアドレス生
成器１８８１はアドレス生成器１８８１の作動モード設
定のためのｄｃｃモード入力、インデックスパケット入
力、ベースアドレス入力、アドレス出力を持つ。プログ
ラム可能アドレス生成器１８８１の作動モードは、 （ａ）ｄｃｃモード入力への信号が各々のアドレス生成
器１８８１をランダムアクセスモードにし、外部メモリ
アドレスがインデックスパケット入力へ提供され、一つ
もしくはそれ以上のアドレス生成器１８８１のアドレス
出力に出力されるランダムアクセスモード； （ｂ）ｄｃｃモード入力への信号が各々のアドレス生成
器１８８１を適切なモードにするＪＰＥＧエンコーディ
ングと復号、色空間変換、行列乗算モード。このモード
では、各々のアドレス生成器１８８１にはインデックス
パケット入力へのインデックスが入力され、インデック
スアドレスを生成する。作動モードによって、アドレス
生成部は最大８つの異なる外部メモリアドレスを生成さ
せることができる。
【０４９３】８つのアドレス生成部１８８１は８つの異
なる論理回路からなっており、各々は入力としてベース
アドレス、出力として外部メモリアドレスを持つｄｃｃ
モードとインデックスからなる。ベースアドレスレジス
タ１８８５はインデックスパケットの組合せである現在
のベースアドレスを記憶し、ｄｃｃモードレジスタ１８
８８はデータキャッシュ制御部２４０の現在の作動モー
ド（ｄｃｃモード）を記憶する。
【０４９４】タグメモリ１８７２は１ブロック、１２８
×２０ビットのマルチポートＲＡＭで構成される。この
ＲＡＭは１つの書きポート（ｕｐｄａｔｅ−ｌｉｎｅ−
ａｄｄｒ）、１つの書き可能ポート（ｗｒｉｔｅ）、８
つの読みポート（ｔａｇ０＿ｄａｔａ，．．．，ｔａｇ
７＿ｄａｔａ）を持っている。これは、８つのアドレス
生成器１８８１が現在記憶されている、１つもしくはそ
れ以上に生成されたメモリアドレスの、ラインのタグア
ドレスを決定することによりポート（ｒｅａｄ０ｌｉｎ
ｅ−ａｄｄｒ，．．．，ｒｅａｄ７ｌｉｎｅ−ａｄｄ
ｒ）において８つの同時のルックアップを可能にする。
これらラインの現在のタグアドレスはポート（ｔａｇ０
−ｄａｔａ，．．．，ｔａｇ７−ｄａｔａ）からタグ比
較部１８８６に出力される。ポート（ｕｐｄａｔｅ−ｌ
ｉｎｅ−ａｄｄｒ）のタグメモリ１８７２への書き込み
を可能にするため、必要によって、キャッシュ制御ブロ
ック１８７２によりタグ書き信号は生成される。
【０４９５】１２８ビットのラインｖａｌｉｄメモリ１
８７３は、キャッシュメモリ２３０の各キャッシュライ
ンのｖａｌｉｄ状態を保っている。これは１つの書きポ
ート（ｕｐｄａｔｅ−ｌｉｎｅ−ａｄｄｒ）、１つの書
き可能ポート（ｕｐｄａｔｅ）、８つの読み込みポート
（ｒｅａｄ０ｌｉｎｅ−ａｄｄｒ，．．．，ｒｅａｄ７
ｌｉｎｅ−ａｄｄｒ）、８つの読み可能ポート（ｌｉｎ
ｅｖａｌｉｄ０，．．．，ｌｉｎｅｖａｌｉｄ７）から
なる１２８×１ビットのメモリである。タグメモリと同
じように、これは８つのアドレス生成部１８８１に、１
つ若しくはそれ以上に生成されたメモリアドレスの個々
のラインアドレスに対して、現在のラインにセーブされ
ているラインｖａｌｉｄ状態を決定させることにより、
ポート（ｒｅａｄ０ｌｉｎｅ−ａｄｄｒ，．．．，ｒｅ
ａｄ７ｌｉｎｅ−ａｄｄｒ）に対しての８つの同時ルッ
クアップを可能にする。このラインの現ラインｖａｌｉ
ｄｅビットはポート（ｌｉｎｅｖａｌｉｄ０，．．．，
ｌｉｎｅｖａｌｉｄ７）からタグ比較部１８８６に出力
される。必要によっては、ラインｖａｌｉｄ状態メモリ
１８７３の書きポートに、ポート（ｕｐｄａｔｅ−ｌｉ
ｎｅ−ａｄｄｒ）からラインｖａｌｉｄ状態メモリ１８
７３への書き込みを可能にするための書き信号がキャッ
シュ制御ブロック１８７８から生成する。
【０４９６】タグ比較部１８８６は８つのタグ比較器か
らなっており、現在生成された外部アドレスのラインア
ドレスによってアクセスされるラインのタグメモリ１８
７２に現在セーブされているタグアドレスを受け取るた
めのｔａｇ＿ｄａｔａ入力、現在生成された外部メモリ
アドレスのタグアドレス受け取るためのｔａｇ＿ａｄｄ
ｒ入力、比較されるタグアドレス部を設定するための現
動作モード信号（ｄｃｃ＿ｍｏｄｅ）を受け取るための
ｄｃｃ＿ｉｎｐｕｔ、現在生成された外部アドレスのラ
インアドレスによってアクセスされるラインにあるライ
ンｖａｌｉｄ状態メモリ１８７３に現在セーブされてい
るラインｖａｌｉｄ状態を受け取るためのｌｉｎｅ＿ｖ
ａｌｉｄ入力を持っている。比較部１８８６は８つのア
ドレス生成部１８８１それぞれに対して８つのｈｉｔ出
力を持つ。生成された外部メモリアドレスのタグアドレ
スと、生成された外部メモリのラインアドレスによって
アクセスされる位置にあるタグメモリ１８７２の内容と
が一致する時、ｈｉｔ信号とそのラインへのラインｖａ
ｌｉｄ状態ビット１８７３が出力される。この実施例で
は、外部メモリにセーブされているデータ構造は小さく
なり、タグアドレスの最上位ビットが全て同じである。
従って、タグアドレスの変化する最下位ビットだけを比
較すれば良い。これはタグ比較部１８６６がタグアドレ
スの変化する最下位ビットを比較するよう現作動モード
信号（ｄｃｃ＿ｍｏｄｅ）を設定することで可能にな
る。
【０４９７】キャッシュ制御部１８７８はキャッシュメ
モリ２３０にあるデータへのアクセスが可能なとき、オ
ペランドＢ２４７、オペランドＣ２４８からの要求（ｐ
ｒｏｃ＿ｒｅｑ）と通知（ｐｒｏｃ＿ａｃｋ）を受け取
る。動作モードによっては、キャッシュメモリ２３０の
８つまでのバンクから異なるアドレスのデータが要求さ
れる。要求データがキャッシュメモリ２３０からアクセ
スできる時、タグ比較部１８８６からそのメモリのライ
ンにヒットを出す。出されたヒット信号（ｈｉｔ
０，．．．，ｈｉｔ７）に対して、キャッシュ制御部１
８７８はポート（ｃａｃｈｅ＿ｒｅａｄ）に読み込み可
能信号を生成し、ヒット信号が出されたキャッシュライ
ンへの読み込みを可能にする。ヒット信号（ｈｉｔ
０，．．．，ｈｉｔ７）ではなく要求（ｐｒｏｃ＿ｒｅ
ｑ）１８７６が出された時には、生成された要求（ｅｘ
ｔ＿ｒｅｑ）と供にデータのキャッシュラインの外部メ
モリアドレスが外部メモリに送られる。このキャッシュ
ラインは入力（ｅｘｔ＿ｄａｔａ）が可能な時、それを
通じてキャッシュメモリ２３０の８つのバンクに書き込
まれる。この場合、タグ情報もラインアドレスのタグメ
モリ１８８６に書き込まれ、そのラインのライン状態ビ
ット１８７３が出力される。
【０４９８】キャッシュメモリ２３０の８つのバンクか
らのデータは、データオーガナイザ１８９２にあるいく
つかの多重化器を通じて出力され、所定の方法で出力デ
ータパケット１８９４に位置付けられる。ある動作モー
ドでデータオーガナイザ１８９２は、現動作モード信号
（ｄｃｃ＿ｍｏｄｅ）と生成された外部メモリアドレス
のバイトアドレス（ｂｙｔｅ＿ａｄｄｒ）を用いる事に
よって、８つのメモリバンクから出力された８つの３２
ビットワードから８ビットワードを選択、出力すること
ができる。他のモードでデータオーガナイザ１８９２
は、８つのメモリバンクから出力された８つの３２ビッ
トワードを直接出力する。前述した通り、データオーガ
ナイザはこのデータを決められた方式に整列し出力す
る。
【０４９９】要求は次の段階で行われる。 １）プロセッシングユニットはキャッシュ制御部１８７
８にあるプロセッシングユニットインターフェースにア
ドレスを送りパケットデータを要求する。 ２）８つのアドレス生成ユニット１８８１は動作モード
に従い、キャッシュメモリの各ブロックのアドレスを生
成する。
【０５００】３）生成されたアドレスのタグ位置は３ポ
ートのタグメモリ１８８６の４ブロックにセーブされて
いるタグアドレスと比較され、８つの生成されたアドレ
スに相当するライン部によって位置づけられる。 ４）それらが一致し、そのラインのラインｖａｌｉｄ状
態１８７３が出されたら、要求されたデータはキャッシ
ュメモリ２３０に存在するとみなされる。
【０５０１】５）存在しないデータは外部バス１８９０
を介してフェッチされ、キャッシュメモリ２３０の８つ
のブロックはその外部メモリからのデータラインの内容
に更新される。新しいデータのタグアドレスはタグメモ
リ１８８６に書き込まれ、そのラインのラインｖａｌｉ
ｄ状態１８７３が出される。 ６）全ての要求データがキャッシュメモリ２３０に存在
すれば、それは決められたパケット形式でプロセッシン
グユニットに現れる。
【０５０２】前述した通り、コプロセッサ２２４の全て
の部分（図２）は標準ＣＢｕｓインターフェース３０３
（図２０）を含めている。データキャッシュ制御部２４
０とキャッシュ２３０の標準ＣＢｕｓインターフェース
レジスタの詳細は、付録ＢのＢ４２からＢ４６までに記
載されている。このレジスタの設定はデータ制御部２４
０の作動を制御する。簡単のため、２つのレジスタ（ｂ
ａｓｅ＿ａｄｄｒｅｓｓとｂｃｃ＿ｍｏｄｅ）だけを図
１５３に示す。
【０５０３】データキャッシュ制御部２４０とデータキ
ャッシュ２３０が有効ならば、データキャッシュ制御部
は最初全てのキャッシュラインを無効にして標準モード
で動作する。ある命令の終わりには、データキャッシュ
制御部２４０とキャッシュ２３０はいつも標準動作モー
ドに切り替わる。”Ｉｎｖａｌｉｄａｔｅ”モードを除
いた全てのモードには”Ａｕｔｏ−ｆｉｌｌ ａｎｄ
ｖａｌｉｄａｔｅ”と言うオプションがある。ｄｃｃ＿
ｃｆｇ２レジスタに１ビットをセットすることにより、
全てのキャッシュをｂａｓｅ＿ａｄｄｒｅｓｓレジスタ
にセーブされているアドレスから始めることができる。
この動作の間、オペランドオーガナイザＢ、Ｃ２４７，
２４８からのデータ要求は中止される。キャッシュはこ
の動作が終わった後に有効になる。 ａ．標準キャッシュモード このモードでは、２つのオペランドオーガナイザにより
要求データの外部メモリアドレスが提供される。アドレ
ス生成部１８８１が外部メモリアドレスを出力し、内部
タグメモリを用いてそれがメモリキャッシュ２３０に存
在するのかを確かめる。両方の要求データがキャッシュ
２３０に存在しない場合、入力インターフェーススイッ
チ２５２からデータが要求される。持続的かつ同時的要
求に構えてラウンド・ロビンスケジューリングが採用さ
れる。
【０５０４】同時的な要求に対し、１つのデータアイテ
ムがキャッシュに存在すれば、それは要求したデータバ
スの後ろの３２ビットに位置するようになる。他のデー
タは入力インターフェーススイッチを通じて外部に要求
される。 ｂ．シングル出力一般色空間変換モード このモードでは、要求はオペランドオーガナイザ部Ｂか
ら１２ビットバイトのアドレス形式で出される。図６０
に示されている様に、要求データアイテムは８ビットカ
ラー出力値である。１２ビットアドレスはアドレス生成
部１８８１のｉｎｄｅｘ＿ｐａｃｋｅｔ入力に入力さ
れ、８つのアドレス生成部１８８１は図９６に示される
形式の３２ビット外部メモリアドレスを生成する。この
生成されたアドレスのバンク、ライン、バイトアドレス
は表１２と図６１によって決められる。外部メモリアド
レスは、８つの９ビットラインとバイトアドレスとして
解釈され、それはＲＡＭの８つのバンクのバイトを指す
ために使われる。キャッシュは補間のため主データパス
２４２によりオペランドオーガナイザ部に、図６０に示
された前述の原理で戻されたバンクの８バイト値を求め
るためにアクセスされる。全てのシングル出力一般カラ
ー値テーブルはキャッシュメモリ２３０に収まるため、
シングルカラー変換モードを適用する前にシングル出力
カラー値テーブルをキャッシュメモリ２３０にロードす
るのが望ましい。 ｃ．マルチ出力一般色空間変換モード このモードでは、１２ビットワードアドレスがオペラン
ドオーガナイザ部Ｂ２４７から受けられる。要求データ
アイテムは図６２を参照して前述した３２ビットカラー
出力値である。１２ビットアドレスはアドレス生成部１
８８１のｉｎｄｅｘ＿ｐａｃｋｅｔ入力に入力され、８
つのアドレス生成部１８８１は、図９６に示される形式
の８つの異なる３２ビット外部メモリアドレスを作る。
外部メモリアドレスのラインとタグアドレスは、表１２
と図６３によって決定される。外部メモリアドレスは、
図６３を参照して前述したように、７ビットラインアド
レスと２ビットタグアドレスに分けられる９ビットアド
レスを有する８個の９ビットアドレスとして解釈され
る。タグアドレスが発見されなかった場合、入力インタ
ーフェーススイッチ２５２（図２）から適切なデータが
ロードされるまでキャッシュは停止する。データが利用
可能な場合、出力データはオペランドオーガナイザ部に
出力される。 ｄ．ＪＰＥＧ符号化モード このモードでは、ＪＰＥＧ符号化モードに必要なテーブ
ルなどがキャッシュＲＡＭのバンクにセーブされる。テ
ーブルの記憶についてはＪＰＥＧ符号化モード（表１
４、１６）のところに述べられている。 ｅ．低速ＪＰＥＧ復号モード このモードでは、データは表１７に従って生成される。 ｆ．行列乗算モード このモードでは、キャッシュは２５６バイトラインのデ
ータにアクセスするために使われる。 ｇ．Ｄｉｓａｂｌｅｄモード このモードでは、全ての要求は入力インターフェースス
イッチ２５２にパスされる。 ｈ．Ｉｎｖａｌｉｄａｔｅ（無効化）モード このモードでは、ラインｖａｌｉｄ状態ビットをクリア
することにより、全てのキャッシュの内容が無効にされ
る。
【０５０５】３．１８．７ 入力インターフェーススイ
ッチ 図２で、入力インターフェーススイッチはピクセルオー
ガナイザ部２４６、データキャッシュ制御部２４０、命
令制御部２３５からの要求データを調節する投割を果た
す。またこれは外部インターフェース制御部２３８とロ
ーカルメモリ制御部２３６に必要なアドレスとデータを
伝送する。
【０５０６】入力インターフェーススイッチ２５２はベ
ースアドレス若しくはホストメモリマップにあるメモリ
オブジェクトのいずれかのレジスタにその設定を保存す
る。２０個のアドレスビットが必要なため、これはペー
ジ境界に整列されるバーチュアルアドレスである。ピク
セルオーガナイザ部、データキャッシュ制御部、命令制
御部からの要求に対して、入力インターフェーススイッ
チ２５２は、まずデータの開始アドレスの上位６ビット
からコプロセッサのベースアドレスビットを減じる。こ
の結果が負であるか、この結果の上位６ビットが０では
ない場合はＰＣＩバスが望ましい伝送先であることを意
味する。
【０５０７】結果の上位６ビットが０である場合は、デ
ータマップがコプロセッサのメモリ位置を現すことを意
味する。その後、入力インターフェーススイッチはコプ
ロセッサの位置が正しいか否かを判別するため次の３ビ
ットを検査する。コプロセッサの正当な位置は、 １）コプロセッサのベースアドレスからオフセット０ｘ
０１００００００から始まる一般インターフェースが占
める１６メガバイト。
【０５０８】２）コプロセッサのメモリオブジェクトの
ベースアドレスからオフセット０ｘ０２００００００か
ら始まるローカルメモリ制御部（ＬＭＣ）が占める３２
メガバイト。 不当なコプロセッサの位置を指す要求は、入力インター
フェーススイッチによりエラーと見なされる。ＰＣＩバ
スはコプロセッサのメモリオブジェクトが占める領域以
外のアドレスのデータソースとなる。入力インターフェ
ーススイッチは要求データがＰＣＩバスからのものなの
か、それとも一般インターフェースからのものかをＥＩ
Ｃに知らせるためｉソース信号を用いる。
【０５０９】アドレス復号処理の後、正当な要求は適切
なＩＢｕｓインターフェースに伝送される。ＥＩＣとＬ
ＭＣはｉ−ａｃｋ信号が出された時、入力インターフェ
ーススイッチにデータを伝送する。しかし入力インター
フェーススイッチは入力されるワード数をカウントしな
いので、現在のデータ伝送がいつ終わるのかを、ピクセ
ルオーガナイザ部により制御されるｉ−ｏｅ信号、命令
制御部、データキャッシュ制御部が監視すなければなら
ない。
【０５１０】入力インターフェーススイッチ２５２はピ
クセルオーガナイザ部、データキャッシュ制御部、命令
制御部の３つのモジュールを調節する。これらはデータ
を同時に要求することができるが、物理的な資源は２つ
しかないため、その要求は直に処理されない。入力イン
ターフェーススイッチに使われる調節技術は優先権をベ
ースにし、またプログラムも可能である。入力インター
フェーススイッチの設定レジスタにある制御ビットは、
命令制御部、データキャッシュ制御部、ピクセルオーガ
ナイザ部の相対的優先権を指定する。優先権が低いモジ
ュールからの要求は、その他の２つのモジュールからの
同じ資源へのアクセス要求がない場合に受け入れられ
る。少なくとも２つの要求発行元に同じ優先順位が与え
られると、要求が受付けられる発行元を決定するために
ラウンドロビン技術を用いる必要が生じる。
【０５１１】１つのソースに直ちにアクセスするのが不
可能であるため、入力インターフェーススイッチは要求
されたデータのアドレスとバースト長を記憶し、要求元
から提供されたデータをプリフェッチするかどうかをみ
る必要がある。あるソースに対する処理の中で、ＩＢｕ
ｓ処理がない場合には優先権を決める調整処理が必要に
なる。
【０５１２】図１４５に命令インターフェーススイッチ
２５２の詳細を示す。スイッチ２５２は標準ＣＢｕｓイ
ンターフェースとレジスタファイル８６０以外にアドレ
ス復号器８６３と調節部８６４の間に２つのＩＢｕｓト
ランシーバ６６１を持つ。アドレス復号器８６３はピク
セルオーガナイザ部、データキャッシュ制御部、命令制
御部から受けた要求に対するアドレス復号をする。アド
レス復号器８６３は、アドレスが正当なのかを検査する
他、必要によってアドレスを再マッピングする。調節部
８６４はどの要求をＩＢｕｓトランシーバ６６１からＩ
Ｂｕｓトランシーバ６６２に伝送するのかを決める。優
先権はプログラム可能である。
【０５１３】ＩＢｕｓトランシーバ８６１、８６２は、
マルチプレクシングとデマルチプレクシング機能と、他
のインターフェースから入力インターフェーススイッチ
への通信を可能にするためのトライステートのバッファ
ーリング機能を有している。 ３．１８．８ ローカルメモリ制御部 図２において、ローカルメモリ制御部２３６は、ローカ
ルメモリの制御及びローカルメモリとコプロセッサ内の
モジュールとの間におけるアクセス要求の処理の全てを
担当する。ローカルメモリ制御部２３６は、結果オーガ
ナイザ２４９からの書き込み要求と入力インターフェー
ススイッチ２５２からの読み出し要求に応答する。更
に、周辺インターフェース制御部２３７と通常の一般Ｃ
Ｂｕｓ入力からの読み出しと書き込み要求に対しても応
答する。ローカルメモリ制御部はプログラム可能なプラ
イオリティシステムを用いており、更にスループットを
最大化するためにＦＩＦＯバッファを採用している。
【０５１４】本発明においては、ファーストイン・ファ
ーストアウト（ＦＩＦＯ）バッファの他に、メモリアレ
イからポートをデカップルするためにマルチポートバー
ストダイナミックメモリ制御部が用いられている。図１
４６は、本発明の第１の実施例に従い、４ポートバース
トダイナミックメモリ制御部のブロック図を示してい
る。この回路には、メモリアレイ１９１０へのアクセス
を必要とする２つの書き込みポート（Ａ１９４４とＢ１
９４６）と２つの読み出しポート（Ｃ１９４８とＤ１９
５０）が含まれている。読み出しポート１９４８、１９
５０のデータパスは別個のＦＩＦＯ１９３６、１９３８
経由でメモリアレイ１９１０から出てくるのに対し、２
つの書き込みポートからのデータパスは別個のＦＩＦＯ
１９２０、１９２２を通り、多重化部１９１２経由でメ
モリアレイ１９１０に向かう。中央制御部１９３２は、
ダイナミックメモリ１９１０へのインターフェースに必
要な全てのコントロール信号を駆動すると共に全体のポ
ートアクセスを調整する。リフレッシュカウンタ１９３
４は、メモリアレイ１９１０のためにダイナミックメモ
リのリフレッシュサイクルの必要時期を決め、制御部１
９３２と共にこれらを調整する。
【０５１５】好ましくは、メモリアレイ１９１０に対す
るデータの読み出しと書き込みは、書き込みポート１９
４４、１９４６からＦＩＦＯ１９２０、１９２２へ、或
はＦＩＦＯ１９３６、１９３８から読み出しポート１９
４８、１９５０への転送の２倍のレートで行われる。こ
の結果、書き込みと読み出しポート１９４４、１９４
６、１９４８、１９５０を通してデータを転送するのに
要する時間に対し、メモリアレイ１９１０からの転送、
又はメモリアレイ１９１０への転送に要する時間（いか
なるメモリシステムのボトルネックである）を可能な限
り短くするのである。
【０５１６】データは、書き込みポート１９４４、１９
４６のいずれかを経由してメモリアレイ１９１０に書き
込まれる。書き込みポート１９４４、１９４６に接続さ
れた回路は、初期値ゼロのＦＩＦＯ１９２０、１９２２
のみを認知する事になる。書き込みポート１９４４、１
９４６を通してのデータ転送は、ＦＩＦＯ１９２０、１
９２２が一杯になるか、又はバーストが終了するまでス
ムーズに進んでいく。データが最初にＦＩＦＯ１９２
０、１９２２に書き込まれると、制御部１９３２はＤＲ
ＡＭへのアクセスのための他のポートとの仲裁を行う。
アクセスが得られると、データは最高レートでＦＩＦＯ
１９２０、１９２２から読み出され、メモリアレイ１９
１０に書き込まれる。ＤＲＡＭ１９１０へのバースト書
き込みサイクルは、ＦＩＦＯ１９２０、１９２２にプリ
セットされた数のデータワードが貯えられた場合、又は
書き込みポートからのバーストが終了した場合のみに開
始される。いずれの場合においても、ＤＲＡＭ１９１０
へのバーストは許可された時点から進み、ＦＩＦＯ１９
２０、１９２２が空になるか、又はより高いプライオリ
ティポートからのサイクル要求があるまで続く。いずれ
のイベントにおいてもデータは、ＦＩＦＯが充満する
か、又は現在のバーストが終了し、新たなバーストが開
始するまで、書き込みポートからＦＩＦＯ１９２０、１
９２２へ邪魔されなく続けて書き込まれる。後者の場
合、新しいバーストは、以前のバーストがＦＩＦＯ１９
２０、１９２２を空にしてＤＲＡＭ１９１０に書き込ま
れるまでは進行されない。前者の場合には、最初のワー
ドがＦＩＦＯ１９２０、１９２２から読み出されてＤＲ
ＡＭ１９１０に書き込まれるや否やデータ転送が再開さ
れる。ＦＩＦＯ１９２０、１９２２からのデータ転送が
最高レートであるため、書き込みポート１９４４、１９
４６がストールするのは、制御部１８３２が他のポート
からのサイクル要求で割り込みされた時のみ可能であ
る。書き込みポート１９４４、１９４６からＦＩＦＯ１
９２０、１９２２へのデータ転送に対するいかなる割り
込みも、できるだけ最小に維持するのが望ましい。
【０５１７】読み出しポート１９４８、１９５０は逆の
順で動作する。読み出しポート１９４８、１９５０が読
み出し要求を出すと、即刻、ＤＲＡＭサイクルが要求さ
れる。この要求に対する許可が得られるとメモリアレイ
１９１０が読まれ、対応するＦＩＦＯ１９３６、１９３
８にデータが書き込まれる。最初のデータワードがＦＩ
ＦＯ１９３６、１９３８に書き込まれるやいなや、読み
出しポート１９４８、１９５０による読み出しが可能に
なる。このように最初のデータワードを得るには初期遅
延が存在するが、その後の連続するデータワードの獲得
にはおそらくそれ以上の遅延は出て来ないのである。Ｄ
ＲＡＭの読み出しは、より高いプライオリティのＤＲＡ
Ｍ要求があるか、読み出しＦＩＦＯ１９３６、１９３８
が一杯になった場合、或は読み出しポート１９４８、１
９５０がそれ以上データを要求しなくなったら終了す
る。一旦このようにして読み出しが終了すると、ＦＩＦ
Ｏ１９３６、１９３８へプリセットされているデータワ
ードの数に余裕ができるまで再開されない。一旦読み出
しポートがサイクルを終了すると、ＦＩＦＯ１９３６、
１９３８に残っているいかなるデータも廃棄される。
【０５１８】常にＤＲＡＭコントロールが最小値を上回
るようにするため、プリセットされている数のデータワ
ードが全て転送されるまで（或は、対応するＦＩＦＯ１
９２０、１９２２が空になるか、読み出しＦＩＦＯ１９
３６、１９３８が一杯になるまで）バーストが割り込み
されないようにＤＲＡＭアクセスへの再仲裁は制限され
る。全てのアクセスポート１９４４、１９４６、１９４
８、１９５０はそれぞれに対応するバースト開始アドレ
スを持っており、これらはバーストの開始時にカウンタ
１９４２にラッチされている。このカウンタはポートに
対する取り引きのためのカレントアドレスを保持してお
り、例え転送が割り込みされても、いつでも正しいメモ
リアドレスで再開する事が可能である。現在アクティヴ
なＤＲＡＭサイクルのアドレスのみが多重化部１９４０
により選択され、行アドレスカウンタ１９１６と列アド
レスカウンタ１９１８に送られる。アドレスの低次Ｎビ
ットは列カウンタ１９１８に入力され、一方の上位アド
レスビットは行カウンタ１９１６へ入力される。多重化
部１９１４は、ＤＲＡＭの行アドレスタイムの間には行
カウンタ１９１６からメモリアレイ１９１０へ行アドレ
スを出力し、ＤＲＡＭの列アドレスタイムの間には列カ
ウンタ１９１８から列アドレスを送る。行アドレスカウ
ンタ１９１６と列アドレスカウンタ１９１８は、いかな
るバーストの開始時においてもメモリアレイＤＲＡＭ１
９１０へロードされる。これは、ポートサイクルの開始
時と、割り込みされたバーストの継続時の両方に当ては
まる事実である。列アドレスカウンタ１９１８は、それ
ぞれのメモリへの転送が起きた後にインクリメントさ
れ、行アドレスカウンタ１９１６は列アドレスカウンタ
１９１８がゼロに変わるとインクリメントされる。後者
の場合にはバーストが終了され、新たな行アドレスで再
開されなければならない。
【０５１９】本実施例では、メモリアレイ１９１０は４
×８ビットバイトラインを含んでおり、ワード当たり３
２ビットを構成すると仮定している。更に、それぞれの
書き込みポート１９４４、１９４６に対応する４バイト
の書き込みイネーブル信号のセット１９５０、１９５２
があり、個別的にデータがメモリアレイ１９１０内のそ
れぞれの３２ビットデータワードのそれぞれの８ビット
部分に書き込まれるようにする。メモリアレイ１９１０
に書き込まれるそれぞれのワード内のいかなるバイトに
データの書き込みに対するマスクを任意にかける事が可
能であるため、対応するＦＩＦＯ１９２６、１９２８に
それぞれのデータワードと共に書き込みイネーブル情報
を貯えておく必要がある。これらのＦＩＦＯ１９２６、
１９２８は書き込みＦＩＦＯ１９２０、１９２２のコン
トロールに用いられるのと同じ信号でコントロールされ
るが、ＦＩＦＯ１９２０、１９２２へのデータの書き込
みに必要とされる３２ビットの代わりに４ビットのみが
用いられる。同様に、多重化部１９３０は多重化部１９
１２と同じようにコントロールされる。選択された書き
込みイネーブルは、制御部１９３２へ入力され、制御部
はこれらの情報を用い、多重化部１９１２によりメモリ
アレイ１９１０へ入力される書き込みデータと同期して
メモリアレイ１９１０内のアドレスされたワードへの書
き込みを選択的に可能又は不可能にする。
【０５２０】図１４６の構成は制御部１９３２の制御下
で動作する。図１４７は、図１４６において制御部１９
３２の動作の詳細を示す状態図である。パワーアップの
後とリセットの完了時に、状態器は強制的にＩＤＬＥ１
００状態になり、この状態ですべてのＤＲＡＭコントロ
ール信号がインアクティブ（ｈｉｇｈ）になり、多重化
部１９１４は行アドレスをＤＲＡＭアレイ１９１０へ送
る。リフレッシュまたはサイクル要求が検出されると、
ＲＡＳＤＥＬ１１９６２状態へ遷移される。次のクロッ
クエッジでサイクル要求とリフレッシュがなくなった
ら、状態器はＩＤＬＥ１９００状態に戻る。そうでない
と、ＤＲＡＭ ｔＲＰ（ＲＡＳプリチャージタイミング
制限）周期が満たされた時にＲＡＳＯＮ１９６６状態へ
遷移され、この時、行アドレスストローブ信号ＲＡＳは
ローレベルになる。ｔＲＣＤ（ＲＡＳからＣＡＳへの遅
延タイミング制限）が満たされた後、ＣＯＬ１９６８状
態へ遷移され、ＤＲＡＭアレイ１９１０へ入力するため
の列アドレスを選択するように多重化部１９１４がスイ
ッチされる。次のクロックエッジでＣＡＳＯＮ１９７０
状態に遷移され、ＤＲＡＭ列アドレスストローブ（ＣＡ
Ｓ）信号がアクティブローになる。一旦、ｔＣＡＳ（Ｃ
ＡＳアクティヴタイミング制限）が満たされたら、ＣＡ
ＳＯＦＦ１９７２状態へ遷移され、この状態でＤＲＡＭ
列アドレスストローブ（ＣＡＳ）は再びインアクティヴ
ハイになる。ここで、更なるデータワードが転送される
ことになっていると共に、より高いプライオリティのサ
イクル要求や、リフレッシュが差し迫ってないか、或は
再仲裁するには速すぎる場合、それから一旦ｔＣＰ（Ｃ
ＡＳプリチャージタイミング制限）周期が満たされたら
ＣＡＳＯＮ１９７０状態へ復帰し、ＤＲＡＭ列アドレス
ストローブ（ＣＡＳ）は再びアクティヴローになる。も
し更なるデータワードの転送がない、或は再仲裁が発生
し、より高いプライオリティのサイクル要求や、リフレ
ッシュが差し迫っている場合、ｔＲＡＳ（ＲＡＳアクテ
ィヴタイミング制限）とｔＣＰ（ＣＡＳプリチャージタ
イミング制限）が両方満たされたら、その代わりにＲＡ
ＳＯＦＦ１９７４状態へ遷移される。この状態で、ＤＲ
ＡＭ行アドレスストローブ（ＲＡＳ）信号はインアクテ
ィヴハイになる。次のクロックエッジで状態器はＩＤＬ
Ｅ１８６０状態に復帰し、次のサイクル開始を準備す
る。
【０５２１】ＲＡＳＤＥＬ２ １９６４状態でリフレッ
シュ要求が検出されると、一旦ｔＲＰ（ＲＡＳプリチャ
ージタイミング制限）が満たされたら、ＲＣＡＳＯＮ
１９８０状態に遷移される。この状態でＤＲＡＭ列アド
レスストローブがアクティヴローになり、ＲＡＳリフレ
ッシュサイクルの前にＤＲＡＭ ＣＡＳを開始する。次
のクロックエッジで遷移はＲＲＡＳＯＮ １９７８へ行
われ、ＤＲＡＭ行アドレスストローブ（ＲＡＳ）はアク
ティヴローになる。ｔＣＡＳ（ＣＡＳアクティヴタイミ
ング制限）が満たされると遷移はＲＣＡＳＯＦＦ １９
７６へ行われ、ＤＲＡＭ列アドレスストローブ（ＣＡ
Ｓ）はインアクティヴハイになる。一旦ｔＲＡＳ（ＲＡ
Ｓアクティヴタイミング制限）が満たされると遷移はＲ
ＡＳＯＦＦ１９７４へ行われ、ＤＲＡＭ行アドレススト
ローブ（ＲＡＳ）はインアクティヴハイになり、有効的
にリフレッシュサイクルを終了させる。状態器は通常の
ＤＲＡＭサイクルのために上記のような振る舞いを継続
し、ＩＤＬＥ １９６０状態へ遷移する。
【０５２２】図１４６のリフレッシュカウンタ１９３４
は単純にカウンタであり、１５マイクロ秒当たりに一回
の固定レート、或は特殊ＤＲＡＭ業者の要求により定ま
ったレートでリフレッシュ要求信号を発生させる。リフ
レッシュ要求が発行されると、この要求は図１４７の状
態器により認知されるまで発行状態を続ける。このアク
ノレッジメントは、状態器がＲＣＡＳＯＮ１９８０状態
に入った時に行われ、状態器がリフレッシュ要求の撤去
を検出するまでその状態を続ける。
【０５２３】図１４８には、疑似コードフォームで図１
４６の仲裁器１９２４の動作が示されている。ここで
は、４つのサイクル要求発行者の中でどれにメモリアレ
イ１９１０へのアクセスを許可するかを決める方法と、
アクセスへの公平さを保つためにサイクル要求者のプラ
イオリティを修正するメカニズムを記述している。これ
らのコードに用いられたシンボルは図１４９に説明され
ている。
【０５２４】それぞれの要求発行者は、その要求のプラ
イオリティを表す４ビットを持っている。上位の２ビッ
トは一般の構成レジスタに設定されている構成値により
全般的なプライオリティにプリセットされている。プラ
イオリティの下位２ビットは仲裁者２４により更新され
る２ビットカウンタに収められている。仲裁の勝者を決
める際に、仲裁者１９２４は単にそれぞれの要求者の４
ビットの値を比較し、最高値の要求者にアクセスを許可
する。要求者にサイクルが許可されると、下位２ビット
のプライオリティカウンタの値はゼロになり、同一の上
位２ビットのプライオリティ値と勝者より低い下位２ビ
ットのプライオリティ値を持つ他の要求者の下位２ビッ
トのプライオリティカウントは全て１ずつインクリメン
トされる。この結果、今メモリアレイ１９１０へのアク
セスを許可された要求者は同一の上位２ビットプライオ
リティ値を持つ要求者の間で最も低いプライオリティに
なる。上位２ビットのプライオリティ値が勝者とは違っ
た値を持つ要求者の下位２ビットのプライオリティ値は
影響されない。プライオリティの上位２ビットの値は要
求者の全般的なプライオリティを決め、下位２ビットの
値は同一の上位プライオリティの要求者の間で公平な仲
裁スキームを実現している。このスキームを用いること
により、ハードウェアで結線された固定プライオリティ
（それぞれの要求者の上位２ビットがユニーク）から部
分的な入れ替えと、部分ハードウェア結線（全てではな
いが、一部の上位２ビットプライオリティが他のと異な
る）、厳密に公平な入れ替え（全ての上位２ビットのプ
ライオリティ値が同一）までのいろいろな仲裁スキーム
が実現できる。
【０５２５】図１４９は、それぞれの要求者に対するプ
ライオリティビットの構造とそのビットの利用法を示し
ている。ここでは、図１４８に用いられているシンボル
の意味も定義されている。上記の実施例で各種のＦＩＦ
Ｏ１９２０、１９２２、１９３８、それから１９３６は
幅３２ビット、深さ３２ワードである。この深さは効率
と消費される回路エリアの間の良い線での妥協を与えて
いる。しかし、深さの値は、パフォーマンスの変化と共
に特定のアプリケーションのニーズに合わせて変えられ
る。
【０５２６】また、ここに示されている４ポート構成は
単に一つの実施例である。メモリアレイと読み出しまた
は書き込みポートのいずれかとの間に単一のＦＩＦＯバ
ッファを用意するだけでも効果は得られる。しかし、多
数の読み出しと書き込みポートを用いると最高のスピー
ド向上が得られることになる。 ３．１８．９ 他モジュール 他モジュール２３９は、コプロセッサ２２４の動作、リ
セット同期、内部診断信号を必要に応じて外部ピンにま
わすことによるエラーと割り込み信号のマルチプレクシ
ング、ＣＢｕｓの内部と外部フォームとの間のインタフ
ェーシングや内部と一般Ｂｕｓ信号の一般／外部Ｃｂｕ
ｓ出力ピンへのマルチプレクシングなどのためのクロッ
クの発生と選択を行う。勿論他モジュール２３９の動作
は、用いられるＡＳＩＣテクノロジによるクロッキング
への要求と具現詳細により異なる。
【０５２７】３．１８．１０ 外部インターフェース制
御部 次に記述される本発明の特徴は、仮想メモリを共有する
コプロセッサを有するホストコンピュータで仮想メモリ
を提供するための方法と装置に関連している。本発明の
実施例は、コプロセッサがホストプロセッサと連動し仮
想メモリモードで動作可能になるよう模索している。
【０５２８】特に、コプロセッサはホストプロセッサの
仮想メモリモードで動作することが可能である。コプロ
セッサには、ホストプロセッサの仮想メモリテーブルを
参照することができる仮想メモリ対物理メモリマッピン
グデバイスが含まれており、コプロセッサにより生成さ
れた命令アドレスをホストプロセッサのメモリ内の対応
する物理アドレスにマッピングする。むしろ、仮想メモ
リ対物理メモリマッピングデバイスは、グラフィックイ
メージを生成するためにコンピュータグラフィックコプ
ロセッサの一部を形成する。コプロセッサには、イメー
ジに種々の複雑な動作を行える多数のモジュールが含ま
れる。マッピングデバイスはコプロセッサとホストプロ
セッサとの間の相互作用に関与するのである。
【０５２９】外部インターフェース制御部（ＥＩＣ）２
３８は、コプロセッサのＰＣＩ Ｂｕｓと一般Ｂｕｓへ
のインターフェースを提供する。更に外部インターフェ
ース制御部は、コプロセッサの内部仮想アドレス空間と
ホストシステムの物理アドレス空間との間をつなぐメモ
リマネジメントも提供する。外部インターフェース制御
部２３８は、入力インターフェーススイッチ２５２から
の要求に応じてホストメモリからデータを読み出す時
や、結果オーガナイザ２４９からの要求に応じてホスト
メモリにデータを書き込む時にＰＣＩ Ｂｕｓ上のマス
タとして作動する。ＰＣＩ Ｂｕｓへのアクセスは、
“ＰＣＩ Ｌｏｃａｌ Ｂｕｓ Ｓｐｅｃｉｆｉｃａｔ
ｉｏｎ，ｄｒａｆｔ ２．１”ＰＣＩ ｓｐｅｃｉａｌ
ｉｎｔｅｒｅｓｔ ｇｒｏｕｐ，１９９４の標準に従
って具現する。
【０５３０】外部インターフェース制御部２３８は、入
力インターフェーススイッチ２５２と結果オーガナイザ
２４９からのＰＣＩ取り引きのための同時要求を仲裁す
る。仲裁は構成可能であるのが望ましい。受け取った要
求のタイプには、一度にホストコプロセッサの１行以下
のキャッシュライン読み出しや、ホストの１行と２行の
間のキャッシュラインの読み出しと、２行又はそれ以上
のキャッシュラインの読み出しが含まれる。長さ無制限
の書き込みも外部インターフェース制御部２３８により
具現される。更に外部インターフェース制御部２３８
は、随意にデータのプリフェッチングも行う。
【０５３１】外部インターフェース制御部２３８の構築
には、全てのコプロセッサの内部モジュールのために仮
想メモリからホストの物理メモリへのアドレスマッピン
グを提供するメモリマネジメントが含まれる。このマッ
ピングは、アクセスを要求するモジュールに対し完全に
透明である。外部インターフェース制御部２３８がホス
トメモリへのアクセス要求を受け取ると、メモリマネジ
メントユニットを初期化して、その要求されたアドレス
を変換する。メモリマネジメントユニットがアドレスの
変換に失敗すると、場合によっては一つまたはそれ以上
のＰＣＩ Ｂｕｓの取り引きがアドレスの変換を完了す
る結果になる。これは、メモリマネジメントユニット自
身がＰＣＩ Ｂｕｓへ取り引きを要求するもう一つのソ
ースになれることを意味する。入力インターフェースス
イッチ２５２や結果オーガナイザ２４９から要求された
バーストが仮想ページの境界を越えると、外部インター
フェース制御部２３８は自動的にメモリマネジメントユ
ニットを作動し、全ての仮想アドレスのマッピングを正
しくやり直す。
【０５３２】メモリマネジメントユニット（ＭＭＵ）
（図１５０の９１５）は、１６個のルックアサイドバッ
ファ（ＴＬＢ）が基本になっている。ＴＬＢは仮想対物
理アドレスマッピングのキャッシュとして作動する。Ｔ
ＬＢでは次のような作業が可能である。 １）比較：仮想アドレスが与えられると、ＴＬＢは対応
する物理アドレスかＴＬＢミス信号（アドレスにマッチ
する有効なエントリがない場合）のいずれかを返す。
【０５３３】２）置換：ＴＬＢには、既存エントリや有
効でないエントリの代わりに新しい仮想対物理マッピン
グが書き込まれる。 ３）無効化：仮想アドレスが与えられた時、ＴＬＢのエ
ントリにマッチするとマッチしたエントリを無効化す
る。 ４）全無効化：すべてのＴＬＢエントリを無効化する。
【０５３４】５）読み出し：ＴＬＢエントリの仮想や物
理アドレスは、４ビットアドレスベースで読み出され
る。テストのみに用いられる。 ６）書き込み：ＴＬＢエントリの仮想や物理アドレス
は、４ビットアドレスベースで書き込まれる。 ＴＬＢ内のエントリは図１５１に示すようなフォーマッ
トになっている。それぞれの有効なエントリは、２０ビ
ットの仮想アドレス６７０、２０ビットの物理アドレス
６７１、それから対応する物理ページが書き込み可能か
否かを表すフラグで構成される。エントリの許容ページ
サイズは４Ｋバイトである。ＭＭＵ内のレジスタは、比
較に用いられた１０ビットまでのアドレスにマスクをか
けるのに用いることができる。これによってＴＬＢのペ
ージは４Ｍバイトまでサポートされる。マスクレジスタ
は１つのみであるため、すべてのＴＬＢエントリは同サ
イズのページを参照する。
【０５３５】ＴＬＢには、“Ｌｅａｓｔ−Ｒｅｃｅｎｔ
ｌｙ Ｕｓｅｄ”（ＬＲＵ）置換アルゴリズムが用いら
れている。新しいエントリは最も長い時間が経過したエ
ントリに上書きされる。なぜなら、それは最後に書き込
まれたか、或は比較作業で一致したものだからである。
これは無効なエントリがない場合のみに適用される。無
効なエントリがある場合には、有効なエントリに上書き
する前に無効なエントリに書き込まれる。
【０５３６】図１５２はＴＬＢ比較操作の流れを示す。
受け取られた仮想アドレス８８０は８８１〜８８３の３
つの部分に分けられる。下位１２ビット８８１は常にペ
ージ内のオフセットの部分であるため、対応する物理ア
ドレスビット８８５へダイレクトに送られる。次の１０
ビット８８２は、マスクビットにより設定された通り、
ページサイズによってオフセットの部分か、ページ番号
の部分かのいずれかである。マスクレジスタ８８７内の
ゼロの値は、ビットがページオフセットの部分であるた
めＴＬＢ比較に用いてはいけないということを示してい
る。１０アドレスビットは１０マスクビットとロジカル
に“ＡＮＤＥＤ”（論理積）され、ＴＬＢルックアップ
のために下位１０ビットの仮想ページ番号８８９を与え
る。仮想アドレスの上位１０ビット８８３は、仮想ペー
ジ番号８８９の上位１０ビットとしてダイレクトに用い
られる。
【０５３７】このように生成された２０ビットの仮想ペ
ージ番号はＴＬＢに送られる。これがエントリの１つと
一致すると、ＴＬＢは対応する物理ページ番号８７２と
一致した位置の番号を返す。物理アドレス８７３は、マ
スクレジスタ８８７を再び用いて物理ページ番号から生
成される。物理ページ番号８７２の上位１０ビットは物
理アドレス８７３の上位１０ビットとしてダイレクトに
用いられる。物理アドレス８７２の次の１０ビットは、
物理ページ番号（対応するマスクビットが１の場合）か
仮想アドレス（マスクビットが０の場合）かのいずれか
から８７５に選択される。物理アドレスの下位１２ビッ
ト８８５は仮想アドレスからダイレクトに与えられる。
【０５３８】最後に、マッチに従いＬＲＵバッファ８７
６が更新され、マッチされたアドレスの使用を表す。Ｔ
ＬＢミスは、入力インターフェーススイッチ２５２や結
果オーガナイザ２４９がＴＬＢ８７２に存在しない仮想
アドレスへのアクセスを要求した時に発生する。この場
合、ＭＭＵは要求されたアクセスの処理を進める前に、
ホストメモリ２０３のページテーブルから要求された仮
想対物理変換をフェッチし、それをＴＬＢに書き込まな
ければならない。
【０５３９】ページテーブルはホストメインメモリのハ
ッシュテーブルである。それぞれのページテーブルエン
トリは、図１５３に示すようなフォーマットの２つの３
２ビットワードで構成されている。２番目のワードは物
理アドレスのための上位２０ビットを構成し、下位１２
ビットは予約されている。対応する仮想アドレスの上位
２０ビットは最初のワードに与えられている。下位１２
ビットには有効（Ｖ）ビットと書き込み可能（Ｗ）また
は“リードオンリ”ビットが含まれており、残りの１０
ビットは予約されている。
【０５４０】ページテーブルエントリには、基本的にＴ
ＬＢエントリと同じ情報が含まれている。ページテーブ
ルの余分のフラグは予約されている。ページテーブル自
身は、通常メインメモリ２０３内の複数のページにわた
って分散され、一般に仮想空間と隣接していて物理空間
とは接していない。ＭＭＵには、ソフトウェアにより設
定された１６のページテーブルポインタのセットが含ま
れており、それぞれはページテーブルの部分を含んでい
る４Ｋバイトメモリ領域への２０ビットポインタであ
る。これは、コプロセッサ２２４が６４Ｋバイトサイズ
のページテーブルをサポートし、８Ｋページマッピング
を有することを意味している。４Ｋバイトページサイズ
のシステムにおいて、これは最大３２Ｍバイトのマッピ
ングされた仮想アドレス空間を意味する。むしろページ
テーブルポインタは、ＴＬＢに用いられるページサイズ
とは関係なく、常に４Ｋバイトのメモリ領域を参照する
ことである。
【０５４１】ＴＬＢミス後のＭＭＵ操作は、次のように
図１５４の６９０に示している。 １．ＴＬＢに存在しない仮想ページ番号８９１上のハッ
シュファンクション８９２を実行し、ページテーブルへ
１３ビットのインデックスを生成する。 ２．ページテーブルインデックス８９４、８９６の上位
４ビット８９４を用い、ページテーブルポインタ８９５
を選択する。
【０５４２】３．２０ビットのページテーブルポインタ
８９５とページテーブルインデックス８９６の下位９ビ
ットを連結し、最下位３ビットに０００を設定すること
により（ページテーブルエントリはホストメモリ内の８
バイトを占めるため）、要求されたページテーブルエン
トリの物理アドレス８９０を生成する。 ４．ページテーブルエントリの物理アドレス８９８から
始め、ホストメモリから８バイトを読み出す。
【０５４３】５．８バイトのページテーブルエントリ９
００がＰＣＩバスへ返されたとき、ＶＡＬＩＤビットが
１にセットされていれば仮想ページ番号はＴＬＢミスを
起こした元の仮想ページ番号と比較される。両者がマッ
チしないと、上記のプロセスを用いて次のページテーブ
ルエントリがフェッチされる（物理アドレスは８バイト
ずつインクリメントされる）。この過程はマッチする仮
想ページ番号のページテーブルエントリが見つかるま
で、或は無効なページテーブルエントリに遭うまで続け
られる。無効なページテーブルエントリに遭った場合に
は、ページフォールトエラーが出され処理は中止する。
【０５４４】６．マッチする仮想ページ番号を有するペ
ージテーブルエントリが見つかると、置換操作によって
完全なエントリがＴＬＢに書き込まれる。新しいエント
リはＬＲＵバッファ８７６によってポイントされたＴＬ
Ｂ位置に置かれる。それからＴＬＢの比較作業が再び行
われ、順調に続いて、元の要求されたホストメモリアク
セスの処理が可能になる。新しいエントリがＴＬＢに書
き込まれると、ＬＲＵバッファ８７６は更新される。
【０５４５】ＥＩＣ２３８に具現されているハッシュフ
ァンクション８９２は、２０ビットの仮想ページ番号
（ｖｐｎ）に対し、次の方程式を用いる。 ｉｎｄｅｘ＝（（ｖｐｎ＞＞Ｓ１）ＸＯＲ（ｖｐｎ＞＞
Ｓ２）ＸＯＲ（ｖｐｎ＞＞Ｓ３））＆Ｏｘ１ｆｆｆ； ここで、Ｓ１、Ｓ２、Ｓ３は独立的にプログラム可能な
シフト量（正、又は負）で、それぞれ４つの値を取るこ
とができる。
【０５４６】ページテーブルの線形探索が４Ｋバイトの
境界を越えると、ＭＭＵは自動的に次のページテーブル
ポインタを選択し、正しい物理メモリ位置で探索を継続
する。この作業には、ページテーブルの最後から最初へ
のラッピングが含まれる。ページテーブルは、探索が常
に終了されるように常に少なくとも１つの無効（ｎｕｌ
ｌ）エントリを含んでいる。
【０５４７】ソフトウェアがホストメモリ内のページを
置換するたびに、新しい仮想ページのためのページテー
ブルエントリを追加し、置換されたページに対応するエ
ントリを削除しなければならない。また、古いページテ
ーブルエントリはコプロセッサ２２４のＴＬＢにキャッ
シュされてはいけない。これは、ＭＭＵ内のＴＬＢ無効
化サイクルを果たすことにより行われる。
【０５４８】無効化サイクルは無効化作業を引き起こす
ビットと共に無効化される仮想ページ番号をし、ＭＭＵ
へのレジスタ書き込みを通じて果たされる。このレジス
タ書き込みは、ソフトウェアによって直接、或は命令デ
コーダにより割り込みされた命令を通じて果たされる。
無効化作業は、提供された仮想ページ番号のためにＴＬ
Ｂ上で果たされる。ＴＬＢエントリにマッチすると、エ
ントリは無効にマークされ、無効化された位置が次の置
換作業で用いられるようにＬＲＵテーブルが更新され
る。
【０５４９】未決定の無効化作業はいかなる未決定のＴ
ＬＢ比較より高いプライオリティを持っている。無効化
作業が完了すると、ＭＭＵは無効化ビットをクリアし、
次の無効化処理が可能であることを知らせる。ＭＭＵが
要求された仮想アドレスのための有効なページテーブル
エントリを見つけられない場合、これをページフォルト
という。ＭＭＵはエラー信号を出し、フォルトを起こし
た仮想アドレスをソフトウェアがアクセス可能なレジス
タに保管する。ＭＭＵはアイドル状態に入り、エラーが
解決されるまで待機する。割り込みがクリアされると、
ＭＭＵは次の要求された取り引きから再び作業を始め
る。
【０５５０】読み出し専用とマークされた（書き込み可
能とマークされてない）ページへの書き込み作業がなさ
れた時にもページフォルトが出される。外部インターフ
ェース制御部（ＥＩＣ）２３８は、一般バスへアドレス
されている入力インターフェーススイッチ２５２と結果
オーガナイザ２４９からの取り引き要求に応じられる。
それぞれの要求モジュールは現在の要求が一般バス用か
あるいはＰＣＩバス用かを表す。入力インターフェース
スイッチ２５２と結果オーガナイザ２４９とのコミュニ
ケーションに共通バスを用いるのとは異なり、一般バス
要求へのＥＩＣ操作はＰＣＩ要求への操作と完全に分か
れている。更にＥＩＣ２３８は、一般バス空間にダイレ
クトにアドレスするＣｂｕｓ取り引きタイプにも応じら
れる。
【０５５１】図１５０は、外部インターフェース制御部
２３８の構造を示している。ＩＢｕｓ要求は多重化部９
１０を通り、多重化部９１０は要求の目的地をもとにし
て（ＰＣＩまたは一般バス）適当な内部モジュールへ要
求を導く。一般バスへの要求は、ＲＢｕｓとＣＢｕｓも
持っている一般バス制御部９１１へ送られる。ＲＢｕｓ
上の一般バスとＰＣＩバス要求は異なるコントロール信
号を用いるため、このバスには多重化部が必要とされな
い。
【０５５２】ＰＣＩバスへ導かれたＩＢｕｓ要求はＩＢ
ｕｓドライバ（ＩＢＤ）９１２によって扱われる。同様
に、ＰＣＩへのＲＢｕｓ要求はＲＢｕｓレシーバ（ＲＢ
Ｒ）９１４によって処理される。ＩＢＤ９１２とＲＢＲ
９１４は仮想アドレスを、物理アドレスを返すメモリマ
ネジメントユニット（ＭＭＵ）９１５に送る。ＩＢＤ、
ＲＢＲ、それからＭＭＵは、それぞれＰＣＩトランザク
ションを要求できて、これらはＰＣＩマスタモード制御
部（ＰＭＣ）９１７によって生成され、コントロールさ
れる。ＩＢＤとＭＭＵはＰＣＩ読み出しのみを要求し、
ＲＢＲはＰＣＩ書き込みのみを要求する。
【０５５３】別個のＰＣＩターゲットモード制御部（Ｐ
ＴＣ）９１８は、ターゲットとしてコプロセッサへアド
レスされた全てのＰＣＩトランザクションを処理する。
これはＣＢｕｓマスタモード信号を命令制御部へ送り、
すべての他モジュールへのアクセスを可能にする。ＰＴ
Ｃは、返されたＣＢｕｓデータをＰＭＣ経由でＰＣＩバ
スへ送るため、ＰＣＩデータバスピンのコントロールは
単一のソースから出される。
【０５５４】ＥＩＣレジスタとモジュールメモリへアド
レスされたＣＢｕｓトランザクションは標準ＣＢｕｓイ
ンターフェース７によって扱われる。全てのサブモジュ
ールはコントロールレジスタからビットをもらい、ステ
ータスレジスタにビットを返す。これらは標準ＣＢｕｓ
インターフェース内部に位置している。ＰＣＩバストラ
ンザクションのためのパリティ生成とチェックは、ＰＭ
ＣとＰＴＣのコントロール下で作動するパリティ生成と
チェック（ＰＧＣ）モジュール９２１によって処理され
る。生成されたパリティは、パリティエラー信号と同様
にＰＣＩバスへ送られる。パリティチェックの結果は、
エラーレポートのためにＰＴＣのコンフィギュレーショ
ンレジスタにも送られる。
【０５５５】図１５５は、図１５０のＩＢｕｓドライバ
９１２の構造を示している。受け入れたＩＢｕｓアドレ
スとコントロール信号はサイクルの始点でラッチされる
９３０。オアゲート９３１はサイクルの始まりを検出
し、コントロールロジック９３２に開始信号を発生す
る。仮想ページ番号を形成するラッチ９３０の上位アド
レスビットはカウンタ９３５にロードされる。仮想ペー
ジ番号は、９３６にラッチされた物理ページ番号を返す
ＭＭＵ９１５（図１５０）へ送られる。
【０５５６】物理ページ番号と下位仮想アドレスビット
は、マスク９３７によって再結合され、ＰＭＣ７１７
（図１０２）へのＰＣＩ要求のためのアドレス９３８を
形成する。また、サイクルのためのバーストカウントも
カウンタ９３９にロードされる。プリフェッチ動作は異
なるカウンタ９４１とアドレスラッチと比較回路９４３
を用いる。ＰＭＣから返されたデータは、データがプリ
フェッチの一部か否かを表すマーカと共にＦＩＦＯ９４
４にロードされる。データがＦＩＦＯ９４４の前の部分
で使用可能になってくると、ラッチ９４５、９４６経由
で読み出し、ロジックによりクロックアウトされる。読
み出しロジック９４６はＩＢｕｓアクノレッジメント信
号も生成する。
【０５５７】中央コントロールブロック９３２は、状態
器を含め、全てのアドレスとデータ要素の順次処理、そ
れからＰＭＣへのインターフェースをコントロールす
る。仮想ページ番号カウンタ９３５は、ＩＢｕｓアドレ
スからのページ番号ビットで、ＩＢｕｓトランザクショ
ンの開始と共にロードされる。この２０ビットカウンタ
の上位１０ビットは常に受け入れるアドレスからくる。
下位１０ビットに対しては、それぞれのビットは対応す
るマスクビット９３７が１にセットされていれば受け入
れるアドレスからロードされ、そうでないと、カウンタ
ビットが１にセットされる。２０ビットの値はＭＭＵイ
ンターフェースへ送られる。
【０５５８】通常の動作で、仮想ページ番号は初期アド
レス変換の後で用いられない。しかし、ＩＢＤがバース
トのページ境界越えを検出した場合には、仮想ページカ
ウンタがインクリメントされ、もう１つの変換が行われ
る。カウンタがロードされた時仮想ページ番号の一部で
ない下位ビットが１にセットされているため、２０ビッ
トの値への単純インクリメントは実際のページ番号フィ
ールドのインクリメントをもたらす。インクリメントさ
れた後、次のインクリメントのためにカウンタをセット
アップするために、マスクビット９３７が再び用いられ
る。
【０５５９】物理アドレスは、変換後、ＭＭＵが有効な
物理ページ番号を返すたびにラッチされる９３６。マス
クビットは、返された物理ページ番号と元の仮想アドレ
スビットとを正しく結合するために用いられる。物理ア
ドレスカウンタ９３８は物理アドレスラッチ９３６から
ロードされる。これはＰＭＣからワードが返されるたび
にインクリメントされる。インクリメントされるたびに
カウンタはモニタされ、トランザクションがページ境界
を越えようとしているか否かを判断する。マスクビット
は、カウンタのどのビットが比較に用いられるかを判断
するのに使用される。カウンタがページ内に残っている
ワードの数が２つ以下であることを検出すると、コント
ロールロジック９３２に信号を出し、２つのデータ転送
後現在のＰＣＩ要求を終了し、必要に応じて新たなアド
レス変換を要求する。カウンタは新しいアドレス変換後
に再びロードされ、ＰＣＩ要求が再開する。
【０５６０】バーストカウンタ９３９は、トランザクシ
ョンの始点でＩＢｕｓバースト値と共にロードされる６
ビットのダウンカウンタである。これはＰＭＣからワー
ドが返されるたびにデクリメントされる。カウンタの値
が２つ以下になると、コントロールロジック９３２へ信
号を出し、これで２つのデータ転送後、ＰＣＩトランザ
クションを終了することができる（プリフェッチングが
可能でない限り）。
【０５６１】プリフェッチアドレスレジスタ９４３は、
いかなるプリフェッチの最初のワードの物理アドレスと
共にロードされる。続くＩＢｕｓトランザクションが開
始し、それからプリフェッチカウンタが少なくとも１つ
のワードが巧くプリフェッチされたことを示したら、ト
ランザクションの最初の物理アドレスがプリフェッチア
ドレスの値と比較される。両者がマッチすると、プリフ
ェッチデータはＩＢｕｓ引取りを満たすのに用いられ、
最後にプリフェッチされたワードの後のアドレスでＰＣ
Ｉトランザクション要求が開始する。
【０５６２】プリフェッチカウンタ９４１は４ビットの
カウンタで、プリフェッチ動作中にＰＭＣによってワー
ドが返されるたびに最大入力ＦＩＦＯの深さと同じカウ
ントまでインクリメントされる。続くＩＢｕｓトランザ
クションがプリフェッチアドレスとマッチすると、プリ
フェッチカウントがアドレスカウンタに足され、それか
らバーストカウンタから引かれ、ＰＣＩ要求が要求され
る位置で開始できるようになる。代わりに、ＩＢｕｓト
ランザクションがプリフェッチされたデータの一部だけ
を必要とすると、要求されたバーストの長さはプリフェ
ッチカウントから引かれ、それからラッチされたプリフ
ェッチアドレスに足され、残りのプリフェッチデータは
更なる要求を満たすために保留される。
【０５６３】データＦＩＦＯ９４４は、８ワード×３３
ビットの非同期フォールスルーＦＩＦＯである。ＰＭＣ
からのデータは、データがプリフェッチの一部であるか
否かを表すビットと共にＦＩＦＯに書きこまれる。ＦＩ
ＦＯの先端からのデータは、使用可能になるや否やＦＩ
ＰＯから読み出されＩＢｕｓへ送られる。データ読み出
し信号を生成するロジックはｃｌｋと同期して動作し、
ＩＢｕｓアクノレッジメント出力を発生する。トランザ
クションがプリフェッチされたデータを用いて満たされ
る場合に、コントロールロジックからの信号は、ＦＩＦ
Ｏから読み出すプリフェッチされたデータの数の情報を
を読み出しロジックに与える。
【０５６４】図１５６は、図１５０のＲＢｕｓレシーバ
９１４の構造を示している。コントロールは２つの状態
器９５０、９５１との間でスプリットされる。書き込み
状態器９５１はＲＢｕｓへのインターフェースをコント
ロールする。入力アドレス７５２はＲＢｕｓバーストの
始点でラッチされる。バーストのそれぞれのデータワー
ドは、バイトイネーブルと共にＦＩＦＯ７５４に書き込
まれる。ＦＩＦＯ９５４が充満するようになると書き込
みロジック９５１によってｒ−レディが取り消され、オ
ーガナイザがそれ以上のワードを書き込まないようにす
る。
【０５６５】書き込みロジック９５１は、再同期開始信
号を介してメイン状態器９５０にＲＢｕｓバーストの開
始を通知し、オーガナイザがそれ以上のワードを書き込
まないようにする。仮想ページ番号を形成する上位アド
レスビットはカウンタ９５７にロードされる。仮想ペー
ジ番号はＭＭＵへ送られ、ＭＭＵからは物理ページ番号
９５８が返される。物理ページ番号と仮想アドレスの下
位ビットはマスクに従って再結合され、カウンタ９６０
にロードされ、ＰＭＣへのＰＣＩ要求のためのアドレス
を提供する。ＰＣＩ要求のそれぞれのワードのためのデ
ータとバイトイネーブルは、すべてのＰＭＣＭインター
フェースコントロール信号も扱うメインコントロールロ
ジック９５０によってＦＩＦＯ９５４からクロックアウ
トされる。メイン状態器は、ビジー信号を介してアクテ
ィヴであることを示し、それは書き込み状態器へ再同期
して返される。
【０５６６】書き込み状態器９５１は、ｒ−ファイナル
を用いてＲＢｕｓバーストの終了を検出する。するとＦ
ＩＦＯ９５４へのデータのロードを中止し、メイン状態
器にＲＢｕｓバーストが終了したことを通知する。メイ
ン状態器はデータＦＩＦＯが空になるまでＰＣＩ要求を
継続する。それからビジーを取り消し、書き込み状態器
が次のＲＢｕｓバーストを開始するようにする。
【０５６７】図１５０に再び戻り、メモリマネジメント
ユニット９１５は、ＩＢｕｓドライバ（ＩＢＤ）９１２
とＲＢｕｓレシーバ（ＩＢＲ）９１４のために仮想ペー
ジ番号から物理ページ番号への変換を担当する。図１５
７に、メモリマネジメントユニットの詳細を示してい
る。１６エントリの変換ルックアサイドバッファ（ＴＬ
Ｂ）９７０は、ＴＬＢアドレスロジック９７１から入力
データを受け取って出力を送り返す。状態器が含まれて
いるＴＬＢコントロールロジック９７２は、ＲＢＲまた
はＩＢＤからＴＬＢアドレスロジックにバッファされて
いる要求を受け取る。要求を受け取ると、入力のソース
とＴＬＢによって行われる作業を選択する。有効なＴＬ
Ｂ作業は、比較、無効化、全無効化、書き込みと読み出
しである。ＴＬＢ入力アドレスのソースとしては、ＩＢ
ＤとＲＢＲインターフェース（比較作業用）、ページテ
ーブルエントリバッファ９７４（ＴＬＢミスサービス
用）またはＴＬＢアドレスロジック内のレジスタなどが
ある。ＴＬＢは、ＴＬＢコントロールロジックにそれぞ
れの作業のステータスを返す。成功した比較作業からの
物理ページ番号はＩＢＤとＲＢＲへ送り返す。ＴＬＢは
最も最近アクセスされた（ＬＲＵ）位置の記録を保有
し、これはＴＬＢアドレスロジックにとっては書き込み
作業用の位置として用いるのに有用である。
【０５６８】比較作業が失敗した場合、ＴＬＢコントロ
ールロジック９７２はページテーブルアクセスコントロ
ールロジック９７６にＰＣＩ要求を開始するよう信号を
出す。ページテーブルアドレスゼネレータ９７７は、内
部ページテーブルポインタレジスタを用い、仮想ページ
番号をもとにＰＣＩアドレスを生成する。ＰＣＩ要求か
ら返されたデータは、ページテーブルエントリバッファ
９７４へラッチされる。要求される仮想アドレスにマッ
チするページテーブルエントリが見つかると、物理ペー
ジ番号がＴＬＢアドレスロジック９７７へ送られ、その
後ページテーブルアクセスコントロールロジック９７６
はページテーブルアクセスが完了したことを通知する。
それからＴＬＢコントロールロジック９７２は、ＴＬＢ
に新たなエントリを書き込み、比較作業を再び開始す
る。
【０５６９】ＳＣＩへのレジスタ信号とＳＣＩからのレ
ジスタ信号は両方の方向に再同期される９８０。信号は
全てのサブモジュールへ行き来する。モジュールメモリ
インターフェース９８１は、標準ＣＢｕｓインターフェ
ースからＴＬＢとページテーブルポインタメモリ要素へ
のアクセスをデコードする。ＴＬＢアクセスは読み出し
専用で、データを得るためにＴＬＢコントロールロジッ
クを用いる。ページテーブルポインタは読み出し・書き
込み両方可能で、モジュールメモリインターフェースに
よってダイレクトにアクセスされる。これらのパスには
同期回路も含まれている。
【０５７０】３．１８．１１ 周辺インターフェース制
御部 図１５８には、図２の周辺インターフェース制御部（Ｐ
ＩＣ）の一例を詳細に示している。ＰＩＣ２３７は、外
部周辺デバイスへ、又はデバイスからデータを転送する
いくつかのモードの１つで動作する。基本的なモード
は、 １）ビデオ出力モード：このモードで、データは外部ビ
デオクロックとクロック・データイネーブルのコントロ
ール下で、周辺へ転送される。ＰＩＣ２３７は、出力デ
ータに対し必要とされるタイミングで出力クロックとク
ロックイネーブルサインを送る。
【０５７１】２）ビデオ入力モード：このモードで、デ
ータは外部ビデオクロックとクロック・データイネーブ
ルのコントロール下で、周辺へ転送される。 ３）セントロニクスモード：このモードは、ＩＥＥＥ
１２８４標準に定義されている標準プロトコルに従い、
周辺へと周辺からデータを転送する。 ＰＩＣ２３７は、必要に応じて、内部データソースや目
的地から外部インターフェースのプロトコルを分離す
る。内部データソースは、出力データの単一ストリーム
にデータを書き込み、選択されているモードによって外
部周辺機器へ転送される。同様に、外部周辺からの全て
のデータは単一入力データストリームに書き込まれ、可
能な内部データ目的地の１つに要求されたトランザクシ
ョンを満たすのに用いられる。
【０５７２】可能な出力データのソースとしては、ＬＭ
Ｃ２３６（ＡＢｕｓを用いる）、ＲＯ２４９（ＲＢｕｓ
を用いる）、それから一般ＣＢｕｓの３つが挙げられ
る。ＰＩＣ２３７は、これらのデータソースからのトラ
ンザクションに一度に１つのみに応答する。１つのソー
スからのトランザクションは次のソースが考慮される前
に完全に終了するのである。一般に、いつでも１つのみ
のデータソースしかアクティヴになってはならないので
ある。２つ以上のソースがアクティヴになった場合には
ＣＢｕｓ、ＡＢｕｓ、ＲＢｕｓのプライオリティで順に
処理される。
【０５７３】通常通り、モジュールはＰＩＣの内部レジ
スタが含まれている標準ＣＢｕｓインターフェース９９
０のコントロール下で動作する。更に、ＣＢｕｓインタ
ーフェース９９２は、コプロセッサ２２４を介して周辺
デバイスをアクセスし、コントロールすることができ
る。ＡＢｕｓインターフェース９９１もローカルメモリ
制御部とのメモリ相互作用を処理することができる。結
果オーガナイザ２４９に加え、ＡＢｕｓインターフェー
ス９９１とＣＢｕｓインターフェース９９２は両方とも
バイト−ワイドＦＩＦＯが含まれている出力データパス
９９３へデータを送る。出力データパスへのアクセス
は、どのソースが出力ストリームに対してプライオリテ
ィまたは所有権を持っているかを常にチェックする仲裁
者によってコントロールされる。出力データパスは、ど
っちがイネーブルになっているかによってビデを出力制
御部９９４とセントロニクス制御部９９７とインターフ
ェースする。それぞれのモジュール９９４、９９７は出
力データパスの内部ＦＩＦＯから一度に１バイトを読み
出す。セントロニクス制御部９９７は、周辺デバイスを
コントロールするために標準セントロニクスデータイン
ターフェースを具現する。ビデオ出力制御部には、要求
されるビデオ出力プロトコルに従い、出力パッドをコン
トロールするロジックが含まれている。同様に、ビデオ
入力制御部９９８には、用いられているいかなるビデオ
入力標準もコントロールするロジックが含まれている。
ビデオ入力制御部９９８は入力データパスユニット９９
９へ出力を出し、これは再びビデオ入力制御部９９８か
セントロニクス制御部９９７かのいずれかによって一度
に１バイトずつ非同期でＦＩＦＯに書き込まれるデータ
とバイトワイド入力ＦＩＦＯを構成する。
【０５７４】データタイマ９９６には種々のカウンタが
含まれており、出力データパス９９３と入力データパス
９９９内のＦＩＦＯの現在状態をモニタするために用い
られている。以上のことから、コプロセッサを用いると
多重イメージまたは単一イメージの多重部分を同時に生
成するために二重ストリームの命令を実行するのが可能
に思われる。一次命令ストリームは現在ページの出力イ
メージを得るのに用いられ、一次命令ストリームがアイ
ドルになっている間に次のページのレンダリングを始め
るために二次命令ストリームを用いることができる。そ
の結果、標準モードの動作で、現在ページのイメージは
レンダリングされてからＪＰＥＧコーダ２４１を用いて
圧縮される。イメージをプリントする必要がある時に、
コプロセッサ２４１は二度ＪＰＥＧコーダ２４１を用い
てＪＰＥＧエンコーデッドイメージを解凍する。出力デ
バイスにからそれ以上のＪＰＥＧデコーデッドイメージ
の部分が必要とされないアイドルタイムの間に、次のペ
ージまたはバンドの構成のために命令を実行するのが可
能である。一般にこのプロセスは、コプロセッサの動作
オーバーラップにより、イメージを生成するレートを上
げる。特に、コプロセッサ２２４を用いると、コプロセ
ッサに付いたプリンタによってプリントが行われ、結果
的にレンダリングスピードが上がるため、イメージプロ
セシング作業のスピードアップの面でベネフィットが得
られるのである。
【０５７５】上記好適な実施例は本発明の１つの実施形
態であり、本発明の範囲を外れずに当業者にとって自明
な修正ができることが、以上から明らかであろう。
【０５７６】付録Ａ コプロセッサマイクロプログラミング この節では新しい命令の実行毎にコプロセッサ内で行わ
れる動作について詳述する。命令実行の間にコプロセッ
サにより行われるすべてのセルフコンフィグレーション
は内部のレジスタのリード／ライトにより実現されてお
り、従って、コプロセッサは外部のＣバスインターフェ
ースあるいはホストによってＰＣＩバスインターフェー
スを用いることで完全にマイクロプログラミング可能で
ある。但し、ホストを用いるマイクロプログラミングの
場合には一般的にホスト同期の問題から困難となること
が予想される。本章は読者がコプロセッサについて以下
の点で十分な知識を持っていることを前提している。 １．実行モデル ２．命令セットとコーディング ３．レジスタセット ４．内部構造 Ａ．１ 一般事項 Ａ１．１ コプロセッサのセットアップに関する一般事
項 コントロール命令とローカルＤＭＡ命令以外のすべての
命令については、コプロセッサで内のデータの流れは基
本的にピクセルオーガナイザの制御下におかれる。ピク
セルオーガナイザは入力データストリームの先頭のフェ
ッチ、データのカウント、及び最後のデータがフェッチ
された時期の決定について責任を持っている。コプロセ
ッサ内のその他のモジュールは基本的に、送られてきた
データに単に応答するだけである。 Ａ１．２ モジュールのコンフィグレーション順序 すべてのモジュールが命令毎にセットアップされるわけ
ではない。いくつかのモジュールは命令デコーディング
時に、全くコンフィグレーションされない。モジュール
のコンフィグレーション順序は常にＰＯ，ＤＣＣ，ＯＯ
Ｂ，ＯＯＣ，ＭＤＰ，ＪＣ，ＲＯ，ＰＩＣの順である。 Ａ１．３ その他のレジスタの設定 命令が、あるレジスタ値の設定を含んで符号化された場
合にはそのレジスタは次の順序に従うマイクロプログラ
ミングにより設定される。 １．設定されるべきレジスタを持つモジュールに、ほか
にレジスタセットが存在しなければ、そのレジスタはほ
かのいかなるレジスタ設定よりも先に設定される。 ２．設定されるべきレジスタを持つモジュールに、ほか
にもレジスタセットがあるときはそのレジスタはほかの
レジスタの設定が終わった後に、そのモジュールの＿ｃ
ｆｇレジスタの直前に設定される。 Ａ１．４ 整合性のない命令オペランドのコーディング 多くの命令は、オペランド及び結果のデータタイブが指
定されているので、ほかのデータタイプが指定された場
合には、無意味な結果を返す。各オペランドに対し、コ
プロセッサは次の手順で目的のオペランドのフォーマッ
トを決定する。 １．オペランドの内部フォーマットが１つのピクセル
（圧縮バイトあるいは非圧縮バイト）に特化されている
場合には、対応するオペランドオーガナイザはこれを反
映して設定される。データキャッシュコントローラはコ
ンフィグレーションされず、従ってノーマルモードで演
算が継続される。 ２．オペランドの内部フォーマットが「その他の形式」
に特化されている場合には、コプロセッサは命令からオ
ペランドのフォーマットを生成する。オペランドＢとオ
ペランドＣについては前進的である。オペランドＡにつ
いて「その他の形式」は元来指定されていなく、コプロ
セッサの振る舞いは定義されていない。対応するオペラ
ンドオーガナイザはバイパスモードになり、データキャ
ッシュコントローラは得られたフォーマットのオペラン
ドデータを管理するように設定される。マイクロプログ
ラミングは合理的に様々なモジュール間で相互独立であ
る。 Ａ１．５ 疑似命令の文法 ・命令の実行順序は左端の番号で決定される。 ・レジスタ名はＨｅｌｖｅｔｉｃａ Ｂｏｌｄ体でかか
れている。 ・レジスタフィールドはｒｅｇｉｓｔｅｒ．ｆｉｅｌｄ
によって示される。 ・Ｉ，Ｄは現在復号化されている命令ワードとデータワ
ードをそれぞれ示す。 ・Ａ，Ｂ及びＣは現在復号化されているオペランドワー
ドＡ、オペランドワードＢ、オペランドワードＣを示
す。 ・Ａ＿ｄｅｓｋｒｉｐｔｏｒ，Ｂ＿ｄｅｓｋｒｉｐｔｏ
ｒおよびＣ＿ｄｅｓｋｒｉｐｔｏｒは現在復号化されて
いる命令のデータワードのデスクリプタを示す。 ・Ｒは現在復号化されている命令の結果ワードを示す。 ・”Ｘ：Ｙ”はＸとＹの連結を示す。 ・”＠Ｘ”はコプロセッサのレジスタ番号Ｘを示す。 ・”Ｃｂｕｓ（Ｘ）”はＣバスオペレーションＸの実行
を示す。 ・”＊Ｃｂｕｓ（Ｘ）”はＣバスオペレーションＸによ
る受け取りデータを示す。 ・”＊Ｘ”は仮想メモリ番地Ｘを示す。 ・”？？”は不明な値、あるいは未定の値を示す。 ・”ｓｅｔ”はデータマニピュレーションレジスタの設
定を示す。 Ａ．２ 合成演算子 注： １．主要オペコードは０ｘＣと０ｘＤ ２．曖昧さは最上位アドレスのバイト（すなわち、最上
位バイト）であると考える。 ３．アキュムレータあるいはオペランドはプレ乗算され
ていてもよい。 ４．結果は非プレ乗算されていてもよい。 ５．命令長は入力ピクセルの数により定義されている。 Ａ．３ 芭空間変換 注： １．入力空間は常に３次元である。デフォルトでは３つ
の最下位なピクセルのチャネルである。曖昧さは排除さ
れる。 ２．カラーテーブルのフォーマットはひとつの出力チャ
ネルを含むものか、４つの出力チャネルを含むもののう
ちどちらかである。 Ａ．４ ＪＰＥＧ命令 注： １．オペコードは０ｘ２である。 ２．オペランドＣはセットするためのレジスタでもよ
い。 ３．オプションは多数存在する。 ・サブサンプリングを行う／行わない。 ・フィルタリングを行う／行わない。 ・１，３あるいは４スキャン。 ４．これらの命令は命令実行前に設定されたいくつかの
レジスタと関係している。 Ａ．４．１ 伸長 注：１．以下のレジスタは命令実行前に設定されている
必要がある。 ・ｒｏ＿ｉｄｒ：出力画像次元数レジスタ ・ｒｏ＿ｃｕｔ：出力カットレジスタ ・ｒｏ＿ｌｍｔ：出力制限レジスタ Ａ．４．２ 圧縮 注： １．以下のレジスタは命令実行前に設定されている必要
がある。 ・ｐｏ＿ｉｄｒ：出力画像次元数レジスタ ・ｊｃ＿ｒｍｌ：再スタートマーカのインターバル ・ｒｏ＿ｃｕｔ：出力カットレジスタ ・ｒｏ＿ｌｍｔ：出力制限レジスタ Ａ．５ データコーディング 注： １．すべてのデータコーディング操作は圧縮、圧縮解除
いずれの場合も同じ様に扱われる。これらの操作設定は
ＪＰＥＧの時とほとんど同じである。 ２．可能なエンコーディング操作 ・ハフマン符号化 ・予測符号化 ３．可能なデコーディング操作 ・高速ハフマン復号化 ・低速ハフマン復号化 ・ｐａｃｋｂｉｔｓ復号化（バージョンＡ） ・ｐａｃｋｂｉｔｓ復号化（バージョンＢ） ・予測復号化 ４．オペランドＣは設定するためのレジスタでも良い。 ５．以下のレジスタは命令実行前に設定されている必要
がある。 ・ｒｏ＿ｃｕｔ：出力カットレジスタ ・ｒｏ＿ｌｍｔ：出力制限レジスタ Ａ．６ 変換と畳み込み １．オペコードは０ｘ４（畳み込み）と０ｘ５（変
換）。 ２．コプロセッサは画像変換と画像畳み込みのそれぞれ
のために必要となるスーパーセットである操作を行う。
画像変換と画像畳込みの唯一の違いは、コプロセッサに
関する限り、画像変換ではカーネルステップサイズがカ
ーネルの大きさ（水平、垂直）なのに対して、畳込みで
はステップサイズが１ソースピクセルとなっていること
である。 ３．オプション： ・隣接ピクセルへのスナッピングおよび補間 ・ピクセル（カーネル）の蓄積を行うか否か ・ソースピクセルのプレ乗算を行うか否か ・最終結果のクランプ、ラッピング、絶対値 ４．注：変換と畳込みは元の位置には実行できない。つ
まり、ソースのポインタとデスティネーションのポイン
タが同じであるときは、その内容が破壊される。 Ａ．７ 行列乗算 注： １．オペコードは０ｘ３ ２．オプション： ・ソースピクセルのプレ乗算を行うか否か ・最終結果のクランプ、ラッピング、絶対値化 ・オペランドＣはレジスタに書き込んでも良い Ａ．８ ハーフトーン処理 注 １．オペコードは０ｘ７ ２．オプションはハーフトーンのレベル値のみ ３．ハーフトーンスクリーンが適切にメッシュあるいは
アンメッシュされているかぎり、ピクセルあるいはバイ
トに対して行うことができる。 Ａ．９ メモリーコピー 注： １．オペコードは０ｘ９２．この命令はメモリーコピー
の操作を完了するために、全く個別の機構を用いてい
る。 ・汎用データ転送命令はコプロセッサにおける通常のデ
ータフローを利用し、ＰＯおよびＲＯ内のデータ操作ユ
ニットを用いる様々な関数を利用できる。 ・ペリフェラルＤＭＡ命令はＰＩＣとＬＭＣ間の直接的
なコネクションを利用する。このことはデータ操作がで
きないことを意味し、後続の命令と同時実行が可能であ
る。 Ａ．９．１ 汎用データ転送 Ａ．９．２ ペリフェラルＤＭＡ転送 注： １．同時実行でもそうでなくとも良い。このことは、Ｉ
Ｃによって扱われている。 ２．オペランドＣは設定するレジスタでも良い ３．ＰＩＣはデータを扱うモジュールなので、この命令
はほかの”能動”命令と異なる。 Ａ．１０ フォトＣＤ伸長 この命令群は３つの異なる操作すなわち、水平補間、垂
直補間、残部融合から構成される。垂直補間と残部融合
の設定方法は同じである。 これら全ての命令のオペコ
ードは０ｘ９である。 Ａ．１０．１ 水平補間 注： １．ピクセルあるいはバイトに対して実行可能 ２．この命令はオペランドが１つの命令であり、オペラ
ンドＣは設定するレジスタでも良い。 Ａ．１０．２ 垂直補間と残部融合 注： １．垂直補間と残部融合の設定は同じである。 ２．ピクセルとバイトの両方に対して実行可能。 ３．この命令はオペランドが２つの命令であり、オペラ
ンドＣはレジスタセットでも良い。 Ａ．１１ 制御命令 注： １．制御命令は２種類の操作、すなわちフロー制御命令
と内部アクセス命令からなる。 Ａ．１１．１ フロー制御 注： １．オペコードは０ｘＢ ２．フロー制御命令は現在、各種ジャンプ命令と各種の
待機命令から成っている。 ３．コプロセッサ内では明確な設置は行われず、またこ
の命令は、”能動”命令ではない。つまり、ほかの命令
のようにコプロセッサ内のサブモジュールが実際に何か
を行ったりはしない。 ４．オペランドＣは設定するレジスタでも良い。 Ａ．１１．２ 内部アクセス（リード） 注： １．オペコードは０ｘＡ ２．リード命令はデータをコプロセッサ外に転送する。 ３．ＲＯが実際にコプロセッサ内ですべてを行う唯一の
モジュールである。 Ａ．１１．３ 内部アクセス（ライト） 注： １．オペコードは０ｘＡ ２．ライト命令はデータをコプロセッサ内に転送する。 ３．この命令は”能動”命令ではないので、ＩＣ以外の
モジュールは実際には何も行わない。 Ａ．１２ 予約された命令 注： １．オペコード０ｘ０，０ｘＦは予約されている。 ２．予約された命令はマスク可能なエラーを出す。 ３．これらの予約された命令はコプロセッサが今後改訂
されたときにほかの命令として使用されることになって
いる。 付録Ｂ：レジスタ １．１ レジスタおよびテーブル 本節ではコプロセッサのレジスタについて解説する。こ
れらのレジスタは３通りの方法で変更可能である。 １．特定のコプロセッサの命令群ははレジスタの読み書
きをするためにある。これらの命令群を用いることでレ
ジスタは、イニシエータのＰＩＣバスサイクルの開始あ
るいは汎用インターフェースのトランザクションを用い
て、ローカルメモリインターフェースに関連するメモリ
への、あるいはメモリからの読み書きが行われる。 ２．多くのレジスタは命令実行の副作用により内容が変
化する。命令実行のためにコプロセッサが自身の設定を
行うという主要な機構は、様々なレジスタを現在の状態
を反映するように設定することで実現されている。命令
実行終了後には各レジスタはコプロセッサの状態を反映
する。多くの典型的な処理はある命令により完全に特定
され、設定される。いくつかのレジスタでは命令実行の
直前に設定する必要がある。 「予約」レジスタビットの意味 あらゆるレジスタ或はその構成要素の「予約」の意味は
次の通りである。 ・予約された場所への書き込みは行えるが、そのデータ
は棄却される。 ・予約された場所からの読み込みは行えるが、そのデー
タは不定である 全ての特定されていないレジスタ及びレジスタフィール
ドは「予約」である。 １．１．１ レジスタの分類 コプロセッサ内のレジスタは本節に記述される振る舞い
に基づいて分類される。これらの記述は ・外部：モジュール外部（からのアクセス）。ＣＢｕｓ
インターフェースを用いた外部アクセスである。すなわ
ち、命令コントローラあるいは外部ＣＢｕｓインターフ
ェースによるターゲットモードのＰＣＩを用いる。注、
レジスタは、バイセットモードを介してＰＣＩバスがら
セットできない。 ・内部：モジュール内部（からのアクセス） 状態レジスタ 状態レジスタは外部からは読み込み専用で、内部からは
読み書き可能。 コンフィグ１レジスタ コンフィグ１レジスタは外部からは読み書き可能で、内
部からは読み込み専用である。コンフィグ１レジスタは
タイプＣのＣＢｕｓ操作はサポートせず（すなわち、ビ
ットセットモードをサポートしない）、アドレス値のよ
うなバイト（またはそれより大きな）コンフィギュレー
ション情報を保持するレジスタとして用いられる。 コンフィグ２レジスタ コンフィグ２レジスタも外部から読み書き可能で、内部
からは読み込み専用である。コンフィグ２レジスタはタ
イプＣのＣＢｕｓ操作（すなわちビットセットモード）
をサポートし、ビット単位で設定する必要のあるコンフ
ィギュレーション情報を保持するレジスタとして用いら
れる。 コントロール１レジスタ コントロール１レジスタは外部および内部から読み書き
可能。コントロール１レジスタはタイプＣのＣＢｕｓ操
作をサポートせず（すなわちビットセットモードをサポ
ートしない）、アドレス値のようなバイト（またはそれ
より大きなコントロール情報を保持するレジスタとして
用いられる。 コントロール２レジスタ コントロール２レジスタは外部および内部から読み書き
可能。コントロール２レジスタはタイプＣのＣＢｕｓ操
作（すなわちビッドセットモード）をサポートし、ビッ
ト単位で設定する必要のあるコントロール情報を保持す
るレジスタとして用いられる。 割り込みレジスタ 割り込みレジスタ内のビットは内部からは１にセットで
き、外部からは１を書き込むことによって０にリセット
できる。モジュール割り込み／エラーレジスタもこのタ
イプである。モジュールの割り込み／エラーレジスタは
３つのフィールドから構成される。 ［７：０］モジュールによって生成されたあらゆるエラ
ー状態（ステータス）を意味する ［２３：８］モジュールによって生成されたあらゆる例
外状態を意味する ［３１：２４］モジュールによって生成されたあらゆる
割り込み状態を意味する １．１．２ レジスタマップ 表１．１はコプロセッサのレジスタである。番号はアド
レスではなくレジスタ番号である。 表１．１ コプロセッサレジスタ 表１．１ コプロセッサレジスタ １．１．３ レジスタ定義 汎用モジュールレジスタ 命令コントローラレジスタ Ｉ． ｉｃ＿ｃｆｇ ｉｃ＿ｃｆｇレジスタは３つの部分に別れる。最下位バ
イトはグローバルコンフィギュレーション情報を含む。
最下位から３番目のバイトはストリームＡのコンフィギ
ュレーシヨン情報を含み、最上位バイトはストリームＢ
のコンフィギュレーション情報を含む。 このレジスタ
のリセット値は０ｘ００００００００である。 ｍ． ｉｓ＿ｓｔａｔ このレジスタは４つのセクションに分かれている。最下
位バイトはＩＣの内部状態を保持する。最下位から２番
目のバイトは現在の命令の復号化された結果と現在及び
プリフェッチした命令ストリームを保持する。最上位か
ら２番目のバイトはＡストリームに関してすべてのステ
ータス情報を保持する。最上位バイトはＢストリームに
関する情報を保持する。このレジスタのリセット値は０
ｘ００００００００である。 ｎ． ｉｃ＿ｅｒｒ ｉｎｔ このレジスタはＩＣ内部で割り込みやエラーが発生した
かどうかを示す、アクティブ・ハイのフラグを含む。そ
れぞれのビットは１を書き込むことでクリアされる。 Ｏ． ｉｃ＿ｅｒｒ＿ｉｎｔ＿ｅｎ このレジスタは様々なエラーや割り込みの許可のマスク
を含み、リセット値は０ｘ００００００００である。 ｐ． ｉｃ＿ｉｐａ このレジスタはストリームＡの命令フェッチに用いられ
る仮想アドレスの最上位３０ビットを保持する。２つの
最下位ビットは命令が整列されてるはずであるとして０
に仮定される。このレジスタのリセット値は０ｘ０００
０００００である。 ｑ． ｉｃ＿ｔｄａ このレジスタはストリームＡの“ｔｏ ｄｏ”値を保持
する。これは適正な命令が存在するまでの３２ビット
（ラッピング）のシーケンス番号である。このレジスタ
のリセット値は０ｘ００００００００である。 ｒ． ｉｃ＿ｆｎａ このレジスタはストリームＡの「終了」値を保持する。
これは３２ビット（ラッピング）のシーケンス番号で最
後に完了した命令を示している。このレジスタのリセッ
ト値は０ｘ００００００００である。 ｓ． ｉｃ＿ｉｎｔａ このレジスタはストリームＡの「割り込み」番号を保持
する。これは機構が有効であり用意されている場合にど
こへ割り込みをかけるかの、３２ビット（ラッピング）
のシーケンス番号である。このレジスタのリセット値は
０ｘ００００００００である。 ｔ． ｉｃ＿ｌｏａ このレジスタはストリームＡで実行される最後の重複命
令の３２ビット（ラッピング）のシーケンス番号を保持
する。このレジスタのリセット値は０ｘ０００００００
０である。 ｕ． ｉｃ＿ｉｐｂ このレジスタはストリームＢの命令フェッチに用いられ
る仮想アドレスの最上位３０ビットを保持する。２つの
最下位ビットは命令が整列されているはずであるとして
０に仮定される。このレジスタのリセット値は０ｘ００
００００００である。 ｖ． ｉｃ＿ｔｄｐ このレジスタはストリームＢの“ｔｏ ｄｏ”値を保持
する。これは適正な命令が存在するまでの３２ビット
（ラッピング）番号である。このレジスタのリセット値
は０ｘ００００００００である。 ｗ． ｉｃ＿ｆｎｂ このレジスタはストリームＢの「終了」値を保持する。
これは３２ビット（ラッピング）のシーケンス番号で最
後に完了した命令を示している。このレジスタのリセッ
ト値は０ｘ００００００００である。 ｘ． ｉｃ＿ｉｎｔｂ このレジスタはストリームＢの「割り込み」番号を保持
する。これは機構が有効であり用意されている場合にど
こへ割り込みをかけるかの、３２ビット（ラッピング）
のシーケンス番号である。このレジスタのリセット値は
０ｘ００００００００である。 ｙ． ｉｃ＿ｌｏｂ このレジスタはストリームＢで実行される最後の重複命
令の３２ビット（ラッピング）のシーケンス番号を保持
する。このレジスタのリセット値は０ｘ０００００００
０である。 ｚ． ｉｃ＿ｓｅｍａ このレジスタはｉｃ＿ｓｔａｔレジスタの副作用を用い
たエイリアスであり、このレジスタの読み込はストリー
ムＡのレジスタセマフォの要求の副作用である。ａａ．
ｉｃ＿ｓｅｍｂ このレジスタはｉｃ＿ｓｔａｔレジスタの副作用を用い
たエイリアスであり、このレジスタの読み込みはストリ
ームＢのレジスタセマフォの要求の副作用である。 入力インターフェースレジスタ ａｂ． ｉｉｓ＿ｃｆｇ ａｃ． ｉｉｓ＿ｓｔａｔ ａｄ． ｉｉｓ＿ｅｒｒ＿ｉｎｔ ａｅ． ｉｉｓ＿ｅｒｒ＿ｉｎｔ＿ｅｎ ａｆ． ｉｉｓ＿ｉｃ＿ａｄｄｒ ａｇ． ｉｉｓ＿ｄｃｃ＿ａｄｄｒ ａｈ． ｉｉｓ＿ｐｏ＿ａｄｄｒ ａｉ． ｉｉｓ＿ｂｕｒｓｔ ａｊ． ｉｉｓ＿ｂａｓｅ＿ａｄｄｒ ａｋ． ｉｉｓ＿ｔｅｓｔ 外部インターフェースコントローラレジスタ ａｌ． ｅｉｃ＿ｃｆｇ ａｍ． ｅｉｃ＿ｓｔａｔ ａｎ． ｅｉｃ＿ｅｒｒ＿ｉｎｔ ｅｉｃ＿ｅｒｒ＿ｉｎｔレジスタのエラー及び割り込み
ビットはＥＩＣのみによって設定でき、ソフトウェアの
みによってリセットできる。通常のエラー及び割り込み
ビットはそのビットに１を書き込むことでリセットされ
る。ＰＣＩコンフィギュレーションレジスタビットのコ
ピーであるエラービットはＰＣＩコンフィギュレーショ
ンレジスタに書き込むことでクリアされなければならな
い。すなわち、ｅｉｃ＿ｅｒｒ＿ｉｎｔでのコピーは何
も影響しない。 ａｏ． ｅｉｃ＿ｅｒｒ＿ｉｎｔ＿ｅｎ ａｐ． ｅｉｃ＿ｔｅｓｔ ａｑ． ｅｉｃ＿ｐｏｂ ａｒ． ｅｉｃ＿ｈｉｇｈ＿ａｄｄｒ ａｓ． ｅｉｃ＿ｗｔｌｂ＿ｖ ａｔ． ｅｉｃ＿ｗｔｌｂ＿ｐ ａｕ． ｅｉｃ＿ｍｍｕ＿ｖ 注：このレジスタの値は、ＭＭＵがページフォールトエ
ラーあるいはＭＭＵからＰＣＩバスのエラーにより無効
でないなら、いつでも変更可能である。 ａｖ． ｅｉｃ＿ｍｍｕ＿ｐ 注：このレジスタの値は、ＭＭＵがページフォールトエ
ラーあるいはＭＭＵからＰＣＩバスのエラーにより無効
でないなら、いつでも変更可能である。 ａｗ． ｅｉｃ＿ｉｐ＿ａｄｄｒ 注：このレジスタの値はＩＢＤがＩＢｕｓからＰＣＩバ
スへのエラーによって無効でないならいつでも変更可能
である。 ａｘ． ｅｉｃ＿ｒｐ＿ａｄｄｒ 注：このレジスタの値はＲＢＲがＲＢｕｓからＰＣＩバ
スへのエラーによって無効でないなら、いつでも変更可
能である。 ａｙ． ｅｉｃ＿ｉｇ＿ａｄｄｒ注：このレジスタの値
はＧＢＣが汎用バスのエラーによって無効でないなら、
いつでも変更可能である。 ａｚ． ｅｉｃ＿ｒｇ＿ａｄｄｒ 注：このレジスタの値はＧＢＣが汎用バスのエラーによ
って無効でないなら、いつでも変更可能である。 ＰＣＩバスコンフィギュレーション空間のエイリアス １６ワードからなるＰＣＩバスコンフィギュレーション
空間は０ｘｃ０から０ｘｃｆまでのアドレスで示される
レジスタにエイリアスされている。 ローカルメモリコントローラレジスタ ｂａ． ｌｍｉ＿ｃｆｇ このレジスタはＬＭＣの処理モードとパラメータを決定
するのに用いられる多くのコンフィギュレーションビッ
トと制御ビットを含む。ｓｄｒａｍ＿１ピンがハイの時
ＳＤＲＡＭ処理を特別に参照するビットは全く影響を持
たない。 このレジスタはｃｌｋｉｎの周波数が８０Ｍ
Ｈｚのとき３．２マイクロ秒のリフレッシュ間隔である
ようなリセット値０ｘ２００００１００をもつ。すべて
の特別なモードや機能は電源投入時には無効であり、す
べてのアクセス権限は等しく０に設定される。リフレッ
シュはリセット時に有効であるが、ほかのモジュールは
無効（Ｅ＝０）である。リフレッシュはＥビットに影響
されない。 ｂｂ． ｌｍｉ＿ｓｔａｔ ステータスレジスタはマシン内部の情報と同様にモジュ
ールのアクティブや未決定ビットからなる。ステートマ
シンはＣＢｕｓインターフェースの２倍のクロックで駆
動されており、従って最新の８０ＭＨｚクロック２サイ
クルそれぞれの状態情報を保持するのには２フィールド
必要である。 ｂｃ． ｌｍｉ＿ｅｒｒ＿ｉｎｔ エラーと割り込みのステータスレジスタは割り込み、例
外、エラー状態の情報を保持する。レジスタは読み書き
でき、読み込みはステータス情報を返し、特定ビットへ
の１の書き込みはそのビットをリセットする。０の書き
込みはそのビットに対して全く影響を持たない。 このレジスタはリセット値０ｘ００００００００を持た
なくてはならず、これは割り込み及びエラーが発生して
いないことを示す。予約ビットは常に０であり決して状
態を変更できない。 ｂｄ． ｌｍｉ＿ｅｒｒ＿ｉｎｔ＿ｅｎレジスタ エラー、例外、割り込み有効レジスタはエラー、例外割
り込み信号の有効、無効の選択に用いられる。レジスタ
は読み書きできる。このレジスタはｌｍｉ＿ｅｒｒ＿ｉ
ｎｔレジスタ内のエラー、例外、割り込みそれぞれに基
づいて、ビット単位で有効化するのに用いられる。この
レジスタのビットとｌｍｉ＿ｅｒｒ＿ｉｎｔレジスタの
ビットとの間には１対１の対応がある。もしｌｍｉ＿ｅ
ｒｒ＿ｉｎｔ＿ｅｎレジスタの特定のビットがハイにな
ったらｌｍｉ＿ｅｒｒ＿ｉｎｔレジスタの対応するビッ
トが有効になり、それがハイであるならば、ＬＭＣモジ
ュールエラー、例外あるいは割り込み信号、ｃ＿ｅｒ
ｒ、ｃ＿ｅｘｐ、あるいはｃ＿ｉｎｔが発生できる。も
しｌｍｉ＿ｅｒｒ＿ｉｎｔ＿ｅｎレジスタの特定のビッ
トがクリアされたらたらｌｍｉ＿ｅｒｒ＿ｉｎｔレジス
タの対応するビットが無効になり、ｃ＿ｅｒｒ、ｃ＿ｅ
ｘｐあるいはｃ＿ｉｎｔを発生させることはできない。
ＬＭＣには例外はないので、このレジスタのｅｘｐ＿ｍ
ａｓｋビットは全く影響せず、すべて予約である。この
レジスタのリセット値はすべてのエラー及び割り込み源
を無効にする０ｘ００００００００である。使用されな
いビットは常に０であり、ハイにセットすることはでき
ない。 ｂｅ． ｌｍｉ＿ｄｃｆｇ このコンフィギュレーションレジスタはＤＲＡＭチップ
を使用する場合のサイズやコンフィギュレーションを決
定する設計パラメータを保持する。 このレジスタはす
べてのタイミング制限の値を最大値にするようなリセッ
ト値０ｘ０００７ｆｆ８０を保持する。 ｂｆ． ｌｍｉ＿ｍｏｄｅ レジスタ このコンフィギュレーションレジスタは初期化処理の一
環としてＳＤＲＡＭモードレジスタに書き込まれる情報
を保持する。このレジスタは常に読み書き可能で、初期
化ビットをセットすることによってＳＤＲＡＭに書き込
んでも良い。このレジスタはリセット値０ｘ００３７を
もつ。この有用なデフォルト値は電源投入プリチャージ
後あるいはレベル１のリセット後直ちに要求される。こ
れは読み込み遅延を３クロックに設定し、バースト長を
シーケンシャルラップを用いたフルページに設定する。
あらゆるリセットの後、もしｓｄｒａｍ＿１ピンがロー
であれば、ＳＤＲＡＭモードレジスタを初期的にプログ
ラムするために、初期化ビットはセットされる。モード
レジスタの書き込み実行後、このビットは自動的にゼロ
にクリアされる。 周辺インターフェースレジスタ ｂｇ． ｐｉｃ＿ｃｆｇ レジスタ ｂｈ． ｐｉｃ＿ｓｔａｔ ｂｉ． ｐｉｃ＿ｅｒｒ＿ｉｎｔ ｐｉｃ＿ｅｒｒ＿ｉｎｔレジスタのエラーおよび割り込
みビットはＰＩＣのみによりセットされ、ソフトウェア
のみによってリセットされる。それぞれのビットは１を
書き込むことでリセットされる ｂｊ． ｐｉｃ＿ｅｒｒ＿ｉｎｔ＿ｅｎ ｂｋ． ｐｉｃ＿ａｂｕｓ＿ｃｆｇ ｂｌ． ｐｉｃ＿ａｂｕｓ＿ａｄｄｒ ｂｍ． ｐｉｃ＿ｃｅｎｔ＿ｃｆｇ ｐｉｃ＿ｃｅｎｔ＿ｃｆｇレジスタはセントロニクスモ
ードが有効の場合に、すべてのインターフェースの局面
を制御する読み込み／書き込み信号及び読み込み専用ス
テータス信号を含んでいる。 ｂｎ． ｐｉｃ＿ｃｅｎｔ＿ｄｉｒ ｂｏ． ｐｉｃ＿ｒｅｖｅｒｓｅ＿ｃｆｇ ｂｐ． ｐｉｃ＿ｔｉｍｅｒ０ ｂｑ． ｐｉｃ＿ｔｉｍｅｒ１ データキャッシュコントローラレジスタｂｒ． ｄｃｃ
＿ｃｆｇ１ ｂｓ． ｄｃｃ＿ｃｆｇ２ ｂｔ． ｄｃｃ＿ｓｔａｔ ｂｕ． ｄｃｃ＿ｅｒｒ＿ｉｎｔ ｂｖ． ｄｃｃ＿ｅｒｒ＿ｉｎｔ＿ｅｎ ｂｗ． ｄｃｃ＿ｌｖ０ ｂｘ． ｄｃｃ＿ｌｖ１ ｂｙ． ｄｃｃ＿ｌｖ２ ｂｚ． ｄｃｃ＿ｌｖ３ ｃａ． ｄｃｃ＿ａｄｄｒ ｃｂ． ｄｃｃ＿ｒａｄｄｒｂ ｃｃ． ｄｃｃ＿ｒａｄｄｒｃ ｃｄ． ｄｃｃ＿ｔｅｓｔ オペランドオーガナイザレジスタ オペランドオーガナ
イザレジスタには同様の２つのオペランドオーガナイザ
が存在する：オペランドオーガナイザＢとオペランドオ
ーガナイザＣである。これらの２つのオペランドオーガ
ナイザ用のレジスタはここに記述されている。ｃｅ．
ｏｏｎ＿ｃｆｇ（ｏｏｂ＿ｃｆｇ＝０ｘ７０，ｏｏｃ＿
ｃｆｇ＝０ｘ８０） ｃｆ． ｏｏｎ＿ｓｔａｔ（ｏｏｂ＿ｃｆｇ＝０ｘ７
１，ｏｏｃ＿ｃｆｇ＝０ｘ８１） ｃｇ． ｏｏｎ＿ｅｒｒ＿ｉｎｔ（ｏｏｂ＿ｅｒｒ＿ｉ
ｎｔ＝０ｘ７２，ｅｒｒ＿ｉｎｔ＝０ｘ８２） ｃｈ． ｏｏｎ＿ｅｒｒ＿ｉｎｔ＿ｅｎ（ｏｏｂ＿ｅｒ
ｒ＿ｉｎｔ＿ｅｎ＝０ｘ７３，ｅｒｒ＿ｉｎｔ＿ｅｎ＝
０ｘ８３） ｃｉ． ｏｏｎ＿ｄｍｒ（ｏｏｂ＿ｄｍｒ＝０ｘ７４，
ｏｏｃ＿ｄｍｒ＝０ｘ８４） ｃｊ． ｏｏｎ＿ｓｕｂｓｔ（ｏｏｂ＿ｓｕｂｓｔ＝０
ｘ７５，ｏｏｃ＿ｓｕｂｓｔ＝０ｘ８５） ｃｋ． ｏｏｎ＿ｃｄｐ（ｏｏｂ＿ｃｄｐ＝０ｘ７６，
ｏｏｃ＿ｃｄｐ＝０ｘ８６） ｃｌ． ｏｏｎ＿ｌｅｎ（ｏｏｂ＿ｌｅｎ＝０ｘ７７，
ｏｏｃ＿ｌｅｎ＝０ｘ８７） ｃｍ． ｏｏｎ＿ｓａｉｄ（ｏｏｂ＿ｓａｉｄ＝０ｘ７
８，ｏｏｃ＿ｓａｉｄ＝０ｘ８８） ｃｎ． ｏｏｎ＿ｔｉｌｅ（ｏｏｂ＿ｔｉｌｅ＝０ｘ７
９，ｏｏｃ＿ｔｉｌｅ＝０ｘ８９） ピクセルオーガナイザレジスタ ｃｏ． ｐｏ＿ｃｆｇ ｃｐ． ｐｏ＿ｓｔａｔ ｃｑ． ｐｏ＿ｅｒｒ＿ｉｎｔ ｃｒ． ｐｏ＿ｅｒｒ＿ｉｎｔ＿ｅｎ ｃｓ． ｐｏ＿ｄｍｒ ｃｔ． ｐｏ＿ｓｕｂｓｔ ｃｕ． ｐｏ＿ｃｄｐ ｃｖ． ｐｏ＿ｌｅｎ ｃｗ． ｐｏ＿ｓａｉｄ ｃｘ． ｐｏ＿ｉｄｒ ｃｙ． ｐｏ＿ｍｕｖ＿ｖａｌｉｄ ｃｚ． ｐｏ＿ｍｕｖ 主データパスレジスタ ｄａ． ｍｄｐ＿ｃｆｇ すべてのビットは０にリセッ
トされる。 ｄｂ． ｍｄｐ＿ｓｔａｔ すべてのビットは０にリセットされる。 ｄｃ． ｍｄｐ＿ｅｒｒ＿ｉｎｔ すべてのビットは０にリセットされる。 ｄｄ． ｍｄｐ＿ｅｒｒ＿ｉｎｔ＿ｅｎ すべてのビットは０にリセットされる。 ｄｅ． ｍｄｐ＿ｔｅｓｔ すべてのビットは０にリセ
ットされる。 ｄｆ ｍｄｐ＿ｏｐ１ すべてのビットは０にリセット
される。 ｄｇ ｍｄｐ＿ｏｐ２ すべてのビットは０にリセット
される。 ｄｈ ｍｄｐ＿ｐｏｒ すべてのビットは０にリセット
される。 ｄｉ ｍｄｐ＿ｂｉ すべてのビットは０にリセットさ
れる。ｍｄｐ＿ｂｉレジスタは種々のモードの様々なも
のに用いられる。 ｄｊ ｍｄｐ＿ｂｍ すべてのビットは０にリセットさ
れる。ｍｄｐ＿ｂｍレジスタは異なるモードの異なるも
のに用いられる。 ｄｋ ｍｄｐ＿ｌｅｎ すべてのビットは０にリセット
される ＪＰＥＧ符号化器レジスタ ｄｌ ｊｃ＿ｃｆｇ ｄｍ ｊｃ＿ｓｔａｔ ｄｎ ｊｃ＿ｅｒｒ＿ｉｎｔ ｄｏ ｊｃ＿ｅｒｒ＿ｉｎｔ＿ｅｎ ｄｐ ｊｃ＿ｒｓｉ ｄｑ ｊｃ＿ｄｅｃｏｄｅ ｄｒ ｊｃ＿ｒｅｓ ｄｓ ｊｃ＿ｔａｂｌｅ＿ｓｅｌ 結果オーガナイザレジスタ ｄｔ ｒｏ＿ｃｆｇ ｄｕ ｒｏ＿ｓｔａｔ ｄｖ ｒｏ＿ｅｒｒ＿ｉｎｔ ｄｗ ｒｏ＿ｅｒｒ＿ｉｎｔ＿ｅｎ ｄｘ ｒｏ＿ｄｍｒ ｄｙ ｒｏ＿ｓｕｂｓｔ ｄｚ ｒｏ＿ｃｄｐ ｅａ ｒｏ＿ｌｅｎ ｅｂ ｒｏ＿ｓａ ｅｃ ｒｏ＿ｉｄｒ ｅｄ ｒｏ＿ｖｂａｓｅ ｅｅ ｒｏ＿ｃｕｔ ｅｆ ｒｏ＿ｌｍｔ ＰＣＩコンフィギュレーション空間のエイリアス ＰＣ
Ｉコンフィギュレーション空間は２５６バイトの、ＰＣ
Ｉによって定義されたレジスタのブロックであり、ホス
トがＰＣＩデバイスをコンフィギュレーションしたり、
その状態を読んだりすることを認めている。それはＰＣ
Ｉコンフィギュレーションサイクルを用いてアクセスさ
れる。レジスタはまたコプロセッサの内部メモリの読み
込み専用エリアにミラーされており、従ってＰＣＩの通
常のメモリサイクルを用いて読むことができる。ＥＩＣ
に実装されているコンフィギュレーション空間のフォー
マットを表１．１４１．１に示す。 表１．１４１．１ コプロセッサＰＣＩ構成の空間的レ
イアウト 予約のレジスタと実装されたレジスタにおける予約のビ
ットは読み込みに対しては０を返し、また書き込みによ
って影響しない。０ｘ４０−０ｘｆｆの範囲のコンフィ
ギュレーション空間のアドレスもまた予約である。ベン
ダー専用のコンフィギュレーションレジスタは定義され
ない。 ｅｇ ベンダーＩＤ このレジスタは読み込み専用である。ＣＩＳＲＡのベン
ダーＩＤは０ｘ１１ＡＣである。 ｅｈ デバイスＩＤ このレジスタは読み込み専用である。コプロセッサのデ
バイスＩＤは０ｘ０００１である。デバイスＩＤフィー
ルドは二つの８ビットのフィールドに分割されている：
最上位の８ビットはデバイスの特徴をを示す番号（０ｘ
０はコプロセッサ）で、最下位の８ビットはそのデバイ
スのバージョン番号（０ｘ１はコプロセッサのバージョ
ン）を示す。 ｅｉ コマンドレジスタ コマンドレジスタのフィールドの定義を表１．１４２に
示す。このレジスタのすべての予約されていないビット
は読みこみ／書き込みができる。リセット後にはこのレ
ジスタは０ｘ００００にセットされる。 ｅｊ ステータスレジスタ ステータスレジスタのフィ
ールドの定義を表１．１４３に示す。このレジスタの読
み込みは通常通りである。このレジスタのいくつかのビ
ットは読み込み専用である。その他のビットはコプロセ
ッサのみにより１にセットされ、ホストのみによって０
にリセットされる（テストモードを除く）。ホストはそ
のビットに１を書き込むことでリセットする；０の書き
込みは意味をなさない。リセット後にはこのレジスタは
０ｘ０２８０にセットされる。 ｅｋ リビジョンＩＤ これは読み込み専用のレジスタ
である。コプロセッサの初期リビジョンＩＤは０ｘ０１
である。 ｅｌ クラスコード これは読み込み専用の
レジスタである。コプロセッサはＰＣＩＳＩＧの定義さ
れたクラスコードに適さないのでこのレジスタは０ｘＦ
Ｆ００００にセットされる。 ｅｍ キャッシュラインサイズ これは３２ビットワード単位でシステムのキャッシュラ
インサイズを決定する読み書き可能なレジスタである。
これはコプロセッサがメモリ読み込みラインやメモリ多
重読み込みコマンドを使用するときに決定する。コプロ
セッサはこのレジスタの０から２５５までの値をサポー
トする。このレジスタにおける０はメモリ読み込みライ
ンおよびメモリ多重読み込みの形式を無効にする。この
レジスタはリセット時には０ｘ００にセットされる。 ｅｎ 遅延タイマ このレジスタはすべてのＰＣＩの処理にＣＰＵが使用す
る最大のクロック数を特定する読み書きできるレジスタ
である。コプロセッサはこのレジスタにおいて０から２
５５の値をサポートする。このレジスタはリセット時に
は０ｘ００にセットされる。 ｅｏ ヘッダタイプ この読み込み専用のレジスタは０ｘ００にセットされ
る。このことはコプロセッサがタイプ０のレイアウトの
コンフィギュレーション空間を使用することを意味す
る。 ｅｐ ベースアドレス この読み書き可能なレジスタはコプロセッサの内部レジ
スタ、内部メモリ、ローカルメモリ、及び汎用インター
フェースをホストのメモリマップ内に配置するために用
いられる。コプロセッサの様々なリソースは６４ＭＢ
（すべてが使用される訳ではない）を占有し、従ってこ
のレジスタの先頭６ビットだけが書き込み可能である。
残りのビットはすべて０にハード的に結線されている。
このレジスタの下位の４ビットは読み込み専用の制御ビ
ットであり、これらもまた０に結線されている。このこ
とはレジスタがメモリ空間を参照することを意味し、コ
プロセッサがホスト側の３２ビット空間のどこにでもマ
ッピングされ、コプロセッサのリソースがターゲットで
あるときはプリフェッチできないことを意味する。 ｅｑ サブシステムベンダーＩＤ この読み込み専用レジスタはホストがシステムに実装さ
れたＰＣＩボードのベンダーを識別できるようにする
（ボード上のＰＣＩインターフェースに実装したコンポ
ーネントのベンダーに対して）。このレジスタの内容は
リセット時にＥＩＣコンフィギュレーションシリアルポ
ートを用いてロードされる。 ｅｒ サブシステムＩＤ この読み込み専用レジスタはホストがシステムに実装さ
れたＰＣＩボードを識別できるようにする。このレジス
タの内容はリセット時にＥＩＣコンフィギュレーション
シリアルポートを用いてロードされる。このメカニズム
はボードの機能あるいはコンフィギュレーションに必要
な情報の外部からの符号化およびホストからの読み込み
を可能にする。 ｅｓ 割り込みライン この読み書きできるレジスタはシステムソフトウェアが
割り込みラインルーティング情報を記録できる様にする
ために使用され、割り込みサービスソフトウェアにより
アクセスできる。コプロセッサ内の処理には全く影響を
与えない。このレジスタはりセット時には０ｘ００にセ
ットされる。 ｅｔ 割り込みピン この読み込み専用レジスタはハード的に０ｘ０１に結線
されている。このことはコプロセッサがＰＣＩのｉｎｔ
ａ＿１割り込みピンを使用することを示す。 ｅｕ Ｍｉｎ＿Ｇｎｔ この読み込み専用レジスタはコプロセッサが要求する１
／４マイクロ秒単位のバースト期間長をホストに示す。
このレジスタの最適な値はまだ決まっていない。 ｅｖ Ｍａｘ＿Ｌａｔ この読み込み専用レジスタは１／４マイクロ秒単位で
の、コプロセッサが要求するＰＣＩバスのゲインコント
ロール最大遅延をホストに示す。このレジスタの最適な
値はまだ決まっていない。 １．１．４ 内部メモリマップ 本節ではコプロセッサの内部メモリマップ内のプレモジ
ュールデータエリアに生ずるオブジェクトの詳細につい
て述べる。 表１．１４４ コプロセッサ内部メモリマップ １．１．５ メモリワードフィールド ａ ｅｉｃ＿ｐｔｐ
【図面の簡単な説明】
【図１】 ホストコンピュータ環境内のラスタ画像コプ
ロセッサの動作を示す図
【図２】 図１のラスタ画像コプロセッサをより詳細に
示した図
【図３】 ラスタ画像コプロセッサのメモリマップを示
す図
【図４】 ＣＰＵ，命令キュー、命令オペランド、共有
メモリ中の結果、コプロセッサ間の関係を示す図
【図５】 命令生成部、メモリ管理部、キュー管理部、
コプロセッサ間の関係を示す図
【図６】 命令をペンディング命令キューから読み込
み、終了命令キューに配置するグラフィックスコプロセ
ッサの動作を示す図
【図７】 命令キューの固定長巡回バッファ実装を示
し、バッファが溢れるまで待機しする必要性を説明する
図
【図８】 コプロセッサにおいて用いられる命令実行ス
トリームを示す図
【図９】 命令実行フローチャート、
【図１０】 コプロセッサにおいて用いられる標準命令
ワードフォーマットを示す図
【図１１】 標準命令の命令ワードフィールドを示す図
【図１２】 標準命令のデータワードフィールドを示す
図
【図１３】 図２の命令制御部を模式的に示す図
【図１４】 図１３の実行制御部をより詳細に示した図
【図１５】 命令制御部の状態遷移図
【図１６】 図１３の命令復号部を示す図
【図１７】 図１６の命令シーケンサをより詳細に示し
た図
【図１８】 図１６のＩＤシーケンサの状態遷移図
【図１９】 図１３のプレフェッチバッファ制御部をよ
り詳細に示した図
【図２０】 コプロセッサで用いられるレジスタ記憶と
モジュール間関連の標準形式を示す図
【図２１】 コプロセッサにおいて用いられる制御バス
処理のフォーマットを示す図
【図２２】 コプロセッサの一部内のデータフローを示
す図
【図２３】 コプロセッサにおいて用いられるさまざま
なデータ再フォーマット例を示す図
【図２４】 コプロセッサにおいて用いられるさまざま
なデータ再フォーマット例を示す図
【図２５】 コプロセッサにおいて用いられるさまざま
なデータ再フォーマット例を示す図
【図２６】 コプロセッサにおいて用いられるさまざま
なデータ再フォーマット例を示す図
【図２７】 コプロセッサにおいて用いられるさまざま
なデータ再フォーマット例を示す図
【図２８】 コプロセッサにおいて用いられるさまざま
なデータ再フォーマット例を示す図
【図２９】 コプロセッサにおいて用いられるさまざま
なデータ再フォーマット例を示す図
【図３０】 コプロセッサにおいて実行されるフォーマ
ット変換を示す図
【図３１】 コプロセッサにおいて実行されるフォーマ
ット変換を示す図
【図３２】 コプロセッサにおいて実行される入力デー
タ変換処理を示す図
【図３３】 コプロセッサにおいて実行されるさまざま
なデータ変換を示す図
【図３４】 コプロセッサにおいて実行されるさまざま
なデータ変換を示す図
【図３５】 コプロセッサにおいて実行されるさまざま
なデータ変換を示す図
【図３６】 コプロセッサにおいて実行されるさまざま
なデータ変換を示す図
【図３７】 コプロセッサにおいて実行されるさまざま
なデータ変換を示す図
【図３８】 コプロセッサにおいて実行されるさまざま
なデータ変換を示す図
【図３９】 コプロセッサにおいて実行されるさまざま
なデータ変換を示す図
【図４０】 コプロセッサにおいて実行されるさまざま
なデータ変換を示す図
【図４１】 コプロセッサにおいて実行されるさまざま
なデータ変換を示す図
【図４２】 コプロセッサにおいて実行されるさまざま
な内部から出力データ変換を示す図
【図４３】 コプロセッサにおいて実行されるさまざま
なデータ変換例を示す図
【図４４】 コプロセッサにおいて実行されるさまざま
なデータ変換例を示す図
【図４５】 コプロセッサにおいて実行されるさまざま
なデータ変換例を示す図
【図４６】 コプロセッサにおいて実行されるさまざま
なデータ変換例を示す図
【図４７】 コプロセッサにおいて実行されるさまざま
なデータ変換例を示す図
【図４８】 どのデータ変換が用いられるべきかを決定
する内部レジスタで用いられるさまざまなフィールドを
示す図
【図４９】 データ正規化を用いるグラフィックスサブ
システムのブロック図
【図５０】 データ正規化装置の回路図
【図５１】 合成処理において実行されるピクセル処理
を示す図
【図５２】 合成処理のための命令ワードフォーマット
を示す図
【図５３】 合成処理のためのデータワードフォーマッ
トを示す図
【図５４】 タイル処理のための命令ワードフォーマッ
トを示す図
【図５５】 画像に対するタイル命令の動作を示す図
【図５６】 色値を再マッピングするための色区間／区
間内位置テーブルの利用処理を示す図
【図５７】 コプロセッサのＭＵＶバッファ内の区間／
区間内位置テーブルの格納形式を示す図
【図５８】 コプロセッサにおいて実行される補間を用
いた色変換処理を示す図
【図５９】 コプロセッサにおいて実行されるエッジで
の色変換処理の改善処理を示す図
【図６０】 コプロセッサにおいて実行される１出力色
のための色空間変換処理を示す図
【図６１】 単一色出力色空間変換を用いたときのコプ
ロセッサのキャッシュ内でのメモリ格納を示す図
【図６２】 複数色空間変換で用いられる手法を示す図
【図６３】 複数色空間変換処理において用いられるキ
ャッシュのためのアドレス再マッピング処理を示す図
【図６４】 色空間変換命令における命令ワードフォー
マットを示す図
【図６５】 複数色変換手法を示す図
【図６６】 コプロセッサで実行されるＪＰＥＧ変換処
理でのＭＣＵの生成を説明する図
【図６７】 コプロセッサで実行されるＪＰＥＧ変換処
理でのＭＣＵの生成を説明する図
【図６８】 コプロセッサのＪＰＥＧ符号化部の構造を
示す図
【図６９】 図６８の量子化部をより詳細に示す図
【図７０】 図６８のハフマン符号化部をより詳細に示
す図
【図７１】 ハフマン符号化部と復号部とを示す図
【図７２】 ハフマン符号化部と復号部とを示す図
【図７３】 コプロセッサで用いられるＪＰＥＧデータ
の削除・制約処理を説明する図
【図７４】 コプロセッサで用いられるＪＰＥＧデータ
の削除・制約処理を説明する図
【図７５】 コプロセッサで用いられるＪＰＥＧデータ
の削除・制約処理を説明する図
【図７６】 ＪＰＥＧ命令の命令ワードフォーマットを
示す図
【図７７】 一般の離散コサイン変換装置（従来例）の
ブロック図
【図７８】 従来例のＤＣＴ装置の算術データパスを示
す図
【図７９】 コプロセッサで用いられるＤＣＴ装置のブ
ロック図
【図８０】 図７９の算術回路をより詳細に示すブロッ
ク図
【図８１】 図７９のＤＣＴ装置の算術データパスを示
す図
【図８２】 ＪＰＥＧフォーマットのように符号化され
ていないビットフィールド（バイト整列されているもの
とされていないもの）がインタリーブされた代表的なハ
フマン符号化データを示す図
【図８３】 図８４のＪＰＥＧデータのハフマン復号部
の全体の構造をより詳細に示した図
【図８４】 ＪＰＥＧデータのハフマン復号部の全体の
構造を示す図
【図８５】 バイト整列された符号化されていないビッ
トフィールドを入力データから削除するストリッパブロ
ック中のデータ処理を示し、ストリッパから出力される
データに対応するタグ符号の例をも示す図
【図８６】 データプレシフタの構成とデータフローを
示す図
【図８７】 図８１の復号部の制御ロジックを示す図
【図８８】 マーカプレシフタの構成とデータフローを
示す図
【図８９】 ＪＰＥＧ符号化においてハフマン符号値を
復号する組み合わせ回路のブロック図、
【図９０】 パディング領域の概念とパディングビット
の復号部のブロック図
【図９１】 復号部から出力され、コプロセッサにおい
て用いられるデータフォーマットの例を示す図
【図９２】 画像変換命令において用いられる手法を示
す図
【図９３】 画像変換命令における命令ワードフォーマ
ットを示す図
【図９４】 コプロセッサで用いられる画像変換カーネ
ルのフォーマットを示す図
【図９５】 コプロセッサで用いられる画像変換カーネ
ルのフォーマットを示す図
【図９６】 コプロセッサで用いられる画像変換のため
のインデックステーブルの利用処理を示す図
【図９７】 変換や畳込みで用いる命令のためのデータ
フィールドフォーマットを示す図、
【図９８】 命令ワードのｂｐフィールドの説明図
【図９９】 コプロセッサで用いられる畳込み処理を示
す図
【図１００】 コプロセッサで用いられる畳込み命令の
命令ワードフォーマット図
【図１０１】 コプロセッサで用いられる行列乗算の命
令ワードフォーマット図、
【図１０２】 コプロセッサで用いられる階層的画像操
作処理を示す図
【図１０３】 コプロセッサで用いられる階層的画像操
作処理を示す図
【図１０４】 コプロセッサで用いられる階層的画像操
作処理を示す図
【図１０５】 コプロセッサで用いられる階層的画像操
作処理を示す図
【図１０６】 階層的画像命令での命令ワード符号を示
す図
【図１０７】 コプロセッサで用いられるフロー制御命
令の命令ワード符号を示す図
【図１０８】 ピクセルオーガナイザをより詳細に示す
図
【図１０９】 ピクセルオーガナイザにおけるオペラン
ドフェッチ部をより詳細に示す図
【図１１０】 コプロセッサで用いられる種々の格納フ
ォーマットを示す図
【図１１１】 コプロセッサで用いられる種々の格納フ
ォーマットを示す図
【図１１２】 コプロセッサで用いられる種々の格納フ
ォーマットを示す図
【図１１３】 コプロセッサで用いられる種々の格納フ
ォーマットを示す図
【図１１４】 コプロセッサで用いられる種々の格納フ
ォーマットを示す図
【図１１５】 コプロセッサのピクセルオーガナイザに
おけるＭＵＶアドレス生成部をより詳細に示す図
【図１１６】 コプロセッサで用いられる多重値（ＭＵ
Ｖ）バッファのブロック図
【図１１７】 図１１６の符号化器の構造を示す図
【図１１８】 図１１６の復号器の構造を示す図
【図１１９】 ＪＰＥＧモード（ピクセル分解）におい
て読み出しアドレスを生成する図１１６のアドレス生成
部の構造を示す図
【図１２０】 ＪＰＥＧモード（ピクセル復元）におい
て読み出しアドレスを生成する図１１６のアドレス生成
部の構造を示す図
【図１２１】 図１１６の記憶装置を備えるメモリモジ
ュールの構成を示す図
【図１２２】 読み出しアドレスをメモリモジュールに
多重化する回路の構造を示す図
【図１２３】 単一ルックアップテーブルモードで動作
するバッファ内にルックアップテーブルエントリがどの
ように格納されるかを示す図
【図１２４】 多重ルックアップテーブルモードで動作
するバッファ内にルックアップテーブルエントリがどの
ように格納されるかを示す図
【図１２５】 ＪＰＥＧモード（ピクセル分解）で動作
するバッファ内にピクセルがどのように格納されるかを
示す図
【図１２６】 ＪＰＥＧモード（ピクセル復元）で動作
するバッファから単一カラーがどのように格納されるか
を示す図
【図１２７】 コプロセッサの結果オーガナイザの構造
をより詳細に示す図
【図１２８】 コプロセッサのオペランドオーガナイザ
の構造をより詳細に示す図
【図１２９】 コプロセッサにおいて用いられる主デー
タパス部のためのコンピュータアーキテクチャのブロッ
ク図
【図１３０】 更なる処理のために入力データオブジェ
クトを受け取り、格納し、再配列するための入力インタ
ーフェースのブロック図
【図１３１】 入力データオブジェクトに対して算術演
算を実行するための画像データプロセッサのブロック図
【図１３２】 入力データオブジェクトの１つのチャネ
ルに対して算術演算を実行するためのカラーチャネルプ
ロセッサのブロック図
【図１３３】 カラーチャネルプロセッサにおける多機
能ブロックのブロック図
【図１３４】 合成動作のためのブロック図
【図１３５】 スキャンラインの逆変換を示す図
【図１３６】 指定されたピクセルにおける値を計算す
るために必要なステップのブロック図
【図１３７】 画像変換エンジンのブロック図
【図１３８】 カーネルデスクリップションにおける２
つのフォーマットを示す図
【図１３９】 ｂｐフィールドの定義と解釈を示す図
【図１４０】 行列乗算を実行する乗算・加算部のブロ
ック図
【図１４１】 コプロセッサでのキャッシュ及びキャッ
シュ制御部における制御、アドレス及びデータフローを
示す図
【図１４２】 キャッシュのメモリ構成を示す図
【図１４３】 コプロセッサにおけるキャッシュ制御部
のためのアドレスフォーマットを示す図
【図１４４】 カラーチャネルプロセッサにおける多機
能ブロックのブロック図
【図１４５】 図１４４のキャッシュ及びキャッシュコ
ントローラのコプロセッサ入力インターフェーススイッ
チを示す図
【図１４６】 主アドレス及びデータパスを示すコプロ
セッサの４ボートダイナミックローカルメモリ制御部を
示す図
【図１４７】 図１４６の制御部における状態機構図
【図１４８】 図１４６の仲裁部における機能を詳細に
リストした擬似コードを示す図
【図１４９】 図１４６において用いられる要求者プラ
イオリティビットの構造および用語を示す図
【図１５０】 コプロセッサにおける外部インターフェ
ース制御部をより詳細に示す図
【図１５１】 コプロセッサで用いられる物理アドレス
へのマッピング処理又は物理アドレスからのマッピング
処理を示す図
【図１５２】 コプロセッサで用いられる物理アドレス
へのマッピング処理又は物理アドレスからのマッピング
処理を示す図
【図１５３】 コプロセッサで用いられる物理アドレス
へのマッピング処理又は物理アドレスからのマッピング
処理を示す図
【図１５４】 コプロセッサで用いられる物理アドレス
へのマッピング処理又は物理アドレスからのマッピング
処理を示す図
【図１５５】 図１５０におけるＩＢｕｓ受信部をより
詳細に示す図
【図１５６】 図２におけるＲＢｕｓ受信部をより詳細
に示す図
【図１５７】 図１５０におけるメモリ管理部をより詳
細に示す図
【図１５８】 図２における周辺インターフェース制御
部をより詳細に示す図
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 1/41 Ｇ０６Ｆ 15/62 ３２０Ａ 1/46 Ｈ０４Ｎ 1/40 Ｄ 7/24 1/46 Ｚ 7/13 Ｚ (31)優先権主張番号 ＰＯ６４８８ (32)優先日 1997年４月30日 (33)優先権主張国 オーストラリア（ＡＵ） (31)優先権主張番号 ＰＯ６４９０ (32)優先日 1997年４月30日 (33)優先権主張国 オーストラリア（ＡＵ） (31)優先権主張番号 ＰＯ６４７９ (32)優先日 1997年４月30日 (33)優先権主張国 オーストラリア（ＡＵ） (31)優先権主張番号 ＰＯ６４８２ (32)優先日 1997年４月30日 (33)優先権主張国 オーストラリア（ＡＵ） (71)出願人 000001007 キヤノン株式会社 東京都大田区下丸子３丁目30番２号 (72)発明者 ドミニク ジップ オーストラリア国 2070 ニューサウスウ ェールズ州 リンドフィールド， ベント ストリート 27 (72)発明者 アイアン リチャード ギブソン オーストラリア国 2034 ニューサウスウ ェールズ州 クージー， マウント スト リート 39 (72)発明者 マーク プルバー オーストラリア国 2042 ニューサウスウ ェールズ州 エンモア， トラファルガー ストリート 15 (72)発明者 ケビン チー・ホーン ウォン オーストラリア国 2118 ニューサウスウ ェールズ州 カーリンフォード， エイド リアン コート 17 (72)発明者 マイケル ジョン ウェブ オーストラリア国 2114 ニューサウスウ ェールズ州 ウェスト デニストーン， グレンナー アベニュー 23 (72)発明者 クリストファー アミーズ オーストラリア国 4051 クイーンズラン ド州 ウィルストン， アンティル スト リート 46 (72)発明者 ポール レイモンド ヒギンボトム オーストラリア国 2073 ニューサウスウ ェールズ州 ウェスト ピンブル， ダイ アナ アベニュー ７ (72)発明者 ウィン ヤン チュン オーストラリア国 2118 ニューサウスウ ェールズ州 カーリンフォード， ケイ ストリート 17

Claims (174)

    【特許請求の範囲】
  1. 【請求項１】 データオブジェクトに画像処理を行う装
    置であって、 前記データオブジェクトの列（ストリーム）を供給する
    データ源手段と、 オペランドオブジェクト列又はアドレスに対応したオペ
    ランドを供給する複数のオペランド源手段と、 画像処理を選択するとともに、該画像処理に対応する複
    数のオプションを有効化、無効化する指示手段と、 前記画像処理およびそのオプションを記憶するコンフィ
    グレーションレジスタと、 前記画像処理の実施に必要な情報を記憶するレジスタフ
    ァイルと、 前記コンフィグレーションレジスタに接続され、前記画
    像処理およびオプションをデコードするデコード手段
    と、 前記デコード手段に接続され、前記デコード手段の出力
    を記憶する制御信号レジスタと、 前記制御信号レジスタ、前記レジスタファイル、前記デ
    ータ源手段及び前記複数のオペランド源手段に接続さ
    れ、（ａ）前記制御信号レジスタの出力に従って前記デ
    ータ源手段からのデータおよび前記オペランド源手段か
    らの前記オペランドオブジェクトを受け付け、記憶し、
    最配列し、（ｂ）前記制御信号レジスタおよび前記レジ
    スタファイルの出力に従っで前記オペランドオブジェク
    トに対するアドレスを生成し、（ｃ）前記レジスタファ
    イルの前記情報を前記画像処理の現在のステータスを反
    映するように更新する入力インターフェース手段と、 前記入力インターフェース手段、前記レジスタファイル
    及び前記制御信号レジスタに接続され、前記制御信号レ
    ジスタ及び前記レジスタファイルの出力に従って前記入
    力インターフェース手段の出力に演算を行い、処理デー
    タオブジェクトを生成する処理手段と、 前記処理手段に接続され、前記処理データオブジェクト
    を受信するデータ行き先手段とを含む画像処理装置。
  2. 【請求項２】 前記処理手段が、 前記制御信号レジスタおよび前記レジスタファイルの出
    力に従って、前記入力インターフェース手段の出力の一
    部に前記演算処理を行う複数の同一なチャンネル処理手
    段と、 前記複数のチャンネル処理手段に接続され、前記制御信
    号レジスタの出力に従って出力許可信号を発生して前記
    チャンネル処理手段中の前記データオブジェクトの流れ
    を制御するフロー制御手段とを更に有する請求項１記載
    の画像処理装置。
  3. 【請求項３】 前記処理手段が、 前記フロー制御手段に接続され、前記制御信号レジスタ
    の出力にしたがって前記データオブジェクトに前記演算
    処理を行う複数の同一な演算ユニットと、 前記フロー制御手段及び前記演算ユニットに接続され、
    前記制御信号レジスタおよび前記レジスタファイルの出
    力にしたがって、複数の前記演算ユニットの出力と前記
    レジスタファイルの出力を加算する結合手段と、 前記結合手段および前記フロー制御手段に接続され、前
    記結合手段の出力の丸め処理を行い、丸め処理された出
    力の絶対値を得るとともに、前記絶対値を前記制御信号
    レジスタの出力にしたがってクランプする第１の後処理
    手段と、 前記複数の演算ユニットうち選択された複数の演算ユニ
    ットと、前記第１の後処理手段に接続され、前記制御信
    号レジスタの出力に従って、前記選択された複数の演算
    ユニットの出力と前記第１の後処理手段の出力のいずれ
    かを選択し、選択した出力を必要に応じてクランプする
    第２の後処理手投と、 複数の前記演算手段、前記結合手段及び前記第１の後処
    理手段に接続され、前記複数の演算手段と前記第１の後
    処理手段の選択された出力を、複数の前記演算手段と前
    記結合手段の選択された入力にルーティングするルーテ
    ィング回路とを更に有する請求項２記載の画像処理装
    置。
  4. 【請求項４】 ２５５／ｘ（ｘは０から２５５までの整
    数）の被除数を含んだ読み出し専用メモリ（ＲＯＭ）を
    有する請求項１〜３のいずれかに記載の画像処理装置。
  5. 【請求項５】 前記処理手段に含まれる前記チャンネル
    処理手段の数が４である請求項２記載の画像処理装置。
  6. 【請求項６】 ２つのピクセル列と減衰値列とを合成す
    る装置であって、 前記ピクセル列の内の第１ピクセル列を供給するデータ
    源手段と、 前記ピクセル列の内の第２ピクセル列を供給する第１の
    オペランド源手段と、 前記減衰値列を供給する第２のオペランド源手段と、 合成処理における複数のオプションを有効化又は無効化
    する指示手段と、 合成処理および前記指示手段の前記オプションを記憶す
    るコンフィグレーションレジスタと、 合成処理の実行に必要な情報を記憶するレジスタファイ
    ルと、 前記コンフィグレーションレジスタに接続され、前記オ
    プションと前記合成処理をデコードするデコード手段
    と、 前記デコード手段に接続され、前記デコード手段の出力
    を記憶する制御信号レジスタと、 前記制御信号レジスタ、前記レジスタファイル、前記デ
    ータ源手段及び前記第１および第２のオペランド源手段
    に接続され、（ａ）前記制御信号レジスタの出力に従っ
    て前記データ源手段からのピクセルおよび前記第２オペ
    ランド源手段からの前記減衰値を受け付け、記憶し、最
    配列し、（ｂ）前記制御信号レジスタおよび前記レジス
    タファイルの出力に従って、前記第１のオペランド源手
    段からのピクセル列を置き換えるデータオブジェクト列
    を生成し、（ｃ）前記レジスタファイルの前記情報を前
    記合成処理の現在のステータスを反映するように更新す
    る入力インターフェース手段と、 前記入力インターフェース手段、前記レジスタファイル
    及び前記制御信号レジスタに接続され、前記制御信号レ
    ジスタ及び前記レジスタファイルの出力に従って前記入
    力インターフェース手段の出力に演算を行い、合成ピク
    セルを生成する処理手段と、 前記処理手段に接続され、前記合成ピクセルを受信する
    データ行き先手段とを含む合成装置。
  7. 【請求項７】 前記データ源手段および前記第１のオペ
    ランド源手段からのピクセルが４チャンネルから構成さ
    れており、この４チャンネルの内３チャンネルが各ピク
    セルの色を、残りのチャンネルが各ピクセルの不透明度
    を表す請求項６記載の合成装置
  8. 【請求項８】 合成処理の前記オプションが、それぞれ
    のオプションが有効であるときに、 前記データ源手段からのピクセルにおける前記色チャン
    ネルの各々とそのピクセルの不透明度とを乗じる処理
    と、 前記第１のオペランド源手段からのピクセルにおける前
    記色チャンネルの各々とそのピクセルの不透明度とを乗
    じる処理と、 前記第１のオペランド源手段からのピクセル列が前記入
    力インターフェース手段の発生したデータオブジェクト
    列で置換されているか否かを指定する処理と、 どの合成処理が使われているかを指定する処理と、 前記処理手段の出力がクランプされているかラップされ
    ているかを指定する処理と、 前記処理手段中の前記合成ピクセルの各色チャンネルを
    そのピクセルの不透明度で除算する処理とを含む請求項
    ７記載の合成装置。
  9. 【請求項９】 前記レジスタファイルの前記情報が、 前記４チャンネルに対するプラス演算子のオフセット 前記４チャンネルに対するブレンドの開始値 前記４チャンネルに対するブレンドの終了値 前記データ源手段からのピクセル列の長さ を含む請求項８記載の合成装置。
  10. 【請求項１０】 前記入力インターフェース手段の生成
    する前記データオブジェクト列が、前記データ源手段か
    らのピクセル列の長さに対する０から２５５までの整数
    のシーケンスである請求項９記載の合成装置。
  11. 【請求項１１】 前記処理手段が行う演算処理が、 オプションが有効な時、前記データ源手段からのピクセ
    ルの各色チャンネルを不透明度と乗算し、第１の仮乗算
    ピクセルを生成する処理と、 オプションが有効な時、ブレンドの開始値と終了値の間
    に前記入力インターフェース手段が生成する前記データ
    オブジェクト列を内挿する処理と、 オプションが有効な時、前記第１のオペランド源手段か
    らのピクセルの各色チャンネル又は前記内挿からのブレ
    ンドを、ピクセルの不透明度又はブレンドと乗算し、第
    ２の仮乗算ピクセルを生成する処理と、 前記減衰値を前記第２の仮乗算ピクセルと乗算し、減衰
    ピクセルを生成する処理と、 以下の合成処理の一つを前記第１の仮乗算ピクセルと前
    記減衰ピクセルに施し、合成ピクセルを生成する処理
    と、 ここで、（ａｃｏ，ａｏ）は前記第１の仮乗算ピクセル
    の色ａｃ、不透明度ａｏを参照し、ｒは前記プラス演算
    子のオフセット値、ｗｃ（）はラップ／クランプ演算子
    である前記処理手段の中の合成ピクセルの各色チャンネ
    ルを合成ピクセルの不透明度で除算する処理とを含む請
    求項１０記載の合成装置。
  12. 【請求項１２】 インターバル値、分割値および色テー
    ブル値の列に対して色空間を変換する装置であって、 前記インターバル値及び分割値を供給するデータ源手段
    と、 与えられる前記インターバル値に対応して前記色テーブ
    ル値を供給するオペランド源手段と、 色変換処理における複数のオプションを有効化又は無効
    化する指示手段と、 前記指示手段の内容を記憶するコンフィグレーションレ
    ジスタと、 前記コンフィグレーションレジスタに接続され、前記指
    示手段の内容をデコードするデコード手段と、 前記デコード手段に接続され、前記デコード手段の出力
    を記憶する制御信号レジスタと、 前記制御信号レジスタ、前記レジスタファイル、前記デ
    ータ源手段及び前記オペランド源手段に接続され、
    （ａ）前記制御信号レジスタの出力に従って前記データ
    源手段からのインターバル値および分割値を受け付け、
    記憶し、最配列し、出力する（ｂ）前記制御信号レジス
    タの出力に従い、前記インターバル値をアドレスとして
    使用して前記オペランド源手段からの色テーブル値をフ
    ェッチし、記憶し、最配列し、出力する、入力インター
    フェース手段と、 前記入力インターフェース手段及び前記制御信号レジス
    タに接続され、前記制御信号レジスタの出力に従って前
    記入力インターフェース手段の出力に演算を行い、変換
    色を生成する処理手段と、 前記処理手段に接続され、前記変換色を受信するデータ
    行き先手段とを含む色空間変換装置。
  13. 【請求項１３】 前記色空間変換処理における前記オプ
    ションが、前記変換色に対して変換処理およびクランプ
    処理を行うか否かを特定することを含む請求項１２記載
    の色空間変換装置。
  14. 【請求項１４】 前記変換及びクランプ処理が以下の式
    によって計算される請求項１３記載の色空間変換装置。 出力値＝０ （ｘ≦６３の時） ＝２（ｘ−６４） （６４≦ｘ≦１９１の時） ＝２５５ （１９２≦ｘの時）
  15. 【請求項１５】 前記処理手段で行われる前記演算処理
    が、前記分割値の前記色テーブル値への３次元内挿であ
    る請求項１４記載の色空間変換装置。
  16. 【請求項１６】 元画像にアフィン画像変換を行う装置
    であって、 カーネルデスクリプタと重み関数の重み付けを供給する
    データ源手段と、 前記元画像のインデックステーブルから与えられるイン
    デックステーブルアドレスに応じたインデックステーブ
    ル値を供給する第１のオペランド源手段と、 与えられるアドレスに応じて前記元画像の少なくとも一
    つのピクセルを供給する第２のオペランド源手段と、 アフィン画像変換処理における複数のオプションを有効
    化又は無効化する指示手段と、 前記指示手段の内容を記憶するコンフィグレーションレ
    ジスタと、 前記コンフィグレーションレジスタに接続され、前記指
    示手段の内容をデコードするデコード手段と、 前記デコード手段に接続され、前記デコード手段の出力
    を記憶する制御信号レジスタと、 アフィン画像変換処理の実行に必要な情報を記憶するレ
    ジスタファイルと、前記制御信号レジスタ、前記レジス
    タファイル、前記データ源手段及び前記オペランド源手
    段に接続され、（ａ）前記制御信号レジスタの出力に従
    って前記データ源手段からのカーネルデスクリプタと重
    み関数の重み付けを受け付け、記憶し、（ｂ）前記カー
    ネルデスクリプタ、前記制御信号レジスタおよび前記レ
    ジスタファイルの出力に従って、前記元画像からフェッ
    チされるピクセルの座標を生成し、（ｃ）前記座標及び
    前記レジスタファイルの出力から、インデックステーブ
    ルアドレスを計算し、（ｄ）前記第１のオペランド源手
    段からインデックステーブルエントリをフェッチし、
    （ｅ）前記インデックステーブルエントリおよび前記座
    標からピクセルアドレスを計算し、（ｆ）前期第２のオ
    ペランド源手段から少なくとも一つのピクセルをフェッ
    チし、該ピクセルを前期制御信号レジスタの出力にした
    がって最配列する入力インターフェース手段と、 前記入力インターフェース手段、前記レジスタファイル
    及び前記制御信号レジスタに接続され、前記制御信号レ
    ジスタ及び前記レジスタファイルの出力に従って前記入
    力インターフェース手段の出力に複数の演算処理を行
    い、変換ピクセルを生成する処理手段と、 前記処理手段に接続され、前記変換ピクセルを受信する
    データ行き先手段とを含むアフィン画像変換装置。
  17. 【請求項１７】 前期カーネルデスクリプタが、長形式
    カーネルデスクリプタおよび短形式カーネルデスクリプ
    タの２つの形式を含む請求項１６のアフィン画像変換装
    置。
  18. 【請求項１８】 前期長形式カーネルディスクリプタ
    が、 座標から始まる元画像と、 元画像水平デルタ、 元画像垂直デルタおよび トランケートのためのバイナリーポイントを含み、 前期短形式カーネルデスクリプタが、 ｘ座標から始まる前記元画像の整数部分およびトランケ
    ートのためのバイナリーポイントを含み、 前期ｘ座標から始まる前記元画像の小数部分を０、ｘ軸
    方向における前記元画像水平デルタを１、ｙ軸方向にお
    ける前記元画像垂直デルタを１とそれぞれ仮定した請求
    項１７記載のアフィン画像変換装置。
  19. 【請求項１９】 前記座標から始まる元画像が解像度２
    ４．２４で符号無しの固定小数点値であり、前記元画像
    水平デルタおよび元画像垂直デルタが解像度２４．２４
    で２の補数固定小数点値である請求項１８記載のアフィ
    ン画像変換装置。
  20. 【請求項２０】 前記元画像のピクセルが４チャンネル
    を含み、そのうち３チャンネルがピクセルの色を、残り
    のチャンネルがピクセルの不透明度をそれぞれ表す請求
    項１６記載のアフィン画像変換装置。
  21. 【請求項２１】 前記アフィン画像変換のオプション
    が、 実際のサンプル値を周囲の４ピクセルから共１次内挿に
    よって定めるか、元画像の最も近い位置にあるピクセル
    の値を用いるか、 前記４チャンネルのどれか１つにオフセットを施すか否
    か、 前記元画像からのピクセルに含まれる各色チャンネル
    を、前記元画像からのピクセルの不透明度と乗じるか否
    か、 出力値をクランプするか否か、 出力値の絶対値をラップ又はクランプする前に取得する
    か否か、 の特定を含む請求項２０記載のアフィン画像変換装置。
  22. 【請求項２２】 前記複数の演算処理が、 オプションが有効な場合、前記元画像からの複数のピク
    セルの各色チャンネルをピクセルの不透明度と乗算し、
    第１の仮乗算ピクセルを生成する処理、 オプションが有効なら、実際のサンプル値を周囲の４ピ
    クセルから共１次内挿によって定め、そうでなければ元
    画像からフェッチされたピクセルの値を実際のサンプル
    値として用いる処理、 複数の前記実際のサンプル値に重み関数を適用して内部
    変換ピクセルを得る処理、 前記カーネルデスクリプタ中の前記バイナリーポイント
    に従って、内部変換ピクセルの小数部を切り捨てる処理
    および、 オプションが有効なとき、前記内部変換ピクセルの絶対
    値を取得し、クランプする処理を含む請求項２１記載の
    アフィン画像変換装置。
  23. 【請求項２３】 前記重み関数の適用が、各ピクセルに
    異なる重み付けをした前記元画像のサブサンプルピクセ
    ルの２次元配列と前記オフセットの加算によってなされ
    る請求項２２記載のアフィン画像変換装置。
  24. 【請求項２４】 前記重み関数の前記重み付けが符号付
    きの数値である請求項２３記載のアフィン画像変換装
    置。
  25. 【請求項２５】 前記アフィン画像変換に必要な情報
    が、 前記サブサンプルの２次元配列の行数および列数、 前記元画像の前記インデックステーブルのベースアドレ
    ス、 前記重み関数に適用するオフセットおよび生成する変換
    ピクセルの数を含む請求項２３記載のアフィン画像変換
    装置。
  26. 【請求項２６】 畳み込み行列を用いて元画像に畳み込
    み処理を行う装置であって、 カーネルデスクリプタと前記畳み込み行列の係数を供給
    するデータ源手段と、 前記元画像のインデックステーブルから与えられるイン
    デックステーブルアドレスに応じたインデックステーブ
    ル値を供給する第１のオペランド源手段と、 与えられるアドレスに応じて前記元画像のピクセルを供
    給する第２のオペランド源手段と、 畳み込み処理における複数のオプションを有効化又は無
    効化する指示手段と、 前記指示手段の内容を記憶するコンフィグレーションレ
    ジスタと、 前記コンフィグレーションレジスタに接続され、前記指
    示手段の内容をデコードするデコード手段と、 前記デコード手段に接続され、前記デコード手段の出力
    を記憶する制御信号レジスタと、 畳み込み処理の実行に必要な情報を記憶するレジスタフ
    ァイルと、 前記制御信号レジスタ、前記レジスタファイル、前記デ
    ータ源手段及び前記オペランド源手段に接続され、
    （ａ）前記制御信号レジスタの出力に従って前記データ
    源手段からの前記カーネルデスクリプタと前記畳み込み
    行列の係数を受け付け、記憶し、（ｂ）前記カーネルデ
    スクリプタ、前記制御信号レジスタおよび前記レジスタ
    ファイルの出力に従って、前記元画像からフェッチされ
    るピクセルの座標を生成し、（ｃ）前記座標及び前記レ
    ジスタファイルの出力から、インデックステーブルアド
    レスを計算し、（ｄ）前記第１のオペランド源手段から
    インデックステーブルエントリをフェッチし、（ｅ）前
    記インデックステーブルエントリおよび前記座標からピ
    クセルアドレスを計算し、（ｆ）前期制御信号レジスタ
    の出力にしたがって前期第２のオペランド源手段から複
    数のピクセルをフェッチし、記憶し、最配列する入力イ
    ンターフェース手段と、 前記入力インターフェース手段、前記レジスタファイル
    及び前記制御信号レジスタに接続され、前記制御信号レ
    ジスタの出力に従って前記入力インターフェース手段の
    出力に演算処理を行い、変換ピクセルを生成する処理手
    段と、 前記処理手段に接続され、前記変換ピクセルを受信する
    データ行き先手段とを含む畳み込み処理装置。
  27. 【請求項２７】 前期カーネルデスクリプタが、長形式
    カーネルデスクリプタおよび短形式カーネルデスクリプ
    タの２つの形式を含む請求項２６の畳み込み処理装置。
  28. 【請求項２８】 前期長形式カーネルディスクリプタ
    が、 座標から始まる元画像と、 元画像水平デルタ、 元画像垂直デルタおよびトランケートのためのバイナリ
    ーポイントを含み、 前期短形式カーネルデスクリプタが、 ｘ座標から始まる前記元画像の整数部分およびトランケ
    ートのためのバイナリーポイントを含み、 前期ｘ座標から始まる前記元画像の小数部分を０、ｘ軸
    方向における前記元画像水平デルタを１、ｙ軸方向にお
    ける前記元画像垂直デルタを１とそれぞれ仮定した請求
    項２７記載の畳み込み処理装置。
  29. 【請求項２９】 前記座標から始まる元画像が解像度２
    ４．２４で符号無しの固定小数点値であり、前記元画像
    水平デルタおよび元画像垂直デルタが解像度２４．２４
    で２の補数固定小数点値である請求項２８記載の畳み込
    み処理装置。
  30. 【請求項３０】 前記元画像のピクセルが４チャンネル
    を含み、そのうち３チャンネルがピクセルの色を、残り
    のチャンネルがピクセルの不透明度をそれぞれ表す請求
    項２６記載の畳み込み処理装置。
  31. 【請求項３１】 前記畳み込み処理のオプションが、 実際のサンプル値を周囲の４ピクセルから共１次内挿に
    よって定めるか、元画像の最も近い位置にあるピクセル
    の値を用いるか、 前記４チャンネルのどれか１つにオフセットを施すか否
    か、 前記元画像からのピクセルに含まれる各色チャンネル
    を、前記元画像からのピクセルの不透明度と乗じるか否
    か、 出力値をクランプするか否か、 出力値の絶対値をラップ又はクランプする前に取得する
    か否か、 の特定を含む請求項３０記載の畳み込み処理装置。
  32. 【請求項３２】 前記複数の演算処理が、 オプションが有効な場合、前記元画像からの複数のピク
    セルの各色チャンネルをピクセルの不透明度と乗算し、
    第１の仮乗算ピクセルを生成する処理、 オプションが有効なら、実際のサンプル値を周囲の４ピ
    クセルから共１次内挿によって定め、そうでなければ元
    画像からフェッチされたピクセルの値を実際のサンプル
    値として用いる処理、 複数の前記実際のサンプル値に重み関数を適用して内部
    変換ピクセルを得る処理、 前記カーネルデスクリプタ中の前記バイナリーポイント
    に従って、内部変換ピクセルの小数部を切り捨てる処理
    および、 オプションが有効なとき、前記内部変換ピクセルの絶対
    値を取得し、クランプする処理を含む請求項３１記載の
    畳み込み処理装置。
  33. 【請求項３３】 前記重み関数の適用が、各ピクセルに
    異なる重み付けをした前記元画像のサブサンプルピクセ
    ルの２次元配列と前記オフセットの加算によってなされ
    る請求項３２記載の畳み込み処理装置。
  34. 【請求項３４】 前記重み関数の前記重み付けが符号付
    きの数値である請求項３１記載の畳み込み処理装置。
  35. 【請求項３５】 前記畳み込み処理に必要な情報が、 前記サブサンプルの２次元配列の行数および列数、 前記元画像の前記インデックステーブルのベースアドレ
    ス、 前記重み関数に適用するオフセットおよび生成する変換
    ピクセルの数を含む請求項３２記載の畳み込み処理装
    置。
  36. 【請求項３６】 変換行列を用いて元データオブジェク
    ト列に線形色空間変換を施す装置であって、 前記元データオブジェクトを供給するデータ源手段と、 与えられる行数に対応して前記変換行列の複数の係数を
    供給するオペラン源手段と、 線形色空間変換処理における複数のオプションを有効化
    又は無効化する指示手段と、 前記指示手段の内容を記憶するコンフィグレーションレ
    ジスタと、 前記コンフィグレーションレジスタに接続され、前記指
    示手段の内容をデコードするデコード手段と、 前記デコード手段に接続され、前記デコード手段の出力
    を記憶する制御信号レジスタと、 前記制御信号レジスタ、前記データ源手段及び前記オペ
    ランド源手段に接続され、（ａ）前記制御信号レジスタ
    の出力に従って前記データ源手段からの元データオブジ
    ェクトを受け付け、記憶し、出力する（ｂ）前記制御信
    号レジスタの出力に従い、前記オペランド源手段から複
    数の前記係数をフェッチするための前記行数を生成し、
    （ｃ）前記制御信号レジスタの出力に従い、前記係数を
    記憶し、最配列し、出力する入力インターフェース手段
    と、 前記入力インターフェース手段及び前記制御信号レジス
    タに接続され、前記制御信号レジスタの出力に従って前
    記入力インターフェース手段の出力に複数の演算を行
    い、変換データオブジェクトを生成する処理手段と、 前記処理手段に接続され、前記変換データオブジェクト
    を受信するデータ行き先手段とを含む線形色空間変換装
    置。
  37. 【請求項３７】 前記変換行列が４行５列であり、 前記データオブジェクトおよび前記変換データオブジェ
    クトが４チャンネルのピクセルであり、該４チャンネル
    のうち３チャンネルがピクセルの色を、残りのチャンネ
    ルがピクセルの不透明度をそれぞれ表し、前記線形色空
    間変換が、以下のように定義される請求項３６記載の線
    形色変換処理装置。 ここで、ｒｉは変換ピクセルを、ａｉはオペランドピク
    セルを表す。
  38. 【請求項３８】 前記変換行列の係数が解像度１２．１
    ２の符号付き固定小数点値である請求項３７記載の線形
    色変換処理装置。
  39. 【請求項３９】 前記線形色空間変換処理における前記
    複数のオプションが、 前記データ源手段からの前記ピクセルの各色チャンネル
    をその不透明度と乗じるか否か、 前記変換データオブジェクトがアンダーフローした際に
    は所定の最低値に、オーバーフローした際には所定の最
    高値にクランプするか否か、 前記変換データオブジェクトの絶対値をラッピング又は
    クランプの前に取得するか否か、を含む請求項３８記載
    の線形色変換処理装置。
  40. 【請求項４０】 前記処理手段で行われる前記複数の演
    算処理が、 オプションが有効のとき、前記データ源手段からのピク
    セルの各色チャンネルを、その不透明度と乗じて第１の
    仮乗算ピクセルを生成する処理と、 ２つのチャンネルを前記変換行列の２つの行と乗算し、
    第１および第２の内部積を得る処理と、 前記第１および第２の内部積および前記変換行列の最後
    の行を加算し、第１の内部加算を得る処理と、 残りの２チャンネルを変換行列の残りの２行と乗じ、第
    ３および第４の内部積を得る処理と、 前記第３および第４の内部積を前記第１の内部加算に加
    算し、内部結果を得る処理と、 前記内部結果の小数部を切り捨て、オプションが有効な
    場合、絶対値を取得し、切り捨て処理後の内部結果をク
    ランプする処理とを含む請求項３９記載の線形色空間変
    換処理装置。
  41. 【請求項４１】 個々に指定された複数のデータを外部
    メモリ中のデータテーブルから供給する装置であって、 ｍ（複数）個のキャッシュラインを構成するｎ（複数）
    個の独立して指定可能なメモリーバンクを含むキャッシ
    ュメモリと、 前記ｎ個のメモリーバンクにそれぞれ接続されたｎ個の
    プログラム可能なアドレス発生器であって、該発生器が
    メモリーバンクから同時に複数のデータを読み出すため
    の複数のアドレスをインデックスを使用して発生し、発
    生するアドレスはタグアドレスとラインアドレスを含
    み、 キャッシュメモリ中の対応するラインのタグアドレスを
    記憶するタグメモリと、 キャッシュメモリ中の対応するラインのライン有効ステ
    ータス（ｌｉｎｅ−ｖａｌｉｄ ｓｔａｔｕｓ）を記憶
    するライン有効メモリと、 前記発生器で発生されたアドレスのラインアドレスに対
    応したタグアドレスと、前記タグメモリに記憶されたタ
    グアドレスとを比較し、比較結果が一致し、かつ対応す
    るラインに対するライン有効ステータスが有効である場
    合、ヒット信号を発生するｎ個のタグ比較器と、 前記ヒット信号に応答してキャッシュメモリから同時に
    複数のデータを読み出す処理を制御し、またヒットシグ
    ナルがない場合は外部メモリからのデータを含む１つま
    たはそれ以上のラインのフェッチを制御するキャッシュ
    コントローラと、 読み出したデータの出力データパケットにおける位置を
    定めるデータオーガナイザとを含むデータ供給装置。
  42. 【請求項４２】 前記装置の現在の処理モードを設定す
    るインターフェースを有する請求項４１記載のデータ供
    給装置。
  43. 【請求項４３】 前記データオーガナイザが前記現在の
    処理モードによって定まる方法によって読み出しデータ
    の出力パケットにおける位置を決定する請求項４２記載
    のデータ供給装置。
  44. 【請求項４４】 前記アドレス発生器が前記現在の処理
    モードによって定まる方法によって複数のアドレスを発
    生する請求項４２または４３記載のデータ供給装置。
  45. 【請求項４５】 前記タグ比較器が前記現在の処理モー
    ドによって定まるタグアドレスの一部分のみを比較する
    請求項４２乃至４４に記載のデータ供給装置。
  46. 【請求項４６】 前記複数のアドレスが完全外部メモリ
    アドレス形式によって発生される請求項４１記載のデー
    タ供給装置。
  47. 【請求項４７】 前記メモリーバンクのそれぞれがｍ個
    のバンクラインからなり、各キャッシュラインが各メモ
    リーバンクのバンクラインから構成される請求項４６記
    載のデータ供給装置。
  48. 【請求項４８】 前記完全アドレスがタグメモリーに記
    憶されたタグアドレスとの比較に用いられる前記タグア
    ドレス、キャッシュメモリの関係するキャッシュライン
    の指定に用いられる前記ラインアドレス、メモリバンク
    の関係するバンク指定に用いられるバンクアドレスおよ
    びバンクライン中の関係するバイト指定に用いられるバ
    イトアドレスを含む請求項４７記載のデータ供給装置。
  49. 【請求項４９】 前記アドレス発生器がインデックス及
    び前記現在の処理モードに対応するインデックスアドレ
    スを発生し、該インデックスアドレスが前記完全外部メ
    モリアドレスを発生するためにベースアドレスと加算さ
    れる請求項４６乃至４８記載のデータ供給装置。
  50. 【請求項５０】 前記キャッシュメモリが直接マップキ
    ャッシュである請求項４１記載のデータ供給装置。
  51. 【請求項５１】 １つかそれ以上のバンクラインが発生
    される対応アドレスに応答してキャッシュメモリから読
    み出される請求項４７記載のデータ供給装置。
  52. 【請求項５２】 前記複数のデータが１バイトのデータ
    であって、前記データオーガナイザが前記対応アドレス
    のバイトアドレスに応答してバンクラインから読み出さ
    れたデータを選択する手段を有する請求項４７のデータ
    供給装置。
  53. 【請求項５３】 前記ｎ個のアドレス発生器がｎ個の異
    なる複合論理回路からなり、該複合論理回路がその入力
    として、ベースアドレス、前記現在の処理モード、イン
    デックスを有し、前記完全外部メモリアドレス形式の発
    生アドレスを出力とする請求項４１記載のデータ供給装
    置。
  54. 【請求項５４】 個々にアドレス指定された複数のデー
    タを外部メモリ中のデータテーブルから、各々がｍ（複
    数）個のキャッシュラインを有するｎ（複数）個の独立
    してアドレス指定可能なメモリーバンクを有するキャッ
    シュメモリを介して供給する方法であって、 タグアドレスとラインアドレスを含み、メモリーバンク
    から同時に複数のデータを読み出すための複数のアドレ
    スを、インデックスを使用して発生するステップと、 キャッシュメモリ中の対応するラインのタグアドレスを
    タグメモリに記憶するステップと、 キャッシュメモリ中の対応するラインのライン有効ステ
    ータス（ｌｉｎｅ−ｖａｌｉｄ ｓｔａｔｕｓ）をライ
    ン有効メモリに記憶するステップと、 前記発生器で発生された複数のアドレスそれぞれについ
    て、タグアドレスと発生されたアドレスのラインアドレ
    スに対応する前記タグメモリに記憶されたタグアドレス
    とを比較し、比較結果が一致し、かつ対応するラインに
    対するライン有効ステータスが有効である場合、ヒット
    信号を発生するステップと、前記ヒット信号に応答して
    キャッシュメモリから同時に複数のデータを読み出す処
    理を制御し、またヒットシグナルがない場合は外部メモ
    リからのデータを含む１つまたはそれ以上のラインのフ
    ェッチを制御するステップと、読み出したデータの出力
    データパケットにおける位置を定めるステップとを含む
    データ供給方法。
  55. 【請求項５５】 現在の処理モードを設定するステップ
    を有する請求項５４記載のデータ供給方法。
  56. 【請求項５６】 前記現在の処理モードによって定まる
    方法によって読み出しデータの出力パケットにおける位
    置を決定するステップを有する請求項５４記載のデータ
    供給方法。
  57. 【請求項５７】 前記現在の処理モードによって定まる
    方法によって複数のアドレスを発生するステップを有す
    る請求項５５または５６記載のデータ供給方法。
  58. 【請求項５８】 前記現在の処理モードによって定まる
    タグアドレスの一部分のみを比較するステップを有する
    請求項５５乃至５７に記載のデータ供給方法。
  59. 【請求項５９】 前記複数のアドレスを完全外部メモリ
    アドレス形式によって発生する請求項５４記載のデータ
    供給方法。
  60. 【請求項６０】 前記メモリーバンクのそれぞれがｍ個
    のバンクラインからなり、前記各キャッシュラインの各
    々が各メモリーバンクのバンクラインから構成される請
    求項５９記載のデータ供給方法。
  61. 【請求項６１】 前記完全アドレスがタグメモリーに記
    憶されたタグアドレスとの比較に用いられる前記タグア
    ドレス、キャッシュメモリの関係するキャッシュライン
    の指定に用いられる前記ラインアドレス、メモリバンク
    の関係するバンク指定に用いられるバンクアドレスおよ
    びバンクライン中の関係するバイト指定に用いられるバ
    イトアドレスを含む請求項６０記載のデータ供給方法。
  62. 【請求項６２】 インデックス及び前記現在の処理モー
    ドに対応するインデックスアドレスを発生し、該インデ
    ックスアドレスを前記完全外部メモリアドレスを発生す
    るためにベースアドレスと加算するステップを有する請
    求項５９乃至６１記載のデータ供給方法。
  63. 【請求項６３】 前記キャッシュメモリが直接マップキ
    ャッシュである請求項５４記載のデータ供給方法。
  64. 【請求項６４】 １つかそれ以上のバンクラインが発生
    される対応アドレスに応答してキャッシュメモリから読
    み出される請求項６０記載のデータ供給方法。
  65. 【請求項６５】 前記複数のデータが１バイトのデータ
    であって、前記対応アドレスのバイトアドレスに応答し
    てバンクラインから読み出されたデータを選択するステ
    ップを有する請求項６４記載のデータ供給方法。
  66. 【請求項６６】 前記アドレス発生ステップが、ベース
    アドレス、前記現在の処理モード、インデックスを用
    い、前記完全外部メモリアドレス形式の発生アドレスを
    出力する請求項５４記載のデータ供給方法。
  67. 【請求項６７】 個々にアドレス指定された複数のデー
    タを外部メモリ中のデータテーブルから供給する装置で
    あって、 ｍ（複数）個のキャッシュラインを構成する複数のメモ
    リーバンクを有するキャッシュメモリであって、前記複
    数のメモリーバンクの各々はｍ個のバンクラインから構
    成され、前記キャッシュラインの各々が各メモリーバン
    クからの前記バンクラインから構成され、 前記ｎ個のメモリーバンクにそれぞれ接続されたｎ個の
    プログラム可能なアドレス発生器であって、該各発生器
    がメモリーバンクからデータを読み出すためのアドレス
    をインデックスを使用して発生し、発生するアドレスは
    タグアドレスとラインアドレスおよびバンクアドレスを
    含み、 キャッシュメモリ中の対応するキャッシュラインのタグ
    アドレスを記憶するタグメモリと、 キャッシュメモリ中の対応するラインのライン有効ステ
    ータス（ｌｉｎｅ−ｖａｌｉｄ ｓｔａｔｕｓ）を記憶
    するライン有効メモリと、 前記発生器で発生されたアドレスのラインアドレスに対
    応したタグアドレスと、前記タグメモリに記憶されたタ
    グアドレスとを比較し、比較結果が一致し、かつ対応す
    るラインに対するライン有効ステータスが有効である場
    合、ヒット信号を発生するｎ個のタグ比較器と、 前記ヒット信号に応答してキャッシュメモリからデータ
    を読み出す処理を制御し、またヒットシグナルがない場
    合は外部メモリからの１つまたはそれ以上のデータを含
    む１つまたはそれ以上のラインのフェッチを制御するキ
    ャッシュコントローラと、 読み出したデータの出力データパケットにおける位置を
    定めるデータオーガナイザとを含むデータ供給装置。
  68. 【請求項６８】 前記装置の現在の処理モードを設定す
    るインターフェースを有する請求項６７記載のデータ供
    給装置。
  69. 【請求項６９】 前記データオーガナイザが前記現在の
    処理モードによって定まる方法によって読み出しデータ
    の出力パケットにおける位置を決定する請求項６８記載
    のデータ供給装置。
  70. 【請求項７０】 前記アドレス発生器が前記現在の処理
    モードによって定まる方法によって複数のアドレスを発
    生する請求項６８または６９記載のデータ供給装置。
  71. 【請求項７１】 前記タグ比較器が前記現在の処理モー
    ドによって定まるタグアドレスの一部分のみを比較する
    請求項６８乃至７０に記載のデータ供給装置。
  72. 【請求項７２】 前記複数のアドレスが完全外部メモリ
    アドレス形式によって発生される請求項６７記載のデー
    タ供給装置。
  73. 【請求項７３】 前記完全アドレスがタグメモリーに記
    憶されたタグアドレスとの比較に用いられる前記タグア
    ドレス、キャッシュメモリの関係するキャッシュライン
    の指定に用いられる前記ラインアドレス、メモリバンク
    の関係するバンク指定に用いられるバンクアドレスおよ
    びバンクライン中の関係するバイト指定に用いられるバ
    イトアドレスを含む請求項７２記載のデータ供給装置。
  74. 【請求項７４】 前記アドレス発生器がインデックス及
    び前記現在の処理モードに対応するインデックスアドレ
    スを発生し、該インデックスアドレスが前記完全外部メ
    モリアドレスを発生するためにベースアドレスと加算さ
    れる請求項７１乃至７３記載のデータ供給装置。
  75. 【請求項７５】 前記キャッシュメモリが直接マップキ
    ャッシュである請求項６７記載のデータ供給装置。
  76. 【請求項７６】 発生される対応アドレスに応答して１
    つかそれ以上のバンクラインがキャッシュメモリから読
    み出される請求項６７記載のデータ供給装置。
  77. 【請求項７７】 前記複数のデータが１バイトのデータ
    であって、前記データオーガナイザが前記対応アドレス
    のバイトアドレスに応答してバンクラインから読み出さ
    れたデータを選択する手段を有する請求項７６のデータ
    供給装置。
  78. 【請求項７８】 前記ｎ個のアドレス発生器がｎ個の異
    なる複合論理回路からなり、該複合論理回路がその入力
    として、ベースアドレス、前記現在の処理モード、イン
    デックスを有し、前記完全外部メモリアドレス形式の発
    生アドレスを出力とする請求項６７記載のデータ供給装
    置。
  79. 【請求項７９】 個々にアドレス指定された複数のデー
    タを外部メモリ中のデータテーブルから供給する装置で
    あって、 ｍ（複数）個のキャッシュラインを構成するｎ（複数）
    個の独立して指定可能なメモリーバンクを含むキャッシ
    ュメモリと、 前記ｎ個のメモリーバンクにそれぞれ接続されたｎ個の
    プログラム可能なアドレス発生器であって、該発生器が
    メモリーバンクから同時に複数のデータを読み出すため
    の複数のアドレスを１つのインデックスを使用して発生
    し、発生するアドレスはタグアドレスとラインアドレス
    およびバンクアドレスを含み、 キャッシュメモリ中の対応するキャッシュラインのタグ
    アドレスを記憶するタグメモリと、 キャッシュメモリ中の対応するラインのライン有効ステ
    ータス（ｌｉｎｅ−ｖａｌｉｄ ｓｔａｔｕｓ）を記憶
    するライン有効メモリと、 前記発生器で発生されたアドレスのラインアドレスに対
    応したタグアドレスと、前記タグメモリに記憶されたタ
    グアドレスとを比較し、比較結果が一致し、かつ対応す
    るラインに対するライン有効ステータスが有効である場
    合、ヒット信号を発生するｎ個のタグ比較器と、 前記ヒット信号に応答してキャッシュメモリから複数の
    データ同時に読み出す処理を制御し、またヒットシグナ
    ルがない場合は外部メモリからの１つまたはそれ以上の
    データを含む１つまたはそれ以上のラインのフェッチを
    制御するキャッシュコントローラと、 読み出したデータの出力データパケットにおける位置を
    定めるデータオーガナイザと、 装置の現在の処理モードを設定するインターフェースを
    有し、 前記アドレス発生器が外部メモリに記憶されたテーブル
    に依存する前記現在の処理モードによって定まる方法で
    複数のアドレスを発生するデータ供給装置。
  80. 【請求項８０】 データワードフォーマットで供給され
    る入力データの正規化を行う装置であって、 第１データワード及びそれに続くデータワードの形式を
    有する入力データを受信する先入れ先出し（ＦＩＦＯ）
    バッファと、 前記第１データワードを前記ＦＩＦＯバッファの出力か
    ら受信する入力レジスタと、 該入力レジスタの前記第１データワードおよび前記ＦＩ
    ＦＯバッファの出力を正規化出力データワードに変換す
    る組合せ回路と、 該組合せ回路のコンフィグレーション信号を発生する制
    御ユニットと、 前記正規化出力データワードを記憶する出力レジスタと
    を含む正規化装置。
  81. 【請求項８１】 前記出力レジスタから前記正規化出力
    ワードを読むグラフィックエンジンと、命令を解読して
    前記グラフィックエンジン及び前記制御ユニットに制御
    信号を供給するプログラムエージェントをさらに有する
    請求項８０記載の正規化装置。
  82. 【請求項８２】 前記ＦＩＦＯバッファがリードおよび
    ライト命令を受けつけるように構成されており、前記リ
    ード命令が前記制御ユニットから選択的に供給される請
    求項８０または８１記載の正規化装置。
  83. 【請求項８３】 前記ＦＩＦＯバッファが空またはデー
    タで満たされている状態にそれぞれ対応したエンプティ
    状態フラグおよびフル状態フラグが選択的に発生され、
    前記ＦＩＦＯバッファがエンプティおよびフル状態フラ
    グで表される状態に応じて前記リードおよびライト命令
    が供給される請求項８２記載の正規化装置。
  84. 【請求項８４】 前記入力レジスタが前記制御ユニット
    が供給する読み出し許可信号に応答して前記ＦＩＦＯバ
    ッファの出力から前記第１データワードを読み取る請求
    項８０記載の正規化装置。
  85. 【請求項８５】 前記組合せ回路が第１および第２デー
    タワードからのビットを多重化して正規化出力データワ
    ードを発生するように構成された複数の正規化多重化器
    を有する請求項８０記載の正規化装置。
  86. 【請求項８６】 前記データワードフォーマットが複数
    の３２ビットデータワードから構成され、データワード
    はパックドバイトまたはアンパックドバイトが交互に配
    置されてなり、複数のアンパックドバイトを有するデー
    タワードは一つのバリッドバイトから構成され、複数の
    パックドバイトを有するデータワードは３２個の１ビッ
    ト、１６個の２ビット、８個の４ビット、４個の８ビッ
    トまたは２個の１６ビットとから構成されるとともに、
    正規化出力データワードが４個の８ビットからなる請求
    項８０記載の正規化装置。
  87. 【請求項８７】 前記プログラムエージェントが入力デ
    ータワードがアンパックドバイトを含むかパックドデー
    タオブジェクトを含むかを制御ユニットに知らせる請求
    項８６記載の正規化装置。
  88. 【請求項８８】 前記入力データワードがパックドデー
    タオブジェクトを含む場合、前記プログラムエージェン
    トがデータオブジェクトのサイズを制御ユニットに知ら
    せる請求項８７記載の正規化装置。
  89. 【請求項８９】 前記プログラミングエージェントが正
    規化ファクターｎによってデータオブジェクトのサイズ
    を表し、前記正規化ファクターｎがｎ＝０の時はデータ
    オブジェクトあたり１ビット、ｎ＝１はデータオブジェ
    クトあたり２ビット、ｎ＝２はデータオブジェクトあた
    り４ビット、ｎ＝３はデータオブジェクトあたり８ビッ
    ト、ｎ＞３はデータオブジェクトあたり１６ビットを示
    す請求項８８記載の正規化装置。
  90. 【請求項９０】 前記プログラムエージェントが与えら
    れた出力データワードに正規化する連続データオブジェ
    クトの最大値を前記制御ユニットに通知する請求項８６
    記載の正規化装置。
  91. 【請求項９１】 前記プログラムエージェントが前記最
    大値をチャンネルカウントファクターｃで通知し、該チ
    ャンネルカウントファクターｃは、ｃ＝１が正規化され
    るデータオブジェクトが１つで、出力レジスタに受け渡
    しされることを、ｃ＝２は正規化されるデータオブジェ
    クトが２つで、出力レジスタに受け渡しされることを、
    ｃ＝３は正規化されるデータオブジェクトが３つで、出
    力レジスタに受け渡しされることを、ｃ＝０は正規化さ
    れるデータオブジェクトが４つで、出力レジスタに受け
    渡しされることを、それぞれ示す請求項９０記載の正規
    化装置。
  92. 【請求項９２】 入力データワードが８ビット幅以下の
    パックドデータオブジェクトから構成される場合、プロ
    グラムエージェントが、前記組合せ回路において第１デ
    ータワードのどのビットが正規化のスタートビットとし
    て使用されているかを順に選択するオフセットファクタ
    ーｂを前記制御ユニットに供給する請求項８６記載の正
    規化装置。
  93. 【請求項９３】 前記オフセットファクターｂが前記第
    １データワードの第１バイトの最上位ビット（ＭＳＢ）
    に対応してたオフセットであり、出力データバイトｙ
    ［７．．０］が以下の法則にしたがって生成される請求
    項９２記載の正規化装置。
  94. 【請求項９４】 前記制御ユニットが前記出力レジスタ
    のうち４バイトを選択し、前記組合せ回路の出力の読み
    取りを許可するバイト制御信号を前記出力レジスタに供
    給する請求項８６記載の正規化装置。
  95. 【請求項９５】 前記制御ユニットが、入力レジスタか
    ら読み込まれるべく選択されているビットに対応するビ
    ット位置および出力レジスタに書き込まれるべく選択さ
    れているバイトに対応するバイト位置を記録するカウン
    タ手段を有し、前記ＦＩＦＯバッファが命令処理中に空
    になった場合、その後前記ＦＩＦＯバッファに読み込ま
    れた入力データの正規化が前記カウンタ手段の状態に基
    づいて再開される請求項９４記載の正規化装置。
  96. 【請求項９６】 データワードフォーマットで供給され
    る入力データの正規化を行う方法であって、 （ａ）先入れ先出し（ＦＩＦＯ）バッファに、第１デー
    タワード及びそれに続くデータワードを連続して供給す
    るステップと、 （ｂ）前記第１データワードを前記ＦＩＦＯバッファの
    出力から入力レジスタに読み込むステップと、 （ｃ）連続データワードをＦＩＦＯバッファの出力に送
    るようにＦＩＦＯバッファを先送りするステップと、 （ｄ）前記入力レジスタからの前記第１のデータワード
    およびＦＩＦＯバッファの出力する前記それに続くデー
    タワードを正規化し、正規化回路の出力としての正規化
    データを生成する正規化ステップと、 （ｅ）前記正規化回路の出力から前記正規化データを出
    力レジスタに読み込むステップとを有し、前記正規化ス
    テップを制御ユニットが発生するコンフィグレーション
    信号にしたがって実行する正規化方法。
  97. 【請求項９７】 前記正規化が複数の多重化器によって
    行われる請求項９６記載の正規化方法。
  98. 【請求項９８】 前記データワードフォーマットが複数
    の３２ビットデータワードを含み、データワードはパッ
    クドバイトまたはアンパックドバイトが交互に配置され
    てなり、複数のアンパックドバイトを有するデータワー
    ドは一つのバリッドバイトから構成され、複数のパック
    ドバイトを有するデータワードは３２個の１ビット、１
    ６個の２ビット、８個の４ビット、４個の８ビットまた
    は２個の１６ビットとから構成される請求項９６記載の
    正規化方法。
  99. 【請求項９９】 制御ユニットから前記ＦＩＦＯバッフ
    ァ、ラッチおよび正規化回路に、外部から前記制御ユニ
    ットにそれぞれ制御信号を供給するステップを含む請求
    項９６記載の正規化方法。
  100. 【請求項１００】 １番目と２番目のデータワードがパ
    ックドバイトからなる場合、前記制御信号がデータワー
    ド中のデータオブジェクトのサイズを示す正規化ファク
    ターを含む請求項９９記載の正規化方法。
  101. 【請求項１０１】 ビットオフセットファクターを含む
    制御信号が制御ユニットに供給され、前記ビットオフセ
    ットファクターに基づき１番目または２番目のデータワ
    ードからビットを選択するステップを有する請求項９９
    または１００記載の正規化方法。
  102. 【請求項１０２】 ある外部データフォーマットのセッ
    トから選択されたフォーマットで表現された画像オブジ
    ェクトに対して画像処理を行う画像処理装置であって、 前記外部データフォーマットのそれぞれを内部データフ
    ォーマットのセットから選ばれた対応するデータフォー
    マットにマッピングする第１のマッピング手段と、 内部データフォーマットであるときに、画像オブジェク
    トに画像処理を施す計算手段と、 前記画像処理が終了した後で前記内部データフォーマッ
    トのセットの各々を前記外部データフォーマットから選
    択されたデータフォーマットにマッピングする第２のマ
    ッピング手段を含む画像処理装置。
  103. 【請求項１０３】 前記外部データフォーマットのセッ
    トが、データ単位あたり４チャンネルまでの連続したデ
    ータ列を含む請求項１０２記載の画像処理装置。
  104. 【請求項１０４】 前記チャンネルが１、２、４、８、
    または１６ビットのサンプルからなる請求項１０３記載
    の画像処理装置。
  105. 【請求項１０５】 前記外部データフォーマットのセッ
    トが、あらかじめ定めた数の有効ビットを含むワードの
    連続から構成されるアンパックトビット列形式を含む請
    求項１０２記載の画像処理装置。
  106. 【請求項１０６】 前記内部データフォーマットのセッ
    トが、各３２ビットワードが４つのアクティブバイトチ
    ャンネルからなる３２ビットワード形式を含む請求項１
    ０２記載の画像処理装置。
  107. 【請求項１０７】 前記内部データフォーマットのセッ
    トが、各３２ビットワードが１つのアクティブバイトチ
    ャンネルを有するアンパックトバイト３２ビットワード
    形式を含む請求項１０２記載の画像処理装置。
  108. 【請求項１０８】 前記第１および第２のマッピング手
    段が少なくとも以下のマッピング処理の１つかそれ以上
    を実行するように構成されている請求項１０２記載の画
    像処理装置。 バイト置換 バイトレーンスワップ データ複製
  109. 【請求項１０９】 前記第１および第２のマッピング手
    段が、マッピング処理を実行するように構成されたデー
    タ操作レジスタを利用可能である請求項１０２記載の画
    像処理装置。
  110. 【請求項１１０】 前記マッピング処理が複数のデータ
    チャンネルで同時に実行される請求項１０２記載の画像
    処理装置。
  111. 【請求項１１１】 前記第１および第２のマッピング手
    段が、前記画像処理装置に接続された中央処理装置から
    マッピング命令を供給される請求項１０２記載の画像処
    理装置。
  112. 【請求項１１２】入力色空間における複数の入力画素か
    らなる入力画像を出力色空間における出力画像に変換す
    る変換方法であって、 前記出力色空間に分散する出力色値を第１のメモリに記
    憶するステップと、 入力画像の隣接画素列を供給し、該列の各画素に以下の
    ステップを施すステップとを有する変換方法。、現在の
    入力画素に最も近い画素に対応した前記分散する出力色
    値をキャッシュメモリが記憶していなかった場合、前記
    第１のメモリからキャッシュメモリに記憶するステップ
    と、 入力画素に対応する前記分散する出力色値の中から、現
    在の入力画素に最も近いものをキャッシュメモリから読
    み出すステップと、 出力色値を前記出力色空間から得るために読み出した出
    力色値を内挿するステップ。
  113. 【請求項１１３】 各入力画素に最も近い出力色値に対
    する複数のメモリアドレスを発生するステップを含む請
    求項１１２記載の変換方法。
  114. 【請求項１１４】 前記アドレス発生ステップが、前記
    メモリアドレスの各々をその１つまたはそれ以上の最上
    位ビットを再配置することによって再マッピングするサ
    ブステップを有する請求項１１３記載の変換方法。
  115. 【請求項１１５】 前記アドレス発生ステップが、 前記入力画素の各基本色成分のインターバル値および分
    割値を読み出すサブステップと、 前記入力画素の各基本色成分のインターバル値を連結す
    るサブステップと、 前記連結されたインターバル値を第１アドレスに変換す
    るサブステップと、 前記第１アドレスを前記複数の前記メモリアドレスに変
    換するサブステップとを有する請求項１１３または１１
    ４記載の変換方法。
  116. 【請求項１１６】 前記キャッシュメモリに存在する出
    力色値の中で入力画素に最も近いものを決定するため
    に、前記画素列の各入力画素に対して前記メモリアドレ
    スのタグと以前記憶したタグとを比較するステップと、 キャッシュに保存した出力色値が入力画素に最も近い場
    合、前記メモリアドレスのタグをタブメモリに記憶する
    ステップとをさらに有する請求項１１３記載の変換方
    法。
  117. 【請求項１１７】 入力色空間における複数の入力画素
    からなる入力画像を出力色空間における出力画像に変換
    する変換装置であって、 前記出力色空間に分散する出力色値を記憶する第１のメ
    モリと、 入力画像の隣接画素列を供給する手段と、 現在の入力画素に最も近い画素に対応した前記分散する
    出力色値を記憶していなかった場合、前記第１のメモリ
    から記憶するキャッシュメモリと、 入力画素に対応する前記分散する出力色値の中から、現
    在の入力画素に最も近いものをキャッシュメモリから読
    み出す手段と、 出力色値を前記出力色空間から得るために読み出した出
    力色値を内挿する手段とを有する変換装置。
  118. 【請求項１１８】 各入力画素に最も近い出力色値に対
    する複数のメモリアドレスを発生するアドレス発生手段
    を含む請求項１１７記載の変換装置。
  119. 【請求項１１９】 前記メモリアドレスの各々をその１
    つまたはそれ以上の最上位ビットを再配置することによ
    って再マッピングする再マッピング手段を有する請求項
    １１８記載の変換装置。
  120. 【請求項１２０】 前記入力画素の各基本色成分のイン
    ターバル値および分割値を読み出す手段と、 前記入力画素の各基本色成分のインターバル値を連結す
    る手段と、 前記連結されたインターバル値を第１アドレスに変換す
    る手段と、 前記第１アドレスを前記複数の前記メモリアドレスに変
    換する手段とを有する請求項１１８または１１９記載の
    変換装置。
  121. 【請求項１２１】 前記キャッシュメモリに存在する出
    力色値の中で入力画素に最も近いものを決定するため
    に、前記画素列の各入力画素に対して前記メモリアドレ
    スのタグと以前記憶したタグとを比較する手段と、 キャッシュに保存した出力色値が入力画素に最も近い場
    合、前記メモリアドレスのタグを記憶するタグメモリと
    をさらに有する請求項１１８または１１９記載の変換装
    置。
  122. 【請求項１２２】 多ポートバーストダイナミックラン
    ダムアクセスメモリ（ＤＲＡＭ）システムであって、 メモリアレイと、 前記メモリアレイを制御するコントローラと、 前記メモリアレイにデータを書き込むための書き込みポ
    ートと、 前記メモリアレイからデータを読み出すための読み出し
    ポートと、 前記メモリアレイと前記読み出しポートの間に配置さ
    れ、前記メモリアレイから読み出されたデータを一時的
    に記憶する先入れ先出し（ＦＩＦＯ）出力バッファか、
    前記メモリアレイと前記書き込みポートの間に配置さ
    れ、前記メモリアレイに書き込まれる前にデータを一時
    的に記憶する先入れ先出し（ＦＩＦＯ）入力バッファを
    有する多ポートバーストＤＲＡＭシステム。
  123. 【請求項１２３】 前記メモリアレイからデータを読み
    出すための複数の読み出しポートと、前記メモリアレイ
    と前記複数の読み出しポートの間に配置され、前記メモ
    リアレイから読み出されたデータを一時的に記憶する複
    数のＦＩＦＯ出力バッファを有する請求項１２２記載の
    多ポートバーストＤＲＡＭシステム。
  124. 【請求項１２４】 前記メモリアレイにデータを書き込
    むための複数の書き込みポートと、前記メモリアレイと
    前記複数の書き込みポートの間に配置され、前記メモリ
    アレイに書き込む前のデータを一時的に記憶する複数の
    ＦＩＦＯ入力バッファを有する請求項１２２または１２
    ３記載の多ポートバーストＤＲＡＭシステム。
  125. 【請求項１２５】 前記複数のＦＩＦＯバッファと前記
    メモリアレイを相互接続する第１の多重化器を有する請
    求項１２４記載の多ポートバーストＤＲＡＭシステム。
  126. 【請求項１２６】 前記第１の多重化器が前記コントロ
    ーラにより制御される請求項１２５記載の多ポートバー
    ストＤＲＡＭシステム。
  127. 【請求項１２７】 前記読み出し及び書き込みポートに
    よる前記メモリアレイへのアクセス調停を行う調停手段
    と、 前記メモリアレイにアドレス信号を供給するアドレス通
    信手段であって、前記アドレス信号が前記書き込みポー
    トまたは前記読み出しポートによってメモリアレイへ書
    き込みまたはメモリアレイから読み出しされるデータに
    対応した行アドレスと列アドレス信号を含む請求項１２
    ２記載の多ポートバーストＤＲＡＭシステム。
  128. 【請求項１２８】 前記アドレス通信手段が、前記読み
    出しまたは書き込みポートに対応した複数のアドレスか
    らあるアドレスを選択する第２の多重化器を含み、前記
    ＤＲＡＭシステムが前記選択されたアドレスを読み出し
    または書き込みが開始される前記メモリアレイの位置の
    選択に使用する請求項１２７記載の多ポートバーストＤ
    ＲＡＭシステム。
  129. 【請求項１２９】 前記アドレス通信手段が、 前記第２の多重化器が選択したアドレスの下位アドレス
    ビットに関連した動的メモリ行アドレスを記憶し、選択
    的に出力する第１のカウンタ手段と、 前記第２の多重化器が選択したアドレスの上位アドレス
    ビットおよび前記第１のカウンタ手段が出力する列アド
    レスを選択することによって、自らの行アドレスと列ア
    ドレスの多重化出力生成を有効化する第３の多重化器と
    を有する請求項１２８記載の多ポートバーストＤＲＡＭ
    システム。
  130. 【請求項１３０】 前記入力ＦＩＦＯバッファに一時的
    に記憶されているデータワードに対応したデータバイト
    書き込み許可信号を一時的に記憶する第３の複数のＦＩ
    ＦＯバッファと、 前記第３の複数のＦＩＦＯバッファから前記データバイ
    ト書き込み許可信号の一つを選択する第４の多重化器を
    有する請求項１２８または１２９記載の多ポートバース
    トＤＲＡＭシステム。
  131. 【請求項１３１】 前記第２の多重化器が出力した上位
    アドレスビットに対応した動的メモリ行アドレスを記憶
    し追従する第２のカウンタ手段とを有する請求項１２８
    または１２９記載の多ポートバーストＤＲＡＭシステ
    ム。
  132. 【請求項１３２】 前記メモリアレイにリフレッシュ信
    号を供給する手段を有する請求項１２２記載の多ポート
    バーストＤＲＡＭシステム。
  133. 【請求項１３３】 前記ＦＩＦＯバッファが２を超える
    深さを有する請求項１２２記載の多ポートバーストＤＲ
    ＡＭシステム。
  134. 【請求項１３４】 前記ＦＩＦＯバッファが１６を超え
    る深さを有する請求項１３３記載の多ポートバーストＤ
    ＲＡＭシステム。
  135. 【請求項１３５】 前記ＦＩＦＯバッファが約３２の深
    さを有する請求項１３４記載の多ポートバーストＤＲＡ
    Ｍシステム。
  136. 【請求項１３６】 前記ＦＩＦＯバッファが３２ビット
    の幅を有する請求項１２２記載の多ポートバーストＤＲ
    ＡＭシステム。
  137. 【請求項１３７】 メモリアレイとメモリコントローラ
    を組み合わせた構成を有する多ポートバーストダイナミ
    ックランダムアクセスメモリ（ＤＲＡＭ）装置のアクセ
    ス待ち時間を改良する方法であって、 前記メモリアレイにデータを書き込むための書き込みポ
    ートを供給するステップと、 前記メモリアレイからデータを読み出すための読み出し
    ポートを供給するステップと、 前記メモリアレイと前記読み出しポートの間に配置さ
    れ、前記メモリアレイから読み出されたデータを一時的
    に記憶する先入れ先出し（ＦＩＦＯ）出力バッファか、
    前記メモリアレイと前記書き込みポートの間に配置さ
    れ、前記メモリアレイに書き込まれる前にデータを一時
    的に記憶する先入れ先出し（ＦＩＦＯ）入力バッファの
    いずれかを供給するステップと、 前記ＦＩＦＯ出力バッファまたは前記ＦＩＦＯ入力バッ
    ファにデータを一時的に記憶するステップを含む、多ポ
    ートバーストダイナミックランダムアクセスメモリ（Ｄ
    ＲＡＭ）装置のアクセス待ち時間改良方法。
  138. 【請求項１３８】 前記メモリアレイからデータを読み
    出すための複数の読み出しポートと、前記メモリアレイ
    と前記複数の読み出しポートの間に配置され、前記メモ
    リアレイから読み出されたデータを一時的に記憶する複
    数のＦＩＦＯ出力バッファを有する請求項１３７記載の
    多ポートバーストダイナミックランダムアクセスメモリ
    （ＤＲＡＭ）装置のアクセス待ち時間改良方法。。
  139. 【請求項１３９】 前記メモリアレイにデータを書き込
    むための複数の書き込みポートと、前記メモリアレイと
    前記複数の書き込みポートの間に配置され、前記メモリ
    アレイに書き込む前のデータを一時的に記憶する複数の
    ＦＩＦＯ入力バッファを有する請求項１３８記載の多ポ
    ートバーストＤＲＡＭ装置。
  140. 【請求項１４０】 前記複数のＦＩＦＯバッファと前記
    メモリアレイを相互接続する第１の多重化器を有する請
    求項１３７または１３８記載の多ポートバーストＤＲＡ
    Ｍシステム。
  141. 【請求項１４１】 前記第１の多重化器が前記コントロ
    ーラにより制御される請求項１４０記載の多ポートバー
    ストＤＲＡＭシステム。
  142. 【請求項１４２】 メモリアレイ、該メモリアレイを制
    御するコントローラ、前記メモリアレイにデータを書き
    込むための書き込みポーと及び前記メモリアレイからデ
    ータを読み出すための読み出しポートを有する多ポート
    バーストＤＲＡＭシステムの性能を向上する方法であっ
    て、 前記メモリアレイと前記読み出しポートの間に配置さ
    れ、前記メモリアレイから読み出されたデータを一時的
    に記憶する先入れ先出し（ＦＩＦＯ）出力バッファか、
    前記メモリアレイと前記書き込みポートの間に配置さ
    れ、前記メモリアレイに書き込まれる前にデータを一時
    的に記憶する先入れ先出し（ＦＩＦＯ）入力バッファの
    いずれかを供給するステップを含む方法。
  143. 【請求項１４３】データ記憶装置であって、 入力データオブジェクトを受信し、前記入力データオブ
    ジェクトを前記装置の多数の処理モードの一つに対応し
    た符号化方法を用いて符号化する符号化器手段と、 前記符号化入力データオブジェクトを前記処理モードに
    従って記憶する記憶手段と、 前記記憶手段の出力を前記処理モードに従って復号化す
    る復号化器手段と、前記処理モードに従って前記記憶手
    段を含むメモリモジュールに対して読み出し及び書き込
    みアドレスを発生するアドレス発生手段と、 前記記憶手段におけるデータオブジェクトの記憶を制御
    する制御信号を発生する制御手段とを有するデータ記憶
    装置。
  144. 【請求項１４４】 前記符号化器手段が、前記入力デー
    タオブジェクトを前記制御手段によって定められる入力
    データ形式に再編成するための多重化器の如き複数の論
    理回路を有する請求項１４３記載のデータ記憶装置。
  145. 【請求項１４５】 前記記憶手段が、 前記符号化データオブジェクトを記憶する複数のメモリ
    モジュールと、 入力される読み出しアドレスを前記記憶手段を構成する
    前記メモリモジュールに対する内部読み出しアドレスへ
    多重化する読み出しアドレス多重化器手段とを有する請
    求項１４３記載のデータ記憶装置。
  146. 【請求項１４６】 前記復号化器手段が、前記符号化出
    力データオブジェクトを必要とされる出力データ形式に
    再編成する複数の論理回路を有する請求項１４３記載の
    データ記憶装置。
  147. 【請求項１４７】 前記アドレス発生手段が前記記憶手
    段のメモリ書き込みアドレス及びメモリ読み出しアドレ
    スを計算する複数の論理回路を有する請求項１４３記載
    のデータ記憶装置。
  148. 【請求項１４８】 前記制御手段が前記記憶手段の制御
    信号を発生する複数の論理回路を有する請求項１４３記
    載のデータ記憶装置。
  149. 【請求項１４９】 ＪＰＥＧ圧縮処理過程での最小符号
    化単位分割における画素データの記憶および単一色要素
    の読み出しに使用される請求項１４３記載のデータ記憶
    装置。
  150. 【請求項１５０】 ＪＰＥＧ圧縮処理過程での最小符号
    化単位再生における単一色要素の記憶および画素データ
    の読み出しに使用される請求項１４３記載のデータ記憶
    装置。
  151. 【請求項１５１】 色空間変換処理における第２データ
    オブジェクトの記憶に使用される請求項１４３記載のデ
    ータ記憶装置。
  152. 【請求項１５２】 行列操作に関係する処理において、
    第２データオブジェクトとしての行列係数の記憶及び読
    み出しに使用される請求項１４３記載のデータ記憶装
    置。
  153. 【請求項１５３】 複数の第１データアイテムを含む第
    １のデータオブジェクトと、１つかそれ以上の第２デー
    タアイテムを含む第２のデータオブジェクトを記憶する
    データ記憶装置であって、 第１の再編成モードに従って前記第１データアイテムを
    前記第１のデータオブジェクトの中で再編成し、再編成
    第１データオブジェクトを出力する第１の再編成手段
    と、 複数の独立アドレス指定可能なメモリバンクから構成さ
    れる記憶手段であって、該記憶手段が複数のメモリーラ
    インとして構成され、各メモリーラインが各メモリーバ
    ンクからの記憶位置（ｍｅｍｏｒｙ ｌｏｃａｔｉｏ
    ｎ）を含み、 前記第１のデータオブジェクトが前記メモリーラインに
    別個に記憶されている第１の書き込みモードに従って、
    前記再編成第１データオブジェクトを前記複数の記憶手
    段に書き込み、第２書き込みモードに従って前記第２の
    データオブジェクトを前記複数の記憶手段に書き込む書
    き込み手段と、 第１の読み出しモードに従って、前記複数のメモリーバ
    ンクから、前記第１データアイテムを各々が異なる前記
    第１のデータオブジェクトから同時かつ独立して読み出
    し、第２の読み出しモードに従って、前記複数の記憶手
    段から１つかそれ以上の前記第２のデータオブジェクト
    を読み出す読み出し手段と、 第２の再編成モードに従って、前記読み出された複数の
    第１データアイテムの順序を再編成する第２の再編成手
    段と、 前記再編成モード、前記書き込みモード及び前記読み出
    しモードを制御する制御信号を発生する制御手段とを有
    するデータ記憶装置。
  154. 【請求項１５４】 前記第１の再編成手段が前記第１デ
    ータアイテムの順番を前記第１のデータオブジェクト内
    で回転させる回転手段を有する請求項１５３記載のデー
    タ記憶装置。
  155. 【請求項１５５】 前記第２の再編成手段が、前記複数
    の読み出された第１データアイテムの順番を回転させる
    回転手段を有する請求項１５３記載のデータ記憶装置。
  156. 【請求項１５６】 前記第１の再編成手段が複数の論理
    回路を含む請求項１５３記載のデータ記憶装置。
  157. 【請求項１５７】 前記読み出し手段が入力される読み
    出しアドレスを前記メモリバンクの内部読み出しアドレ
    スへ多重化する読み出しアドレス多重化器手段を有する
    請求項１５３記載のデータ記憶装置。
  158. 【請求項１５８】 前記第２の再編成手段が複数の論理
    回路を有する請求項１５３記載のデータ記憶装置。
  159. 【請求項１５９】 前記読み出し手段が、前記記憶手段
    に対するメモリ読み出しアドレスを計算する複数の論理
    回路を有する請求項１５３記載のデータ記憶装置。
  160. 【請求項１６０】 前記書き込み手段が、前記記憶手段
    に対するメモリ書き込みアドレスを計算する複数の論理
    回路を有する請求項１５３記載のデータ記憶装置。
  161. 【請求項１６１】 前記制御手段が前記制御信号を発生
    する複数の論理回路を有する請求項１５３記載のデータ
    記憶装置。
  162. 【請求項１６２】 ＪＰＥＧ圧縮処理過程での最小符号
    化単位分割における画素データの記憶および単一色要素
    の読み出しに使用される請求項１５３記載のデータ記憶
    装置。
  163. 【請求項１６３】 ＪＰＥＧ圧縮処理過程での最小符号
    化単位再生における単一色要素の記憶および画素データ
    の読み出しに使用される請求項１５３記載のデータ記憶
    装置。
  164. 【請求項１６４】 色空間変換処理における第２データ
    オブジェクトの記憶に使用される請求項１５３記載のデ
    ータ記憶装置。
  165. 【請求項１６５】 行列操作に関係する処理において、
    第２データオブジェクトとしての行列係数の記憶及び読
    み出しに使用される請求項１５３記載のデータ記憶装
    置。
  166. 【請求項１６６】 複数の第１データアイテムを含む第
    １のデータオブジェクトと、１つまたはそれ以上の第２
    データアイテムを含む第２のデータオブジェクトを、複
    数のメモリラインとして構成される独立アドレス指定可
    能な複数のメモリバンクを含み、各メモリーラインが各
    メモリバンクからの記憶位置（ｍｅｍｏｒｙ ｌｏｃａ
    ｔｉｏｎ）を有する記憶手段に記憶する方法であって、 第１の再編成モードに従い、前記第１データアイテムの
    順序を前記第１のデータオブジェクトの内部で再編成
    し、再編成第１データオブジェクトとを出力するステッ
    プと、 前記第１のデータオブジェクトが前記メモリーラインに
    別個に記憶されている第１の書き込みモードに従って、
    前記再編成第１データオブジェクトを前記複数の記憶手
    段に書き込み、第２書き込みモードに従って前記第２の
    データオブジェクトを前記複数の記憶手段に書き込むス
    テップと、 第１の読み出しモードに従って、前記複数のメモリーバ
    ンクから、前記第１データアイテムを各々が異なる前記
    第１のデータオブジェクトから同時かつ独立して読み出
    し、第２の読み出しモードに従って、前記複数の記憶手
    段から１つかそれ以上の前記第２のデータオブジェクト
    を読み出すステップと、 第２の再編成モードに従って、前記読み出された複数の
    第１データアイテムの順序を再編成するステップと、 前記再編成モード、前記書き込みモード及び前記読み出
    しモードを制御する制御信号を発生するステップとを有
    するデータ記憶方法。
  167. 【請求項１６７】 前記第１の再編成ステップが前記第
    １データアイテムの順番を前記第１のデータオブジェク
    ト内で回転させる回転ステップを有する請求項１６６記
    載のデータ記憶方法。
  168. 【請求項１６８】 前記第２の再編成ステップが、前記
    複数の読み出された第１データアイテムの順番を回転さ
    せる回転ステップを有する請求項１６６記載のデータ記
    憶方法。
  169. 【請求項１６９】 前記読み出しステップが入力される
    読み出しアドレスを前記メモリバンクの内部読み出しア
    ドレスへ多重化する読み出しアドレス多重化器ステップ
    を有する請求項１６６記載のデータ記憶方法。
  170. 【請求項１７０】 前記第１のデータオブジェクトの各
    々が画素データを含み、前記第１データアイテムの各々
    が単一色要素データを有し、複数の前記第１データアイ
    テムの前記読み出しステップが、 ＪＰＥＧ圧縮処理過程での最小符号化単位分割における
    単一色要素の読み出しステップを含む１６６記載のデー
    タ記憶方法。
  171. 【請求項１７１】 前記第１のデータオブジェクトの各
    々がデータの単一色要素ブロックを有し、複数の前記第
    １データアイテムの前記読み出しステップが、 ＪＰＥＧ圧縮処理過程での最小符号化単位再生における
    単一色要素の読み出しステップを含む請求項１６６記載
    のデータ記憶方法。
  172. 【請求項１７２】 色空間変換処理に用いられる請求項
    １６６記載のデータ記憶方法。
  173. 【請求項１７３】 前記第２のデータオブジェクトが行
    列操作に関係する処理に用いられる行列係数である請求
    項１６６記載のデータ記憶方法。
  174. 【請求項１７４】 請求項５４乃至６６、請求項９６乃
    至１０１、請求項１１２乃至１１６、請求項１３７、１
    ３８、１４２および請求項１６６乃至１７３のいずれか
    に記載の方法に関するコンピュータが実行可能なプログ
    ラムコードが記憶された記憶媒体。
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* Cited by examiner, † Cited by third party
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CN115829897A (zh) * 2023-02-17 2023-03-21 湖北芯擎科技有限公司 一种图像融合处理方法、装置、电子设备及介质
CN117097881A (zh) * 2023-10-09 2023-11-21 芯动微电子科技(武汉)有限公司 一种图像处理模块的调试方法和装置
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