JPH11162180A - Semiconductor memory - Google Patents

Semiconductor memory

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JPH11162180A
JPH11162180A JP32455297A JP32455297A JPH11162180A JP H11162180 A JPH11162180 A JP H11162180A JP 32455297 A JP32455297 A JP 32455297A JP 32455297 A JP32455297 A JP 32455297A JP H11162180 A JPH11162180 A JP H11162180A
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JP
Japan
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memory cell
read
voltage
data
cell arrays
Prior art date
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Pending
Application number
JP32455297A
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Japanese (ja)
Inventor
Akira Yoneyama
晃 米山
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Filing date
Publication date
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Abstract

PROBLEM TO BE SOLVED: To increase the maximum number of rewrites and holding time. SOLUTION: The memory reads identical data stored in three or more memory cell arrays 200, 201, 202 at once, compares the level of a voltage corresponding to the sum of three or more read currents with that of a reference voltage 204 and outputs the level comparison result as read data of the three or more memory cell arrays 200, 201, 202.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体メモリ装置
に関するもので、特に書き換え可能回数が増えたり、保
持時間が長くなっても確実にセル電流を読み出すことが
できる半導体メモリ装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that can reliably read a cell current even if the number of rewritable times increases or the holding time becomes long.

【0002】[0002]

【従来の技術】近年、FeRAM(Ferro-electric Ran
dom Access Memory )、EPROM(Erasable and Pro
grammable Read Only Memory)、EEPROM(Electr
ical Erasable and Programmable Read Only Memory)
などの不揮発性半導体メモリが注目されている。EPR
OMやEEPROMでは、浮遊ゲートに電荷を蓄積し、
電荷の有無による閾値電圧の変化を制御ゲートによって
検出することで、データの記憶を行わせるようになって
いる。また、EEPROMには、メモリチップ全体でデ
ータの消去を行うか、あるいは、メモリセルアレイを任
意のブロックに分けてその各ブロック単位でデータの消
去を行うフラッシュEEPROMがある。
2. Description of the Related Art In recent years, FeRAM (Ferro-electric Ran)
dom Access Memory), EPROM (Erasable and Pro
Grammable Read Only Memory), EEPROM (Electr
ical Erasable and Programmable Read Only Memory)
Non-volatile semiconductor memories such as these have attracted attention. EPR
In OM and EEPROM, electric charge is stored in the floating gate,
Data is stored by detecting a change in threshold voltage due to the presence or absence of electric charges by the control gate. The EEPROM includes a flash EEPROM that erases data in the entire memory chip or divides a memory cell array into arbitrary blocks and erases data in each block unit.

【0003】フラッシュEEPROMを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュEE
PROMは、WO92/18980(G11C 13/00)に開
示されている。図4に、同公報(WO92/1898
0)に記載されているスプリットゲート型メモリセル1
01の断面構造を示す。
[0003] Memory cells constituting a flash EEPROM are roughly classified into a split gate type and a stacked gate type. Split gate type flash EE
A PROM is disclosed in WO 92/18980 (G11C 13/00). FIG. 4 shows the publication (WO92 / 1898).
0) Split gate type memory cell 1
01 shows a cross-sectional structure.

【0004】P型単結晶シリコン基板102上にN型の
ソースSおよびドレインDが形成されている。ソースS
とドレインDに挟まれたチャネルCH上に、第1の絶縁
膜103を介して浮遊ゲートFGが形成されている。浮
遊ゲートFG上に第2の絶縁膜104を介して制御ゲー
トCGが形成されている。制御ゲートCGの一部は、第
1の絶縁膜103を介してチャネルCH上に配置され、
選択ゲート105を構成している。第2の絶縁膜104
に囲まれた浮遊ゲートFGに電子を蓄えることでデータ
の記憶を行う。
An N-type source S and a drain D are formed on a P-type single crystal silicon substrate 102. Source S
A floating gate FG is formed on a channel CH sandwiched between the gate and the drain D via a first insulating film 103. The control gate CG is formed over the floating gate FG with the second insulating film 104 interposed. Part of the control gate CG is arranged on the channel CH via the first insulating film 103,
The selection gate 105 is configured. Second insulating film 104
The data is stored by storing electrons in the floating gate FG surrounded by.

【0005】[0005]

【発明が解決しようとする課題】ところで、浮遊ゲート
FGに電子を蓄えるものでは書き換え回数が多くなると
メモリセルに流れるセル電流が減少し、データの安定な
書き込み及び読み出しが出来なくなるという問題があ
る。これは、書き換え回数が多くなると第2の絶縁膜1
04の劣化が生じ、浮遊ゲートFGから電子が抜けにく
くなるとともに、一旦抜けた電子が第2の絶縁膜104
にトラップされてから再び浮遊ゲートFGに戻るように
なり、浮遊ゲートFGの電位が低下して、浮遊ゲートF
G下にチャネルが形成されずらくなることが原因と思わ
れる。
In the case where electrons are stored in the floating gate FG, the cell current flowing through the memory cell decreases as the number of times of rewriting increases, so that stable writing and reading of data cannot be performed. This is because the second insulating film 1
04 is deteriorated, making it difficult for electrons to escape from the floating gate FG.
And then return to the floating gate FG again, the potential of the floating gate FG decreases, and the floating gate F
This is probably because a channel is formed under G, which makes it difficult.

【0006】この劣化はセルにより異なり、バラツキを
持つ。極端に悪い場合には読み出しできなくなる。この
問題は、不揮発性半導体メモリ装置において顕著である
が通常の半導体メモリ装置においてもメモリセルの欠陥
などによりセル情報が読み出されない場合がある。重要
なデータがそのようなメモリセルに記憶されていると問
題となる。
[0006] This deterioration differs from cell to cell and has variations. If it is extremely bad, reading cannot be performed. This problem is remarkable in a nonvolatile semiconductor memory device, but cell information may not be read due to a defect of a memory cell even in a normal semiconductor memory device. A problem arises when important data is stored in such a memory cell.

【0007】[0007]

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、同一のデータが記憶さ
せられた3つ以上のメモリセルアレイを同時に読み出し
て、その3つ以上の読み出し電流の和に応じた電圧と基
準電圧とをレベル比較し、そのレベル比較結果を前記3
つ以上のメモリセルアレイの読み出しデータとして出力
するようにしたことを特徴とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and simultaneously reads out three or more memory cell arrays storing the same data and reads out three or more memory cell arrays. Of the reference current and a voltage corresponding to the sum of the read currents of
The data is output as read data of one or more memory cell arrays.

【0008】[0008]

【発明の実施の形態】本発明の半導体メモリ装置を不揮
発性半導体メモリ装置を用いて説明する。本発明の不揮
発性半導体メモリ装置では同一のデータを3つ(3個以
上であればよい)のメモリセルアレイに記憶させ、該3
つのメモリセルアレイを同時に読み出して、その3つの
読み出し電流の和に応じた電圧と基準電圧とをレベル比
較し、そのレベル比較結果を前記3つのメモリセルアレ
イの読み出しデータとして出力する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor memory device according to the present invention will be described using a nonvolatile semiconductor memory device. In the nonvolatile semiconductor memory device of the present invention, the same data is stored in three (three or more) memory cell arrays.
The three memory cell arrays are read simultaneously, a level corresponding to the sum of the three read currents is compared with a reference voltage, and the level comparison result is output as read data of the three memory cell arrays.

【0009】これにより、3個のメモリセルのフローテ
イングゲートに電子が注入されていなければ、読みだし
時のセル電流がトータルで3倍流れる。そこで、その3
倍の電流に応じた電圧と、その中間である1.5倍の電流
に応じた基準電圧とのレベル比較を行う。そのレベル比
較結果を読み出し出力として導出する。これにより、3
つの読み出しセル電流の内1つが流れなくてもトータル
では基準電圧に対して十分な余裕を持って判別できる。
Thus, if electrons are not injected into the floating gates of the three memory cells, the cell current at the time of reading flows three times in total. So, 3
The level comparison between the voltage corresponding to the doubled current and the reference voltage corresponding to the intermediate 1.5 times the current is performed. The level comparison result is derived as a read output. This gives 3
Even if one of the read cell currents does not flow, it is possible to determine the total with a sufficient margin with respect to the reference voltage.

【0010】逆に、3個のメモリセルのフローテイング
ゲートに電子が注入されており、セル電流が流れないと
する。この状態で何らかの理由で1だけセル電流が流れ
たとしても1つだけでは1.5に達せず、電流が流れてい
ないと判別される。従って、読み出しの検出精度が上昇
することになり、半導体メモリ装置の書き換え可能回数
と保持時間を長くできる。
Conversely, assume that electrons are injected into the floating gates of the three memory cells, and no cell current flows. In this state, even if only one cell current flows for some reason, it does not reach 1.5 with only one cell current, and it is determined that no current flows. Accordingly, the detection accuracy of reading is increased, and the number of rewritable times and the holding time of the semiconductor memory device can be increased.

【0011】3個のメモリセルアレイを使用する場合に
3I(Iは1メモリセルに応じて流れる電流)が流れる
とすると、基準電圧作成には例えば1.5Iの電流を使用
する。これにより、3個のメモリセルアレイの内、1個
が仮に動作しなくなり電流がゼロとなっても判別ができ
る。基準電圧の大きさは設計思想に応じて自由に変えら
れる。例えば、1.2Iにしてもよいし、1.7Iにしてもよ
い。
Assuming that 3I (I is a current flowing according to one memory cell) flows when three memory cell arrays are used, for example, a current of 1.5I is used for generating a reference voltage. Thereby, even if one of the three memory cell arrays stops operating and the current becomes zero, it can be determined. The magnitude of the reference voltage can be freely changed according to the design concept. For example, it may be 1.2I or 1.7I.

【0012】更に、母数のメモリセルアレイの数を3以
上にもできる。例えば、5のメモリセルアレイを使用す
る場合に基準電圧には2.5Iを使用してもよい。この場
合には3個までが動作していれば判別できる。図1は本
発明の半導体メモリ装置の全体図を示す。図1において
は独立した3つのメモリセルアレイ200、201、2
02が配置されており、ロウデコーダ200A、201
A、202Aと、カラムデコーダ200B、201B、
202Bと、センスアンプ200C、201C、202
Cを独立に保有している。
Further, the number of the memory cell arrays of the parameter can be increased to three or more. For example, when 5 memory cell arrays are used, 2.5I may be used as the reference voltage. In this case, it can be determined if up to three are operating. FIG. 1 is an overall view of a semiconductor memory device according to the present invention. In FIG. 1, three independent memory cell arrays 200, 201, 2
02, and the row decoders 200A, 201
A, 202A and column decoders 200B, 201B,
202B and the sense amplifiers 200C, 201C, 202
C is independently owned.

【0013】図1のメモリセルアレイの基本的な動作説
明を行う。図2に、スプリットゲート型メモリセル10
1を用いたフラッシュEEPROM121の全体構成を
示す。メモリセルアレイ122は、複数のメモリセル1
01がマトリックス状に配置されて構成されている。行
(ロウ)方向に配列された各メモリセル101の制御ゲ
ートCGは、共通のワード線WLa〜WLzに接続され
ている。列(カラム)方向に配列された各メモリセル1
01のドレインDは、共通のビット線BLa〜BLzに
接続されている。全てのメモリセル101のソースSは
共通ソース線SLに接続されている。
The basic operation of the memory cell array shown in FIG. 1 will be described. FIG. 2 shows a split gate type memory cell 10.
1 shows an overall configuration of a flash EEPROM 121 using the same. The memory cell array 122 includes a plurality of memory cells 1
01 are arranged in a matrix. The control gates CG of the memory cells 101 arranged in the row direction are connected to common word lines WLa to WLz. Each memory cell 1 arranged in a column direction
01 is connected to the common bit lines BLa to BLz. The sources S of all the memory cells 101 are connected to a common source line SL.

【0014】各ワード線WLa〜WLzはロウデコーダ
123に接続され、各ビット線BLa〜BLzはカラム
デコーダ124に接続されている。外部から印加された
ロウアドレスおよびカラムアドレスは、アドレスピン1
25に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン125からアドレスバッファ12
6を介してアドレスラッチ127へ転送される。アドレ
スラッチ127でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ123へ転送され、カラムアド
レスはカラムデコーダ124へ転送される。
Each word line WLa-WLz is connected to a row decoder 123, and each bit line BLa-BLz is connected to a column decoder 124. The row address and column address applied from the outside are applied to the address pin 1
25. The row address and the column address are sent from the address pin 125 to the address buffer 12.
6 to the address latch 127. Of the addresses latched by the address latch 127, the row address is transferred to the row decoder 123, and the column address is transferred to the column decoder 124.

【0015】ロウデコーダ123は、アドレスラッチ1
27でラッチされたロウアドレスに対応したワード線W
La〜WLZを選択し、その選択したワード線とゲート
電圧制御回路134とを接続する。カラムデコーダ12
4は、アドレスラッチ127でラッチされたカラムアド
レスに対応したビット線BLa〜BLzを選択し、その
選択したビット線とドレイン電圧制御回路133とを接
続する。
The row decoder 123 includes an address latch 1
Word line W corresponding to the row address latched at 27
La to WLZ are selected, and the selected word line is connected to the gate voltage control circuit 134. Column decoder 12
4 selects the bit lines BLa to BLz corresponding to the column addresses latched by the address latch 127 and connects the selected bit lines to the drain voltage control circuit 133.

【0016】ゲート電圧制御回路134は、ロウデコー
ダ123を介して接続されたワード線の電位を、図3に
示す各動作モードに対応して制御する。ドレイン電圧制
御回路133は、カラムデコーダ124を介して接続さ
れたビット線の電位を、図3に示す各動作モードに対応
して制御する。共通ソース線SLはソース電圧制御回路
132に接続されている。ソース電圧制御回路132
は、共通ソース線SLの電位を、図3に示す各動作モー
ドに対応して制御する。
The gate voltage control circuit 134 controls the potential of the word line connected via the row decoder 123 according to each operation mode shown in FIG. The drain voltage control circuit 133 controls the potential of the bit line connected via the column decoder 124 according to each operation mode shown in FIG. The common source line SL is connected to the source voltage control circuit 132. Source voltage control circuit 132
Controls the potential of the common source line SL in accordance with each operation mode shown in FIG.

【0017】外部から指定されたデータは、データピン
128に入力される。そのデータは、データピン128
から入力バッファ129を介してカラムデコーダ124
へ転送される。カラムデコーダ124は、前記のように
選択したビット線の電位を、そのデータに対応して制御
する。任意のメモリセル101から読み出されたデータ
は、ビット線BLa〜BLzからカラムデコーダ124
を介してセンスアンプ群130へ転送される。センスア
ンプ群130は、数個のセンスアンプ(図示略)から構
成されている。カラムデコーダ124は、選択したビッ
ト線と各センスアンプとを接続する。
Data specified externally is input to the data pin 128. The data is stored on data pin 128
Through the input buffer 129 and the column decoder 124
Transferred to The column decoder 124 controls the potential of the bit line selected as described above according to the data. Data read from any memory cell 101 is transmitted from bit lines BLa to BLz to column decoder 124.
Is transferred to the sense amplifier group 130 via the. The sense amplifier group 130 includes several sense amplifiers (not shown). The column decoder 124 connects the selected bit line to each sense amplifier.

【0018】センスアンプ群130で判別されたデータ
は、出力バッファ131からデータピン128を介して
外部へ出力される。尚、上記した各回路(123〜13
4)の動作は制御コア回路140によって制御される。
このように図2の如き周辺回路により、メモリセルアレ
イ122に対する消去、書き込み及び読み出しを行う。
The data determined by the sense amplifier group 130 is output from the output buffer 131 to the outside via the data pin 128. Each of the above circuits (123 to 13)
The operation of 4) is controlled by the control core circuit 140.
As described above, the erasing, writing, and reading of the memory cell array 122 are performed by the peripheral circuit as shown in FIG.

【0019】本発明では、同じデータを複数のメモリセ
ルアレイに記憶させるために図1の構成となる。図1で
は、アドレスラッチ127からのアドレスデータがロウ
デコーダ200A及びカラムデコーダ200Bに印加さ
れる。すると、ロウデコーダ200A及びカラムデコー
ダ200Bによりアドレス指定が行われ、指定されたセ
ルのデータがカラムデコーダ200Bから読み出され
る。読み出された信号は、センスアンプ200Cで増幅
され出力される。
In the present invention, the configuration shown in FIG. 1 is used to store the same data in a plurality of memory cell arrays. In FIG. 1, address data from the address latch 127 is applied to the row decoder 200A and the column decoder 200B. Then, an address is specified by the row decoder 200A and the column decoder 200B, and data of the specified cell is read from the column decoder 200B. The read signal is amplified and output by the sense amplifier 200C.

【0020】一方、アドレスラッチ127からのアドレ
スデータは、ロウデコーダ201A及び202Aとカラ
ムデコーダ201B及び202Bにも印加される。メモ
リセルアレイ200、201、202では同一のアドレ
スに同一のデータを保存するので、メモリセルアレイ2
01、202から同じデータが発生し、センスアンプ2
01C、202Cから発生する。この3つのセンスアン
プ200C、201C、202Cの和が比較器203で
基準電源204の基準電圧と比較される。
On the other hand, the address data from the address latch 127 is also applied to the row decoders 201A and 202A and the column decoders 201B and 202B. Since the same data is stored in the same address in the memory cell arrays 200, 201, and 202, the memory cell array 2
01 and 202 generate the same data, and the sense amplifier 2
Generated from 01C and 202C. The sum of the three sense amplifiers 200C, 201C and 202C is compared with a reference voltage of a reference power supply 204 by a comparator 203.

【0021】比較器203の具体的回路構成を図5に示
す。図5の端子301乃至303には、センスアンプ2
00C、201C及び202Cの出力信号が印加され
る。今、読み出されるべき信号が「L」レベルであり、
端子301乃至303に全て「H」レベルの信号が印加
されたとすると、トランジスタ304、305、306
はオンする。
FIG. 5 shows a specific circuit configuration of the comparator 203. The terminals 301 to 303 in FIG.
Output signals of 00C, 201C and 202C are applied. Now, the signal to be read is at "L" level,
Assuming that signals of “H” level are all applied to the terminals 301 to 303, the transistors 304, 305, 306
Turns on.

【0022】尚、メモリの読み出し時には端子307、
308、309及び310に「H」レベルの信号が印加
され、回路をリードイネーブル(READ ENABLE)とす
る。トランジスタ304、305、306は同じトラン
ジスタサイズで構成するので、オン抵抗は同じであり、
等しい電流Ioが流れ3Ioがトランジスタ314に流れ
る。このため、トランジスタ315のゲートには電流3
Ioとトランジスタ314のオン抵抗により定まる低い
電圧が発生する。
When reading data from the memory, the terminal 307,
An “H” level signal is applied to 308, 309, and 310, and the circuit is set to read enable (READ ENABLE). Since the transistors 304, 305, and 306 have the same transistor size, the on-resistance is the same,
Equal current Io flows and 3Io flows through transistor 314. Therefore, the current 3 is applied to the gate of the transistor 315.
A low voltage determined by Io and the ON resistance of the transistor 314 is generated.

【0023】一方、トランジスタ311、312、31
3は、トランジスタ304、305、306と同じトラ
ンジスタサイズで構成される。このため、トランジスタ
311には電流Ioが流れ、トランジスタ312、31
3には電流Io/2が流れる。このため、電流1.5Ioがト
ランジスタ316に流れる。そして、トランジスタ31
7のゲートには電流1.5Ioとトランジスタ316のオン
抵抗により定まる中間電圧が発生する。
On the other hand, transistors 311, 312, 31
3 has the same transistor size as the transistors 304, 305, and 306. Therefore, the current Io flows through the transistor 311 and the transistors 312 and 31
3, a current Io / 2 flows. Therefore, a current 1.5Io flows through the transistor 316. And the transistor 31
7, an intermediate voltage determined by the current 1.5Io and the on-resistance of the transistor 316 is generated.

【0024】トランジスタ315、317は差動増幅器
を構成し、2つの入力電圧のレベル比較を行う。前述の
状態ではトランジスタ317のゲートの方が高いので、
トランジスタ317がオンし、トランジスタ315がオ
フする。トランジスタ318、319はオフしており、
トランジスタ320、321からなる電流ミラー回路3
22が動作する。即ち、トランジスタ317のソース・
ドレイン間に流れる電流と同一の電流がトランジスタ3
15のソース・ドレイン間に供給され、トランジスタ3
15のドレイン電圧は増加する。このため、出力端子3
23には「L」レベルの出力信号が得られる。
The transistors 315 and 317 constitute a differential amplifier and compare the levels of two input voltages. In the above state, the gate of the transistor 317 is higher,
The transistor 317 turns on and the transistor 315 turns off. The transistors 318 and 319 are off,
Current mirror circuit 3 including transistors 320 and 321
22 operates. That is, the source of the transistor 317
The same current as the current flowing between the drains
15 supplied between the source and the drain of the transistor 3
The drain voltage at 15 increases. Therefore, output terminal 3
An output signal of "L" level is obtained at 23.

【0025】この場合に3つのメモリセルアレイからの
セル電流のいずれかが流れず、端子301乃至303に
加わる信号の大きさが低下したとしても、3つの合計を
利用して判別しているので判別の確実性が増加する。
又、ワード線、ビット線、デコーダの不良などにより、
3つの内の1つのセル電流が完全に流れない場合には、
電流2Ioがトランジスタ314に流れる。このため、
トランジスタ315のゲートには電流2Ioとトランジ
スタ314のオン抵抗により定まる電圧が発生する。こ
の場合でもトランジスタ317のゲートには電流1.5Io
とトランジスタ316のオン抵抗により定まる電圧が発
生しているので、トランジスタ317のゲート電圧の方
が高くなる。
In this case, even if one of the cell currents from the three memory cell arrays does not flow and the magnitude of the signal applied to the terminals 301 to 303 decreases, the determination is made using the sum of the three. Of certainty increases.
Also, due to defective word lines, bit lines, decoders, etc.
If one of the three cell currents does not flow completely,
Current 2Io flows through transistor 314. For this reason,
A voltage determined by the current 2Io and the on-resistance of the transistor 314 is generated at the gate of the transistor 315. Even in this case, the current of 1.5 Io is applied to the gate of the transistor 317.
And a voltage determined by the on-resistance of the transistor 316, the gate voltage of the transistor 317 becomes higher.

【0026】次に、読み出されるべき信号が「H」レベ
ルであり、端子301乃至303に全て「L」レベルの
信号が印加されたとすると、トランジスタ315のゲー
トには電圧VDDが印加される。すると、トランジスタ3
15がオンし、出力端子323には「H」レベルの出力
信号が得られる。この場合もトランジスタ304乃至3
06のいずれかがオンしたとしても「H」レベルの出力
信号が得られる。
Next, assuming that the signal to be read is at the "H" level and all the signals at the "L" level are applied to the terminals 301 to 303, the voltage VDD is applied to the gate of the transistor 315. Then, transistor 3
15 is turned on, and an “H” level output signal is obtained at the output terminal 323. Also in this case, the transistors 304 to 3
Even if any one of 06 is turned on, an output signal of "H" level can be obtained.

【0027】図1のように、3つのメモリセルアレイ2
00、201、201が独立して配置されており、ロウ
デコーダ200A、200B、200Cと、カラムデコ
ーダ200B、201B、202Bと、センスアンプ2
00C、201C、202Cが独立に保有されているの
で、ワード線、ビット線、デコーダなどの不良が生じて
も、その影響は1つのメモリセルアレイにしか影響を与
えないので動作が安定する。
As shown in FIG. 1, three memory cell arrays 2
00, 201, and 201 are arranged independently, and row decoders 200A, 200B, and 200C, column decoders 200B, 201B, and 202B, and a sense amplifier 2 are provided.
Since 00C, 201C, and 202C are independently held, even if a defect such as a word line, a bit line, or a decoder occurs, the effect affects only one memory cell array, so that the operation is stabilized.

【0028】[0028]

【発明の効果】本発明によれば、読み出しの検出感度が
上昇することになり、半導体メモリ装置の書き換え可能
回数と保持時間を長くできる。又、本発明によれば、メ
モリセルアレイ、ロウデコーダ、カラムデコーダ、セン
スアンプが独立に保有されているのでワード線、ビット
線、デコーダなどの不良が生じても、その影響は1つの
メモリセルアレイにしか影響を与えないので動作が安定
する。
According to the present invention, the read detection sensitivity is increased, and the number of rewritable times and the holding time of the semiconductor memory device can be increased. Further, according to the present invention, since a memory cell array, a row decoder, a column decoder, and a sense amplifier are independently held, even if a defect such as a word line, a bit line, or a decoder occurs, the influence is exerted on one memory cell array. The operation is stable because it only has an effect.

【0029】本発明の半導体メモリ装置は、データの保
持時間が重要である不揮発性半導体メモリ装置に用いて
特に好適である。
The semiconductor memory device of the present invention is particularly suitable for use in a nonvolatile semiconductor memory device in which data retention time is important.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体メモリ装置を示すブロック図で
ある。
FIG. 1 is a block diagram showing a semiconductor memory device of the present invention.

【図2】本発明の半導体メモリ装置の全体図を示すブロ
ック図である。
FIG. 2 is a block diagram showing an overall view of a semiconductor memory device of the present invention.

【図3】本発明の半導体メモリ装置のメモリセルに加わ
る動作モードを示す図である。
FIG. 3 is a diagram illustrating operation modes applied to memory cells of the semiconductor memory device according to the present invention.

【図4】本発明の半導体メモリ装置のメモリセルの断面
図である。
FIG. 4 is a sectional view of a memory cell of the semiconductor memory device of the present invention.

【図5】本発明の半導体メモリ装置の比較器203の具
体的回路例である。
FIG. 5 is a specific circuit example of a comparator 203 of the semiconductor memory device of the present invention.

【符号の説明】[Explanation of symbols]

200 メモリセルアレイ 201 メモリセルアレイ 202 メモリセルアレイ 203 比較器 204 基準電源 323 出力端子 Reference Signs List 200 memory cell array 201 memory cell array 202 memory cell array 203 comparator 204 reference power supply 323 output terminal

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 同一のデータが記憶させられた3つ以上
のメモリセルアレイを同時に読み出して、その3つ以上
の読み出し電流の和に応じた電圧と基準電圧とをレベル
比較し、そのレベル比較結果を前記3つ以上のメモリセ
ルアレイの読み出しデータとして出力するようにしたこ
とを特徴とする半導体メモリ装置。
1. A method for simultaneously reading out three or more memory cell arrays storing the same data, comparing a level corresponding to the sum of the three or more read currents with a reference voltage, and comparing the levels. Is output as read data of the three or more memory cell arrays.
【請求項2】 同一のデータが記憶された3つ以上のメ
モリセルアレイからの読み出し電流の和に応じた電圧を
発生する電圧発生手段と、 前記読み出し電流の和に応じた基準電圧を発生する基準
電圧発生手段と、 前記電圧発生手段の出力電圧と前記基準電圧発生手段の
出力電圧とをレベル比較するレベル比較手段とを備え、
該レベル比較手段のレベル比較結果を前記3つ以上のメ
モリセルアレイの読み出しデータとして出力するように
したことを特徴とする半導体メモリ装置。
2. A voltage generating means for generating a voltage corresponding to the sum of read currents from three or more memory cell arrays storing the same data, and a reference for generating a reference voltage corresponding to the sum of the read currents Voltage generating means, and a level comparing means for comparing the output voltage of the voltage generating means with the output voltage of the reference voltage generating means,
A semiconductor memory device wherein a level comparison result of said level comparison means is output as read data of said three or more memory cell arrays.
JP32455297A 1997-11-26 1997-11-26 Semiconductor memory Pending JPH11162180A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012198586A (en) * 2011-03-18 2012-10-18 Fujitsu Telecom Networks Ltd Error correction circuit, memory device, and error correction method

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