JPH11145817A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH11145817A JPH11145817A JP9306093A JP30609397A JPH11145817A JP H11145817 A JPH11145817 A JP H11145817A JP 9306093 A JP9306093 A JP 9306093A JP 30609397 A JP30609397 A JP 30609397A JP H11145817 A JPH11145817 A JP H11145817A
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- Measurement Of Current Or Voltage (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にCMOS、TTL、GTLという異種の入
力レベルをもつ集積回路の入力バッファに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to an input buffer of an integrated circuit having different input levels of CMOS, TTL, and GTL.
【0002】[0002]
【従来の技術】一般に集積回路の入力レベルはCMOS
レベル及びTTLレベルの2つがある。CMOSレベル
及びTTLレベルは夫々2.5V及び1.5Vの入力ス
レッショルドをもち、外部からの信号がその入力スレッ
ショルドレベルより高ければ高レベルを、低ければ低レ
ベルを伝達する。また、近年は100MHzを超える信
号伝達に適した入力スレッショルドが0.8VのGTL
レベルもある。2. Description of the Related Art Generally, the input level of an integrated circuit is CMOS.
Level and TTL level. The CMOS level and the TTL level have input thresholds of 2.5 V and 1.5 V, respectively, and transmit a high level when an external signal is higher than the input threshold level, and transmit a low level when the signal is lower than the input threshold level. In recent years, a GTL with an input threshold of 0.8 V suitable for signal transmission exceeding 100 MHz is used.
There are also levels.
【0003】図4はこれらの入力レベルをLSI内部へ
伝達させるための従来の入力回路を示す。図中、2はC
MOS入力バッファ12の入力端子、3はTTL入力バ
ッファ13の入力端子、4、15はGTL入力バッファ
14の入力端子である。CMOS入力バッファ12及び
TTL入力バッファ13はトランジスタのディメンジョ
ンを夫々の所望の入力レベルが得られるように設計され
た入力段をもっている。GTL入力バッファ14は差動
入力段を有し、反転入力には入力端子15から0.8V
のレファレンス電圧が印加され、正転入力には入力端子
4から外部入力信号が印加される。外部入力信号がレフ
ァレンス電圧より高ければ高レベルを、低ければ低レベ
ルを伝達する。FIG. 4 shows a conventional input circuit for transmitting these input levels to the inside of an LSI. In the figure, 2 is C
The input terminal 3 of the MOS input buffer 12 is the input terminal of the TTL input buffer 13, and the input terminals 4 and 15 are the input terminals of the GTL input buffer 14. The CMOS input buffer 12 and the TTL input buffer 13 have input stages designed to obtain the desired input levels of the transistor dimensions. The GTL input buffer 14 has a differential input stage.
, And an external input signal is applied to the non-inverting input from the input terminal 4. If the external input signal is higher than the reference voltage, a high level is transmitted, and if the external input signal is low, a low level is transmitted.
【0004】しかしながら、図4に示す従来の回路で
は、CMOSレベルとTTLレベルにおいて、プロセス
ばらつきによって入力レベルが変動した場合、外部信号
のデューティ比を正確に伝えられなくなる。例えば、立
ち上がり時間1V/ns、立ち下がり時間0.5V/n
sをもったデューティ50%で、60MHzの外部信号
に対して2.5Vの入力スレッショルド電圧を持った入
力バッファが、プロセスばらつきによって入力スレッシ
ョルド電圧が2Vになってしまうと、2.5Vのスレッ
ショルド電圧のときに比べ、立ち上がりは 0.5V÷1V/ns=0.5ns で表される時間だけ、速めに伝達され、立ち下がりは 0.5V÷0.5V/ns=1ns で表される時間だけ、遅めに伝達される。よって、伝達
される信号のデューティ比は (8.3ns+1.5ns)÷16.7ns=58.7
% になってしまう。However, in the conventional circuit shown in FIG. 4, when the input level fluctuates due to process variations between the CMOS level and the TTL level, the duty ratio of the external signal cannot be transmitted accurately. For example, a rise time of 1 V / ns and a fall time of 0.5 V / n
An input buffer having an input threshold voltage of 2.5 V with respect to an external signal of 60 MHz with a duty of 50% having a s of 2.5 s becomes 2.5 V threshold voltage when the input threshold voltage becomes 2 V due to process variation. The rise is transmitted earlier by the time represented by 0.5V ÷ 1V / ns = 0.5ns, and the fall is caused by the time represented by 0.5V ÷ 0.5V / ns = 1ns , Transmitted late. Therefore, the duty ratio of the transmitted signal is (8.3 ns + 1.5 ns) ÷ 16.7 ns = 58.7.
% Become.
【0005】而して、近年の集積回路は高速化が著しく
進み、内部Tpdは0.2nsを切るようになった。当
然、同期系の回路におけるクロック信号とデータ信号の
セットアップ時間及びホールド時間も内部Tpdと同等
なレベルになってきている。そのような状況において、
上述のような入力スレッショルドの変動で10%近くも
のデューティ比の変動が起きると、回路的なマージンが
なければ、明らかに誤動作してしまう。In recent years, the speed of integrated circuits has been remarkably increased, and the internal Tpd has become less than 0.2 ns. Naturally, the setup time and the hold time of the clock signal and the data signal in the synchronous circuit are also at the same level as the internal Tpd. In such a situation,
If the duty ratio fluctuates as much as 10% due to the fluctuation of the input threshold as described above, a malfunction obviously occurs without a circuit margin.
【0006】一方、差動入力を用いれば高安定な入力ス
レッショルドが得られる。そして、差動入力を用いた論
理回路としては特開昭59−176781号の第2図に
示されるような同一の多値の信号に対するものがある。On the other hand, if a differential input is used, a highly stable input threshold can be obtained. As a logic circuit using a differential input, there is a logic circuit for the same multi-level signal as shown in FIG. 2 of JP-A-59-176781.
【0007】[0007]
【発明が解決しようとする課題】しかし、この公報に記
載された入力回路では、CMOSレベル、TTLレベ
ル、GTLレベルという異種の2値の信号には対応でき
ない。However, the input circuit described in this publication cannot cope with different binary signals of CMOS level, TTL level and GTL level.
【0008】本発明はかかる問題点に鑑みてなされたも
のであって、異種レベルの2値信号が入力される入力回
路において、プロセスばらつきによる入力スレッショル
ド電圧の変動がなく、外部信号のデューティ比を高安定
に内部へ伝達することができ、内部回路の設計余裕を拡
大し、高速で高安定の回路を得ることができる半導体集
積回路装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of such a problem. In an input circuit to which binary signals of different levels are input, there is no change in input threshold voltage due to process variations, and the duty ratio of an external signal is reduced. It is an object of the present invention to provide a semiconductor integrated circuit device capable of transmitting data stably to the inside, expanding a design margin of an internal circuit, and obtaining a high-speed and highly stable circuit.
【0009】[0009]
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、異種レベルの2値信号が入力される入力端
子と、前記入力端子を前記異種レベルに対応したコンパ
レータの一方の入力に接続する第1の接続手段と、集積
回路装置内に内蔵されレファレンス電圧入力端子のレフ
ァレンス電圧を分圧して前記異種レベルに対応した複数
のレファレンス電圧を得る複数の直列接続された抵抗素
子と、前記異種レベルに対応したレファレンス電圧を前
記コンパレータの他方の入力に入力させる第2の接続手
段とを有することを特徴とする。A semiconductor integrated circuit device according to the present invention has an input terminal to which a binary signal of a different level is input, and the input terminal connected to one input of a comparator corresponding to the different level. First connecting means for connecting a plurality of series-connected resistive elements to divide a reference voltage at a reference voltage input terminal and obtain a plurality of reference voltages corresponding to the different levels; Second connection means for inputting a reference voltage corresponding to the level to the other input of the comparator.
【0010】本発明に係る他の半導体集積回路装置は、
レファレンス電圧が入力されるレファレンス電圧入力端
子と、異種レベルの2値信号が入力される外部信号入力
端子と、前記異種レベルに対応した複数のコンパレータ
と、前記外部信号入力端子を前記コンパレータの一方の
入力に接続する第1の接続手段と、集積回路装置内に内
蔵され前記レファレンス電圧入力端子のレファレンス電
圧を分圧して前記異種レベルに対応した複数のレファレ
ンス電圧を得る複数の直列接続された抵抗素子と、前記
異種レベルに対応したレファレンス電圧を前記コンパレ
ータの他方の入力に入力させる第2の接続手段とを有す
ることを特徴とする。Another semiconductor integrated circuit device according to the present invention comprises:
A reference voltage input terminal to which a reference voltage is input; an external signal input terminal to which binary signals of different levels are input; a plurality of comparators corresponding to the different levels; and the external signal input terminal is one of the comparators. First connection means for connecting to an input, and a plurality of series-connected resistive elements incorporated in the integrated circuit device for dividing a reference voltage at the reference voltage input terminal to obtain a plurality of reference voltages corresponding to the different levels And second connection means for inputting a reference voltage corresponding to the different level to the other input of the comparator.
【0011】この半導体集積回路装置において、前記異
種レベルは、LSIのCMOS入力レベル、TTL入力
レベル、GTL入力レベルであり、前記コンパレータは
CMOS入力バッファ、TTL入力バッファ、GTL入
力バッファと等価な動作をするか、又は前記異種レベル
は、LSIのLVCMOS入力レベル、PCI入力レベ
ル、GTL入力レベルであり、前記コンパレータはLV
CMOS入力バッファ、PCI入力バッファ、GTL入
力バッファと等価な動作をするように構成することがで
きる。In this semiconductor integrated circuit device, the different levels are a CMOS input level, a TTL input level, and a GTL input level of an LSI, and the comparator operates equivalently to a CMOS input buffer, a TTL input buffer, and a GTL input buffer. Or the different levels are an LVCMOS input level, a PCI input level, and a GTL input level of an LSI, and the comparator
It can be configured to operate equivalently to a CMOS input buffer, a PCI input buffer, and a GTL input buffer.
【0012】[0012]
【発明の実施の形態】以下、本発明の実施例に係る半導
体集積回路装置について、添付の図面を参照して具体的
に説明する。図1は本発明の実施例に係る半導体集積回
路装置の入力回路を示す。1は抵抗8、9、10、11
よりなる抵抗ラダーに供給するレファレンス電圧の入力
端子、2はCMOS入力バッファとして機能するコンパ
レータ5の入力端子、3はTTL入力バッファとして機
能するコンパレータ6の入力端子、4はGTL入力バッ
ファとして機能するコンパレータ7の入力端子である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor integrated circuit device according to an embodiment of the present invention will be specifically described below with reference to the accompanying drawings. FIG. 1 shows an input circuit of a semiconductor integrated circuit device according to an embodiment of the present invention. 1 is a resistor 8, 9, 10, 11
Input terminal of a reference voltage to be supplied to a resistor ladder composed of 2 input terminals of a comparator 5 functioning as a CMOS input buffer, 3 input terminals of a comparator 6 functioning as a TTL input buffer, and 4 a comparator functioning as a GTL input buffer 7 is an input terminal.
【0013】抵抗8、9、10、11がいずれも2kΩ
であり、入力端子1のレファレンス電圧が3.2Vであ
るとすると、コンパレータ5、6、7の反転入力には夫
々2.4V、1.6V、0.8Vの電圧が伝達される。
これらの各電圧は一般的なLSIのCMOS入力レベ
ル、TTL入力レベル、GTL入力レベルにほぼ対応し
ている。Each of the resistors 8, 9, 10, and 11 has a resistance of 2 kΩ.
Assuming that the reference voltage of the input terminal 1 is 3.2 V, voltages of 2.4 V, 1.6 V, and 0.8 V are transmitted to inverting inputs of the comparators 5, 6, and 7, respectively.
These voltages substantially correspond to the CMOS input level, TTL input level, and GTL input level of a general LSI.
【0014】このように構成された本実施例の入力回路
においては、コンパレータ5、6、7の正転入力に入力
される入力端子2、3、4からの外部信号は夫々2.4
V、1.6V、0.8Vより高ければ高レベルの信号
に、低ければ低レベルの信号に変換されてLSI内部に
伝達される。即ち、コンパレータ5、6、7はCMOS
入力バッファ、TTL入力バッファ、GTL入力バッフ
ァと全く等価な動作をする。また、プロセスばらつきに
よる入力スレッショルドの変動は、差動段の入力オフセ
ット電圧のばらつき及び抵抗ラダーの分圧比の変動がそ
の原因となるが、大きめに見積もっても数十mV程度で
あり、極めて小さい。従って、デューティ比の変動も全
く問題にならない。In the input circuit of the present embodiment thus configured, external signals from the input terminals 2, 3, and 4 input to the non-inverting inputs of the comparators 5, 6, and 7 are 2.4 respectively.
V, 1.6 V, and 0.8 V, the signal is converted into a high-level signal, and if it is lower, the signal is converted into a low-level signal and transmitted to the inside of the LSI. That is, the comparators 5, 6, and 7 are CMOS
The operation is completely equivalent to the input buffer, TTL input buffer, and GTL input buffer. The variation of the input threshold due to the process variation is caused by the variation of the input offset voltage of the differential stage and the variation of the voltage dividing ratio of the resistor ladder. Therefore, the fluctuation of the duty ratio does not matter at all.
【0015】なお、図3は本実施例で使用されているコ
ンパレータ5〜7の内部回路図である。Qp1及びQn1は
バイアス回路であり、Qp2は定電流源回路、Qn2、
Qn3、Qn4、Qn5は差動段である。そして、Qp3及びQ
n5増幅回路である。FIG. 3 is an internal circuit diagram of the comparators 5 to 7 used in this embodiment. Q p1 and Q n1 are bias circuits, Q p2 is a constant current source circuit, Q n2 ,
Q n3 , Q n4 and Q n5 are differential stages. And Q p3 and Q
This is an n5 amplifier circuit.
【0016】次に、図2を参照して本発明の第2実施例
について説明する。23は抵抗19、20、21、22
よりなる抵抗ラダーに供給するレファレンス電圧の入力
端子、24はLVCMOS入力バッファとして機能する
コンパレ一タ16の入力端子、25はPCI入力バッフ
ァとして機能するコンパレータ17の入力端子、26は
GTL入力バッファとして機能するコンパレータ18の
入力端子である。Next, a second embodiment of the present invention will be described with reference to FIG. 23 is a resistor 19, 20, 21, 22
An input terminal of a reference voltage to be supplied to a resistor ladder, 24 is an input terminal of a comparator 16 functioning as an LVCMOS input buffer, 25 is an input terminal of a comparator 17 functioning as a PCI input buffer, and 26 is a GTL input buffer. This is an input terminal of the comparator 18 to be operated.
【0017】抵抗19、20、21、22が夫々2K
Ω、1KΩ、2KΩ、4KΩであり、入力端子23のレ
ファレンス電圧が1.8Vであるとすると、コンパレー
タ16、17、18の反転入力には夫々1.4V、1.
2V、0.8Vの電圧が伝達される。それらの電圧は
3.3V電源のLSIにおけるLVCMOS入力レベ
ル、PCI入力レベル、GTL入力レベルにほぼ対応し
ている。Each of the resistors 19, 20, 21, and 22 is 2K
Ω, 1 KΩ, 2 KΩ, 4 KΩ and the reference voltage of the input terminal 23 is 1.8 V, the inverting inputs of the comparators 16, 17, 18 are 1.4 V, 1.
Voltages of 2V and 0.8V are transmitted. These voltages substantially correspond to the LVCMOS input level, the PCI input level, and the GTL input level in the 3.3 V power supply LSI.
【0018】このように構成された本実施例の入力回路
においては、コンパレータ16、17、18はLVCM
OS入力バッファ、PCI入力バッファ、GTL入力バ
ッファと全く等価な動作をする。また、実施例1と同様
に、プロセスばらつきによる入力スレッショルドの変動
は、差動段の入力オフセット電圧のばらつき及び抵抗ラ
ダーの分圧比の変動がその原因となるが、大きめに見積
もっても数十mV程度であり、極めて小さい。従って、
デューティ比の変動も全く問題にならない。In the input circuit of the present embodiment having the above-described configuration, the comparators 16, 17, and 18 are connected to the LVCM.
The operation is completely equivalent to the OS input buffer, the PCI input buffer, and the GTL input buffer. Similarly to the first embodiment, the variation of the input threshold due to the process variation is caused by the variation of the input offset voltage of the differential stage and the variation of the voltage dividing ratio of the resistor ladder. Degree and extremely small. Therefore,
Fluctuation of the duty ratio does not matter at all.
【0019】[0019]
【発明の効果】以上詳述したように、本発明によれば、
プロセスばらつきによる入力スレッショルド電圧の変動
が極めて小さいので、外部信号のデューティ比を高安定
に内部へ伝達できる。それによって、内部回路の設計余
裕を大きくとることができ、高速で高安定な回路動作を
得ることができる。As described in detail above, according to the present invention,
Since the fluctuation of the input threshold voltage due to the process variation is extremely small, the duty ratio of the external signal can be transmitted to the inside with high stability. Thereby, the design margin of the internal circuit can be increased, and a high-speed and highly stable circuit operation can be obtained.
【図1】本発明の第1実施例に係る半導体集積回路装置
を示す回路図である。FIG. 1 is a circuit diagram showing a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図2】本発明の第2実施例に係る半導体集積回路装置
を示す回路図である。FIG. 2 is a circuit diagram showing a semiconductor integrated circuit device according to a second embodiment of the present invention.
【図3】本実施例にて使用するコンパレータの内部回路
を示す回路図である。FIG. 3 is a circuit diagram showing an internal circuit of a comparator used in the present embodiment.
【図4】従来の入力回路を示す回路図である。FIG. 4 is a circuit diagram showing a conventional input circuit.
1、23;レファレンス電圧入力端子 2,3,4,24,25,26;外部信号入力端子 5,6,7,16,17,18;コンパレータ 8,9,10,11,19,20,21,22;抵抗素
子Reference voltage input terminals 2, 3, 4, 24, 25, 26; external signal input terminals 5, 6, 7, 16, 17, 18, 18; comparators 8, 9, 10, 11, 19, 20, 21 , 22; resistance element
Claims (4)
端子と、前記入力端子を前記異種レベルに対応したコン
パレータの一方の入力に接続する第1の接続手段と、集
積回路装置内に内蔵されレファレンス電圧入力端子のレ
ファレンス電圧を分圧して前記異種レベルに対応した複
数のレファレンス電圧を得る複数の直列接続された抵抗
素子と、前記異種レベルに対応したレファレンス電圧を
前記コンパレータの他方の入力に入力させる第2の接続
手段とを有することを特徴とする半導体集積回路装置。1. An input terminal to which a binary signal of a different level is input, first connection means for connecting the input terminal to one input of a comparator corresponding to the different level, and a built-in integrated circuit device. A plurality of series-connected resistor elements for dividing the reference voltage of the reference voltage input terminal to obtain a plurality of reference voltages corresponding to the different levels; and a reference voltage corresponding to the different levels to the other input of the comparator. And a second connection means for inputting.
ンス電圧入力端子と、異種レベルの2値信号が入力され
る外部信号入力端子と、前記異種レベルに対応した複数
のコンパレータと、前記外部信号入力端子を前記コンパ
レータの一方の入力に接続する第1の接続手段と、集積
回路装置内に内蔵され前記レファレンス電圧入力端子の
レファレンス電圧を分圧して前記異種レベルに対応した
複数のレファレンス電圧を得る複数の直列接続された抵
抗素子と、前記異種レベルに対応したレファレンス電圧
を前記コンパレータの他方の入力に入力させる第2の接
続手段とを有することを特徴とする半導体集積回路装
置。2. A reference voltage input terminal to which a reference voltage is input, an external signal input terminal to which binary signals of different levels are input, a plurality of comparators corresponding to the different levels, and the external signal input terminal. First connecting means for connecting to one input of the comparator, and a plurality of series circuits which are incorporated in the integrated circuit device and divide a reference voltage of the reference voltage input terminal to obtain a plurality of reference voltages corresponding to the different levels. A semiconductor integrated circuit device comprising: a connected resistive element; and second connecting means for inputting a reference voltage corresponding to the different level to the other input of the comparator.
力レベル、TTL入力レベル、GTL入力レベルであ
り、前記コンパレータはCMOS入力バッファ、TTL
入力バッファ、GTL入力バッファと等価な動作をする
ことを特徴とする請求項1又は2に記載の半導体集積回
路装置。3. The different level is a CMOS input level, a TTL input level, and a GTL input level of an LSI, and the comparator is a CMOS input buffer, TTL
3. The semiconductor integrated circuit device according to claim 1, wherein an operation equivalent to an input buffer and a GTL input buffer is performed.
S入力レベル、PCI入力レベル、GTL入力レベルで
あり、前記コンパレータはLVCMOS入力バッファ、
PCI入力バッファ、GTL入力バッファと等価な動作
をすることを特徴とする請求項1又は2に記載の半導体
集積回路装置。4. The method according to claim 1, wherein the different level is an LVCMO of an LSI.
S input level, PCI input level, GTL input level, and the comparator is an LVCMOS input buffer,
3. The semiconductor integrated circuit device according to claim 1, wherein an operation equivalent to a PCI input buffer and a GTL input buffer is performed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9306093A JPH11145817A (en) | 1997-11-07 | 1997-11-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9306093A JPH11145817A (en) | 1997-11-07 | 1997-11-07 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11145817A true JPH11145817A (en) | 1999-05-28 |
Family
ID=17952954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9306093A Pending JPH11145817A (en) | 1997-11-07 | 1997-11-07 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11145817A (en) |
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1997
- 1997-11-07 JP JP9306093A patent/JPH11145817A/en active Pending
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