JPH11126782A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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- JPH11126782A JPH11126782A JP29192697A JP29192697A JPH11126782A JP H11126782 A JPH11126782 A JP H11126782A JP 29192697 A JP29192697 A JP 29192697A JP 29192697 A JP29192697 A JP 29192697A JP H11126782 A JPH11126782 A JP H11126782A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置とその
製造法に関し、特に、微細電極の形成方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a method for forming a fine electrode.
【０００２】[0002]
【従来の技術】化合物半導体電界効果トランジスタ（以
下ＦＥＴ）では、コンタクト層を除去した溝の中にゲー
ト電極を形成して、電極間の寄生直列抵抗を低く保った
まま、ゲート電極の耐圧を高めるリセス構造が用いられ
る。さらに寄生直列抵抗を下げるために、ゲート電極と
ソース電極間の間隔を狭めたリセス内オフセットゲート
電極構造が用いられる。2. Description of the Related Art In a compound semiconductor field effect transistor (hereinafter referred to as FET), a gate electrode is formed in a groove from which a contact layer is removed, and the withstand voltage of the gate electrode is increased while the parasitic series resistance between the electrodes is kept low. A recess structure is used. In order to further reduce the parasitic series resistance, an offset gate electrode structure in a recess in which the distance between the gate electrode and the source electrode is narrowed is used.
【０００３】以下、リセス内オフセットゲートを製造す
る第１の従来の工程について、図面を参照して説明す
る。まず、図７（ａ）に示すように、ＧａＡｓ半絶縁性
基板６１上にＡｌＧａＡｓ層６２、ＧａＡｓ層６３を順
次エピタキシャル成長する。次に、第１のフォトレジス
ト膜６４により形成した開口パターンをマスクとしてド
ライエッチングまたはウェットエッチングによりＧａＡ
ｓ層６３のみを選択的に除去してリセス６９を形成す
る。Hereinafter, a first conventional process for manufacturing an in-recess offset gate will be described with reference to the drawings. First, as shown in FIG. 7A, an AlGaAs layer 62 and a GaAs layer 63 are sequentially epitaxially grown on a GaAs semi-insulating substrate 61. Next, GaAs is formed by dry etching or wet etching using the opening pattern formed by the first photoresist film 64 as a mask.
A recess 69 is formed by selectively removing only the s layer 63.
【０００４】次に、図７（ｂ）に示すように、第１の絶
縁膜６５を全面に成膜した後、第２のフォトレジスト膜
６６を塗布し、リセス６９内に目合露光によりライン開
口パターンを形成する。このとき、前記開口パターンは
ソース電極側に近付けて配設する。次に、図７（ｃ）に
示すように、第２のフォトレジスト膜６６の開口パター
ンをマスクとして、ドライエッチングにより第１の絶縁
膜６５を選択的に除去して開口パターンを転写する。[0004] Next, as shown in FIG. 7 (b), after a first insulating film 65 is formed on the entire surface, a second photoresist film 66 is applied, and a line is formed in the recess 69 by blind exposure. An opening pattern is formed. At this time, the opening pattern is disposed close to the source electrode side. Next, as shown in FIG. 7C, using the opening pattern of the second photoresist film 66 as a mask, the first insulating film 65 is selectively removed by dry etching to transfer the opening pattern.
【０００５】次に、図７（ｄ）に示すように、第２の絶
縁膜６７を全面に成膜して、開口部の側壁に被着した絶
縁膜によって幅を狭めた後、第２の絶縁膜６７を全面に
ドライエッチングによりエッチバックして除去し、開口
パターン内にＡｌＧａＡｓ層６２を露出させる。そし
て、金属膜６８を全面に被着し、レジストパターンをマ
スクとして金属膜６８をドライエッチングにより選択的
に除去して、図７（ｅ）に示すようなＴ型ゲート電極７
０を得る。Next, as shown in FIG. 7D, a second insulating film 67 is formed on the entire surface, and the width is reduced by the insulating film deposited on the side wall of the opening. The insulating film 67 is etched back and removed by dry etching on the entire surface to expose the AlGaAs layer 62 in the opening pattern. Then, a metal film 68 is deposited on the entire surface, and the metal film 68 is selectively removed by dry etching using the resist pattern as a mask, thereby forming a T-type gate electrode 7 as shown in FIG.
Get 0.
【０００６】このＴ型ゲート電極は、Ｔ型ゲート電極７
０とリセス６９端の距離が広い方向に隣接するドレイン
電極、および間隔が狭い方向に隣接するソース電極と共
に、オフセットゲート電極を持った電界効果トランジス
タを構成する。次に、リセス内オフセットゲートを製造
する第２の従来の工程について、特開平３−１４５１４
０号公報における実施例を図８を参照して説明する。[0006] The T-type gate electrode is a T-type gate electrode 7.
A field effect transistor having an offset gate electrode is formed together with the drain electrode adjacent in the direction in which the distance between 0 and the end of the recess 69 is wide, and the source electrode adjacent in the direction in which the distance is small. Next, a second conventional process for manufacturing an offset gate in a recess will be described with reference to JP-A-3-14514.
An embodiment in Japanese Patent Publication No. 0 will be described with reference to FIG.
【０００７】先ず、図８（ａ）に示すようにＧａＡｓ半
導体基板８１上にＣＶＤ酸化膜８２を形成し、その上に
第１のフォトレジスト膜８３を被着した後隣接する３つ
の開口部を形成する。次に、３つの開口部を有する第１
のレジスト膜８３をマスクとして、異方性ドライエッチ
ングによりＣＶＤ酸化膜８２を選択的に除去して開口部
を転写する。First, as shown in FIG. 8A, a CVD oxide film 82 is formed on a GaAs semiconductor substrate 81, a first photoresist film 83 is deposited thereon, and three adjacent openings are formed. Form. Next, the first having three openings
Using the resist film 83 as a mask, the CVD oxide film 82 is selectively removed by anisotropic dry etching to transfer the opening.
【０００８】次に図８（ｂ）に示すように第２のフォト
レジスト膜８４を被着した後、中央の開口部のみを残す
ようにパターンニングする。次に、図８（ｃ）に示すよ
うに開口部８６よりフォトレジスト膜８４で囲まれた酸
化膜８２をＮＨ4 Ｆにより除去した後、続いてリン酸系
エッチャントによりＧａＡｓ基板８１をエッチングして
リセス形状を得る。Next, as shown in FIG. 8B, after a second photoresist film 84 is applied, patterning is performed so that only the central opening is left. Next, as shown in FIG. 8C, the oxide film 82 surrounded by the photoresist film 84 is removed from the opening 86 by NH 4 F, and then the GaAs substrate 81 is etched by a phosphoric acid-based etchant. Obtain a recessed shape.
【０００９】次に、図８（ｄ）に示すように、ゲート電
極金属８５を全面に被着した後、リフトオフによりフォ
トレジスト膜８３、８４およびフォトレジスト膜上の金
属膜８５を除去することにより、図８（ｅ）に示すよう
に、ゲート電極８８を得る。このゲート電極は、ゲート
電極８８とリセス８７端の距離が広い方向に隣接するド
レイン電極、および間隔が狭い方向に隣接するソース電
極と共に、オフセットゲート電極を持った電界効果トラ
ンジスタを構成する。Next, as shown in FIG. 8D, after a gate electrode metal 85 is deposited on the entire surface, the photoresist films 83 and 84 and the metal film 85 on the photoresist film are removed by lift-off. As shown in FIG. 8E, a gate electrode 88 is obtained. The gate electrode, together with the drain electrode adjacent in the direction in which the distance between the gate electrode 88 and the end of the recess 87 is wide and the source electrode adjacent in the direction in which the distance is small, constitute a field effect transistor having an offset gate electrode.
【００１０】第１の従来例において、第１の問題点は、
リセスに対するゲート電極の位置精度が悪く、ＦＥＴの
特性が悪化することである。これは、オフセットゲート
では、特にソース側でゲート電極とリセス端の距離がＦ
ＥＴの特性に大きく影響するが、あらかじめ形成したリ
セスに対して、目合わせによりゲート電極を形成する工
程において、必要な精度を得ることができないためであ
る。In the first conventional example, the first problem is that
The position accuracy of the gate electrode with respect to the recess is poor, and the characteristics of the FET are deteriorated. This is because, in the case of an offset gate, the distance between the gate electrode and the recess end is F at the source side.
This is because it greatly affects the characteristics of the ET, but it is not possible to obtain necessary accuracy in a step of forming a gate electrode by alignment with a recess formed in advance.
【００１１】また、第２の従来例においては、先の問題
点は解決されるものの、以下のような問題がある。第１
の問題点は、ゲート電極とＧａＡｓ基板界面のショット
キー特性が悪いことである。その理由は、レジスト開口
パターンをマスクとして、ゲート金属層を被着する工程
を用いているため被着中の基板温度が高くなるとレジス
トの変形が生じてゲート電極形状が変形する、またレジ
ストからの脱ガスが生じてショットキー界面が汚染され
るためである。Further, in the second conventional example, although the above problem is solved, there are the following problems. First
The problem is that the Schottky characteristic at the interface between the gate electrode and the GaAs substrate is poor. The reason is that the step of depositing the gate metal layer using the resist opening pattern as a mask is used, so that when the substrate temperature during deposition is high, the resist is deformed and the shape of the gate electrode is deformed. This is because degassing occurs and the Schottky interface is contaminated.
【００１２】第２の問題点は、ゲート抵抗が高くなるこ
とである。その理由は、レジストの開口パターン上から
金属膜を被着してゲートを形成する工程中に、金属がレ
ジストパターン側面に被着して開口パターンが徐々に狭
くなり、その結果形成されるゲート電極の断面形状は、
上部が細い台形形状となるためである。特に、微細なゲ
ート電極を形成する場合、ゲートフィンガー方向の電気
抵抗が高くなり素子の性能に影響を与える。The second problem is that the gate resistance becomes high. The reason is that during the process of forming a gate by applying a metal film from above the opening pattern of the resist, the metal is applied to the side of the resist pattern and the opening pattern gradually narrows, and as a result, the gate electrode formed The cross-sectional shape of
This is because the upper portion has a thin trapezoidal shape. In particular, when a fine gate electrode is formed, the electric resistance in the gate finger direction increases, which affects the performance of the device.
【００１３】第３の問題点は、素子の信頼性が低いこと
である。その理由は、ゲート金属がＡｌ，Ｔｉ等の低融
点金属に制限されるため、高温、大電流条件下での素子
劣化が速いためである。第４の問題点は、リセス形状の
制御性が悪いことである。その理由は、リセス長に比べ
て狭くなったオーバーハング状のレジストパターンから
エッチング液を浸透させることにより基板を加工してリ
セス形状を形成するため、エッチング進行状態のコント
ロールが困難となるからである。[0013] The third problem is that the reliability of the device is low. The reason is that the gate metal is limited to a low melting point metal such as Al or Ti, so that the element deteriorates rapidly under high temperature and large current conditions. The fourth problem is that controllability of the recess shape is poor. The reason is that it is difficult to control the etching progress state because the recess is formed by processing the substrate by infiltrating the etchant from the overhang-shaped resist pattern that is narrower than the recess length, thereby forming the recess shape. .
【００１４】第５の問題点は、製造工程が量産に向かな
いことである。蒸着リフトオフ法を用いてゲート金属を
形成する場合、ウェハー面内において蒸着金属が同一方
向から入射する必要がある。ウェハー面内で飛来する金
属の方向が異なると、レジスト側面に金属が被着しゲー
ト電極が形成できない個所が面内に生じるからである。
これは、一般的な蒸着源は点状であることから、本質的
に避けられない問題である。A fifth problem is that the manufacturing process is not suitable for mass production. When the gate metal is formed by using the vapor deposition lift-off method, the vapor deposition metal needs to enter from the same direction in the wafer surface. This is because if the direction of the metal flying in the wafer surface is different, a portion where the metal is deposited on the side surface of the resist and a gate electrode cannot be formed occurs in the surface.
This is essentially an unavoidable problem since a general evaporation source is point-like.
【００１５】[0015]
【発明が解決しようとする課題】本発明の目的は上記し
た従来技術の欠点を改良し、特にゲート電極のリセスに
対する位置精度を向上させることにより素子の特性、性
能の向上を図る半導体装置とその製造方法を提供するも
のである。又、本発明の他の目的はゲート電極の抵抗値
を下げることにより素子の性能を向上せしめる半導体装
置とその製造方法を提供するものである。SUMMARY OF THE INVENTION An object of the present invention is to improve the above-mentioned disadvantages of the prior art, and in particular, to improve the characteristics and performance of elements by improving the positional accuracy of a gate electrode with respect to a recess, and a semiconductor device therefor. It is intended to provide a manufacturing method. Another object of the present invention is to provide a semiconductor device capable of improving the performance of an element by reducing the resistance value of a gate electrode, and a method of manufacturing the same.
【００１６】又、本発明の他の目的は、高融点金属をゲ
ート金属に用いることで信頼性の高いショットキー界面
を得て、素子寿命を長くした半導体装置とその製造方法
を提供するものである。更に、本発明の他の目的は、リ
フトオフ方法を用いないで、歩留りを上げ、ウェハー大
口径化にも容易に対応出来る新規な半導体装置とその製
造方法を提供するものである。Another object of the present invention is to provide a semiconductor device having a longer element life by obtaining a highly reliable Schottky interface by using a high melting point metal as a gate metal, and a method of manufacturing the same. is there. Still another object of the present invention is to provide a novel semiconductor device and a method for manufacturing the same, which can increase the yield and can easily cope with an increase in the diameter of a wafer without using a lift-off method.
【００１７】[0017]
【課題を解決するための手段】本発明は上記した目的を
達成するための、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係る半
導体装置の製造方法の第１の態様としては、半導体基板
上に形成した絶縁膜上にライン状のゲート開口パターン
を形成すると共に、このゲート開口パターンに隣接して
前記ゲート開口パターンより微細なサイドリセス開口パ
ターンを形成し、前記ゲート開口パターン又はサイドリ
セス開口パターンの下部にリセスを形成し、前記サイド
リセス開口パターンを閉じた後、前記リセス内に位置す
る前記ゲート開口パターンを通ってゲート電極を形成し
たものであり、第２の態様としては、前記ゲート開口パ
ターンとサイドリセス開口パターンを形成するために唯
一つのフォトレジスト膜を用いるものであり、第３の態
様としては、前記サイドリセス開口パターンは前記ゲー
ト開口パターンに隣接して形成された複数の正方形又は
長方形からなる開口パターン列であるものであり、第４
の態様としては、前記ゲート電極は前記リセスに対しセ
ルフアラインで形成したものであり、第５の態様として
は、半絶縁性基板上に形成した動作層上に第１の絶縁膜
を成膜する工程と、前記第１の絶縁膜上に第１のフォト
レジスト膜を塗布してライン状の開口パターン、および
前記開口パターンに平行して前記開口パターンより微細
な正方形もしくは長方形の開口パターン列を形成する工
程と、前記レジスト膜をマスクとして前記第１の絶縁膜
を選択的に加工して前記開口パターンおよび開口パター
ン列を転写する工程と、前記第１の絶縁膜をマスクとし
て前記動作層を選択的に加工する工程と、第２の絶縁膜
を全面に成膜して前記ライン状の開口パターンの幅を狭
め、かつ前記開口パターン列を閉じる工程と、前記第
２、第１の絶縁膜を全面エッチバックする工程を含むも
のであり、第６の態様としては、半絶縁性基板上に形成
した動作層上に第１の絶縁膜を成膜する工程と、前記第
１の絶縁膜上に第１のフォトレジスト膜を塗布してライ
ン状の開口パターン、および前記開口パターンに平行し
てより微細な正方形もしくは長方形の開口パターン列を
形成する工程と、前記レジスト膜をマスクとして前記第
１の絶縁膜を選択的に加工して前記ライン状の開口パタ
ーンおよび開口パターン列を転写する工程と、前記第１
の絶縁膜をマスクとして前記動作層を選択的に加工する
工程と、前記第１の絶縁膜上に第２のレジスト膜を塗布
して前記開口パターン列上のみに開口パターンを形成す
る工程と、前記第２のレジスト膜と前記第１の絶縁膜を
マスクとして前記動作層を選択的に加工する工程と、第
２の絶縁膜を全面に成膜して前記ライン状の開口パター
ンの幅を狭め、かつ前記開口パターン列を閉じる工程
と、前記第２、第１の絶縁膜を全面エッチバックする工
程とを含むものであり、第７の態様としては、半絶縁性
基板上に形成した動作層上に第１の絶縁膜を成膜する工
程と、前記第１の絶縁膜上に第１のフォトレジスト膜を
塗布してライン状の開口パターンを形成する工程と、前
記レジスト膜をマスクとして前記第１の絶縁膜を選択的
に加工して前記ライン状の開口パターンを転写する工程
と、前記第１の絶縁膜をマスクとして前記動作層を選択
的に加工する工程と、第２の絶縁膜を全面に成膜して前
記ライン状の開口パターンの幅を狭める工程と、前記第
２の絶縁膜上に第２のフォトレジスト膜を塗布して前記
ライン状の開口パターンより微細な第２の開口パターン
を形成する工程と、前記第２のフォトレジスト膜をマス
クとして前記第２、第１の絶縁膜を選択的に加工して第
２の開口パターンを転写する工程と、前記第２、第１の
絶縁膜をマスクとして前記動作層を選択的に加工する工
程と、第３の絶縁膜を全面に成膜して前記ライン状の開
口パターンの幅を狭め、かつ前記第２のライン状開口パ
ターンを閉じる工程と、前記第３、第２、第１の絶縁膜
を全面エッチバックする工程を含むものであり、第８の
態様としては、前記開口パターン列は複数列設けられて
いるものであり、第９の態様としては、前記絶縁膜はＳ
ｉＯ2 又はＳｉＯx Ｎy で形成されるものである。SUMMARY OF THE INVENTION The present invention basically employs the following technical configuration to achieve the above object. That is, as a first aspect of the method of manufacturing a semiconductor device according to the present invention, a linear gate opening pattern is formed on an insulating film formed on a semiconductor substrate, and the gate is formed adjacent to the gate opening pattern. Forming a side recess opening pattern finer than the opening pattern, forming a recess below the gate opening pattern or the side recess opening pattern, closing the side recess opening pattern, and passing through the gate opening pattern located in the recess. In a second embodiment, a single photoresist film is used to form the gate opening pattern and the side recess opening pattern. In a third embodiment, the gate opening pattern and the side recess opening pattern are used. The pattern is a plurality of squares formed adjacent to the gate opening pattern Is intended is an opening pattern array consisting of a rectangle, the fourth
In a fifth aspect, the gate electrode is formed in a self-aligned manner with respect to the recess. As a fifth aspect, a first insulating film is formed on an operation layer formed on a semi-insulating substrate. A step of applying a first photoresist film on the first insulating film to form a linear opening pattern and a row of square or rectangular opening patterns parallel to the opening pattern and smaller than the opening pattern; Performing a step of selectively processing the first insulating film using the resist film as a mask to transfer the opening pattern and the row of opening patterns; and selecting the operation layer using the first insulating film as a mask. Processing, forming a second insulating film on the entire surface to reduce the width of the line-shaped opening pattern, and closing the opening pattern row, and removing the second and first insulating films. A sixth aspect includes a step of forming a first insulating film on an operation layer formed on a semi-insulating substrate, and a step of forming a first insulating film on the operating layer formed on the semi-insulating substrate. A step of applying a first photoresist film to form a line-shaped opening pattern and a finer square or rectangular opening pattern array in parallel with the opening pattern; Selectively processing an insulating film to transfer the line-shaped opening pattern and the row of opening patterns;
Selectively processing the operation layer using the insulating film as a mask, and applying a second resist film on the first insulating film to form an opening pattern only on the opening pattern row; Selectively processing the operation layer using the second resist film and the first insulating film as a mask; and forming a second insulating film over the entire surface to reduce the width of the line-shaped opening pattern. And a step of closing the opening pattern row, and a step of etching back the entirety of the second and first insulating films. As a seventh mode, an operation layer formed on a semi-insulating substrate is provided. Forming a first insulating film thereon, applying a first photoresist film on the first insulating film to form a line-shaped opening pattern, and using the resist film as a mask, The first insulating film is selectively processed to form the line. Transferring an opening pattern in the shape of a hole, selectively processing the operation layer using the first insulating film as a mask, and forming a second insulating film on the entire surface to form the opening pattern of the line. A step of narrowing the width, a step of applying a second photoresist film on the second insulating film to form a second opening pattern finer than the linear opening pattern, and a step of forming the second photoresist film Selectively processing the second and first insulating films using a film as a mask to transfer a second opening pattern; and selectively using the second and first insulating films as a mask to selectively use the operation layer. Processing, forming a third insulating film over the entire surface to reduce the width of the linear opening pattern, and closing the second linear opening pattern; Including a step of etching back the entire insulating film 1 And at, the eighth aspect, wherein the opening pattern row are those provided a plurality of rows, as a ninth aspect, the insulating film S
It is formed of iO 2 or SiO x N y .
【００１８】[0018]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。本発明の第１の実施
の形態は、図１（ａ）に示すように、ＧａＡｓ半絶縁性
基板１上に、電子供給層２、キャップ層（動作層）３を
順次格子整合して積層する。次に、第１の絶縁膜４を成
膜した後、第１のフォトレジスト膜５を塗布する。次
に、電離放射線を用いて露光、現像を行い、図１（ａ）
および図２（ａ）に示すようなゲート開口パターン８と
隣接し、平行したサイドリセス開口パターン９を形成す
る。ここで、ゲート開口パターン８は、抜きラインパタ
ーンである。サイドリセス開口パターン９は、ゲート開
口パターン８に隣接し、ゲート開口パターン８に平行な
方向へ正方形（図２（ａ））もしくは長方形（図２
（ｂ））が一列もしくは複数列に並んでいる。これらの
レジストパターンは、荷電粒子線または波長が図形より
短い光を用いて露光する。Next, embodiments of the present invention will be described in detail with reference to the drawings. In the first embodiment of the present invention, as shown in FIG. 1A, an electron supply layer 2 and a cap layer (operating layer) 3 are sequentially laminated on a GaAs semi-insulating substrate 1 with lattice matching. . Next, after forming the first insulating film 4, a first photoresist film 5 is applied. Next, exposure and development are performed using ionizing radiation, and FIG.
A side recess opening pattern 9 is formed adjacent to and parallel to the gate opening pattern 8 as shown in FIG. Here, the gate opening pattern 8 is a blank line pattern. The side recess opening pattern 9 is adjacent to the gate opening pattern 8 and is square (FIG. 2A) or rectangular (FIG. 2A) in a direction parallel to the gate opening pattern 8.
(B)) are arranged in one or more rows. These resist patterns are exposed using a charged particle beam or light having a wavelength shorter than that of a figure.
【００１９】次に、図１（ｂ）に示すように、第１のフ
ォトレジスト膜５をマスクとして、異方性ドライエッチ
ングにより第１の絶縁膜４を選択的に加工して開口パタ
ーンを転写した後、第１のフォトレジスト膜５を除去す
る。さらに、第１の絶縁膜４をマスクとして、ドライエ
ッチングにより、キャップ層３を選択的に除去する。こ
のとき、電子供給層２は除去されず、エッチングはキャ
ップ層３を横方向に進むようなエッチングガスを用い
る。また、同様に選択性を持つウェットエッチングを用
いることも可能である。Next, as shown in FIG. 1B, using the first photoresist film 5 as a mask, the first insulating film 4 is selectively processed by anisotropic dry etching to transfer the opening pattern. After that, the first photoresist film 5 is removed. Further, the cap layer 3 is selectively removed by dry etching using the first insulating film 4 as a mask. At this time, the electron supply layer 2 is not removed, and the etching is performed using an etching gas that proceeds in the cap layer 3 in the lateral direction. It is also possible to use wet etching having selectivity in the same manner.
【００２０】ゲート開口パターン８とサイドリセス開口
パターン９のそれぞれの底部とその間のキャップ層３が
除去されて、一体化されたリセス１０が形成された時点
で、エッチングを終了させる。次に、図１（ｃ）に示す
ように、第２の絶縁膜６を全面的に成膜する。ゲート開
口パターン８は、側壁部の膜成長のため、開口部を残し
たまま幅が狭まるが、一方、サイドリセス開口パターン
９Ａは開口寸法がより微細であるため、完全に開口され
る。このとき、リセス１０の両端部には、第２の絶縁膜
６が入りきらずに空隙が生じる場合がある。The etching is terminated when the bottom of each of the gate opening pattern 8 and the side recess opening pattern 9 and the cap layer 3 therebetween are removed to form an integrated recess 10. Next, as shown in FIG. 1C, a second insulating film 6 is entirely formed. The gate opening pattern 8 is reduced in width while leaving the opening due to the growth of the film on the side wall, while the side recess opening pattern 9A is completely opened because the opening dimension is finer. At this time, a gap may be formed at both end portions of the recess 10 because the second insulating film 6 cannot completely enter.
【００２１】次に、図１（ｄ）に示すように全面的に異
方性ドライエッチングにより全面的エッチバックし、ゲ
ート開口パターン８底部に電子供給層２を露出させた
後、金属膜７を全面的に成膜し、レジストパターンをマ
スクとしてドライエッチングにより金属膜７を選択的に
加工して、Ｔ型ゲート電極１１を得る。金属膜７には、
高融点金属を電子供給層２と界面を接するショットキー
金属として用いると信頼性の高いゲート電極とすること
ができる。また、前記ショットキー金属に積層して低抵
抗金属を成膜することにより、ゲート電極の電気抵抗値
を下げることができる。ここで、絶縁膜４、６の材質と
しては、炭素原子を極力含まないＳｉＯ2もしくはＳｉ
Ｏx Ｎy のように、金属被着時の温度上昇により分解等
による脱ガスを生じないものを用いる。Next, as shown in FIG. 1D, the entire surface is etched back by anisotropic dry etching to expose the electron supply layer 2 at the bottom of the gate opening pattern 8, and then the metal film 7 is removed. A metal film 7 is selectively formed by dry etching using a resist pattern as a mask to obtain a T-type gate electrode 11. In the metal film 7,
If a refractory metal is used as the Schottky metal that contacts the interface with the electron supply layer 2, a highly reliable gate electrode can be obtained. Further, by forming a low-resistance metal film on the Schottky metal, the electric resistance of the gate electrode can be reduced. Here, the material of the insulating films 4 and 6 is SiO 2 or Si containing as little carbon atoms as possible.
O x N as shown in y, use one no degassing by decomposition or the like by temperature rise during the metal deposition.
【００２２】その後、Ｔ型ゲート電極１１とリセス１０
端の間隔が広い方向にドレイン電極を形成し、間隔が狭
い方向にソース電極を形成して電界効果トランジスタを
構成する。先のキャップ層３をエッチングする工程にお
いて、一体化されたリセス１０が形成されるためには、
ゲート開口パターン８とサイドリセス開口パターン９の
間隔の半分以上サイドッチが進むようにしなければなら
ない。ドレイン電極側のＴ型ゲート電極１１、リセス１
０端距離をより大きくする場合、ゲート開口パターン８
とサイドリセス開口パターン９の間隔を広げ、サイドエ
ッチ量を増すと寸法制御が困難となる。そこで、先述の
ようにサイドリセス開口パターン９を複数列設けること
により、これら開口パターン同士の間隔を小さくして、
必要なサイドエッチ量を小さくすることができる。Thereafter, the T-type gate electrode 11 and the recess 10
A field effect transistor is formed by forming a drain electrode in a direction in which ends are widened and forming a source electrode in a direction in which ends are narrowed. In order to form the integrated recess 10 in the step of etching the cap layer 3,
It is necessary to make the side-titch advance more than half of the distance between the gate opening pattern 8 and the side recess opening pattern 9. T-type gate electrode 11 on the drain electrode side, recess 1
To increase the zero end distance, the gate opening pattern 8
If the distance between the opening and the side recess opening pattern 9 is increased and the amount of side etching is increased, dimensional control becomes difficult. Therefore, by providing a plurality of rows of side recess opening patterns 9 as described above, the distance between these opening patterns is reduced,
The required side etch amount can be reduced.
【００２３】本発明の第２の実施の形態は、図３（ａ）
に示すように、ＧａＡｓ半絶縁性基板２１上に、電子供
給層２２、キャップ層２３を順次積層する。次に、第１
の絶縁膜２４を成膜した後、第１のフォトレジスト膜２
５を塗布する。次に、電離放射線を用いて露光、現像を
行い、図３（ａ）および図４（ａ）に示すようなゲート
開口パターン２９と隣接し平行したサイドリセス開口パ
ターン３０を形成する。ここで、ゲート開口パターン２
９は、抜きラインパターンである。サイドリセス開口パ
ターン３０は、ゲート開口パターン２９に隣接し、ゲー
ト開口パターンに平行な方向へ正方形（図４（ａ））も
しくは長方形（図４（ｂ））が一列もしくは複数列に並
んでいる。これらのレジストパターンは、荷電粒子線ま
たは波長が図形より短い光を用いて露光する。FIG. 3A shows a second embodiment of the present invention.
As shown in (1), an electron supply layer 22 and a cap layer 23 are sequentially stacked on a GaAs semi-insulating substrate 21. Next, the first
After the formation of the insulating film 24, the first photoresist film 2
5 is applied. Next, exposure and development are performed using ionizing radiation to form a side recess opening pattern 30 adjacent and parallel to the gate opening pattern 29 as shown in FIGS. 3A and 4A. Here, the gate opening pattern 2
9 is a blank line pattern. The side recess opening pattern 30 is adjacent to the gate opening pattern 29, and squares (FIG. 4A) or rectangles (FIG. 4B) are arranged in one or more rows in a direction parallel to the gate opening pattern. These resist patterns are exposed using a charged particle beam or light having a wavelength shorter than that of a figure.
【００２４】次に、図３（ｂ）に示すように、第１のフ
ォトレジスト膜２５をマスクとして、異方性ドライエッ
チングにより第１の絶縁膜２４を選択的に加工して開口
パターンを転写した後、第１のフォトレジスト膜２５を
除去する。さらに、第１の絶縁膜２４をマスクとして、
異方性ドライエッチングにより、キャップ層２３を選択
的に除去する。このとき、エッチング中のキャップ層２
３の側壁にエッチングされない保護膜を生じさせること
により強い異方性を示し、かつ電子供給層２２を除去せ
ずエッチングが停止するようなエッチングガスを用い
る。Next, as shown in FIG. 3B, using the first photoresist film 25 as a mask, the first insulating film 24 is selectively processed by anisotropic dry etching to transfer the opening pattern. After that, the first photoresist film 25 is removed. Further, using the first insulating film 24 as a mask,
The cap layer 23 is selectively removed by anisotropic dry etching. At this time, the cap layer 2 being etched is
An etching gas is used which shows strong anisotropy by forming a non-etched protective film on the side wall of No. 3 and stops etching without removing the electron supply layer 22.
【００２５】次に、図３（ｃ）に示すように、第２のフ
ォトレジスト膜２６を塗布し、サイドリセス開口パター
ン３０上に目合わせして開口パターンを露光、現像して
形成する。第２のレジスト膜２６の開口パターン内に露
出した第１の絶縁膜２４によるサイドリセス開口パター
ン３０をマスクとして、等方性ドライエッチングによ
り、キャップ層２３を選択的に除去する。このとき、電
子供給層２２は除去されず、オーバーエッチングを行う
ことにより、エッチングはキャップ層２３を横方向に進
むようなエッチングガスを用いる。サイドリセス開口パ
ターン３０下部とゲート開口パターン２９とサイドリセ
ス開口パターン３０下部間を含むサイドリセスパターン
３０の下両側のキャップ層２３が除去されて、一体化さ
れたリセス３１が形成された時点で、エッチングを終了
させる。Next, as shown in FIG. 3C, a second photoresist film 26 is applied, and the opening pattern is formed by exposing and developing the opening pattern on the side recess opening pattern 30. Using the side recess opening pattern 30 of the first insulating film 24 exposed in the opening pattern of the second resist film 26 as a mask, the cap layer 23 is selectively removed by isotropic dry etching. At this time, the electron supply layer 22 is not removed, and overetching is performed, so that etching uses an etching gas that proceeds in the cap layer 23 in the lateral direction. When the cap layers 23 on both lower sides of the side recess pattern 30 including the lower portion of the side recess opening pattern 30, the gate opening pattern 29 and the lower portion of the side recess opening pattern 30 are removed, and the integrated recess 31 is formed, the etching is performed. Terminate.
【００２６】次に、図３（ｄ）に示すように、第２の絶
縁膜２７を全面的に成膜する。ゲート開口パターン２９
は、側壁部の膜成長のため、開口部を残したまま幅が狭
まるが、一方、サイドリセス開口パターン３０Ａは開口
寸法がより微細であるため、完全に閉口される。次に、
全面的に異方性ドライエッチングにより全面的エッチバ
ックし、ゲート開口パターン２９底部に電子供給層２２
を露出させた後、金属膜２８を全面的に成膜する。ここ
で、絶縁膜２４、２７の材質としては、炭素原子を極力
含まないＳｉＯ2 もしくはＳｉＯx Ｎy のように、金属
被着時の温度上昇により分解等による脱ガスを生じない
ものを用いる。Next, as shown in FIG. 3D, a second insulating film 27 is entirely formed. Gate opening pattern 29
Although the width of the side recess portion is reduced while the opening is left due to the film growth of the side wall portion, the side recess opening pattern 30A is completely closed because the opening size is finer. next,
The entire surface is etched back by anisotropic dry etching, and the electron supply layer 22 is formed on the bottom of the gate opening pattern 29.
Is exposed, a metal film 28 is entirely formed. Here, as the material of the insulating films 24 and 27, a material which does not cause degassing due to decomposition or the like due to a temperature rise during metal deposition, such as SiO 2 or SiO x N y containing as little carbon atoms as possible, is used.
【００２７】その後、レジストパターンをマスクとして
ドライエッチングにより金属膜２８を選択的に加工し
て、図３（ｅ）に示すように、Ｔ型ゲート電極３２を得
る。先のキャップ層２３を２度目にエッチングする工程
において、一体化されたリセス３１が形成されるために
は、ゲート開口パターン２９とサイドリセス開口パター
ン３０の間隔以上にサイドエッチが進むようにしなけれ
ばならない。ドレイン電極側のＴ型ゲート電極３２、リ
セス３１端距離をより大きくする場合、ゲート開口パタ
ーン２９とサイドリセス開口パターン３０の間隔を広
げ、サイドエッチ量を増すと寸法制御が困難となる。そ
こで、先述のようにサイドリセス開口パターン３０を複
数列設けることにより、これら開口パターン同士の間隔
を小さくして、必要なサイドエッチ量を小さくすること
ができる。Thereafter, the metal film 28 is selectively processed by dry etching using the resist pattern as a mask to obtain a T-type gate electrode 32 as shown in FIG. In the step of etching the cap layer 23 for the second time, in order to form the integrated recess 31, the side etching must proceed more than the distance between the gate opening pattern 29 and the side recess opening pattern 30. . In the case where the distance between the end of the T-type gate electrode 32 and the recess 31 on the drain electrode side is increased, the distance between the gate opening pattern 29 and the side recess opening pattern 30 is increased to increase the side etch amount, so that dimensional control becomes difficult. Therefore, by providing a plurality of rows of the side recess opening patterns 30 as described above, the interval between these opening patterns can be reduced, and the necessary side etch amount can be reduced.
【００２８】本発明の第３の最良の実施の形態は、図５
（ａ）に示すように、ＧａＡｓ半絶縁性基板４１上に、
電子供給層４２、キャップ層４３を順次格子整合して積
層する。次に、第１の絶縁膜４４を成膜した後、第１の
フォトレジスト膜４５を塗膜する。次に、電離放射線を
用いて露光、現像を行い、図５（ａ）に示すようなゲー
ト開口パターン５０を形成する。ここで、ゲート開口パ
ターン５０は、抜きラインパターンである。FIG. 5 shows a third preferred embodiment of the present invention.
As shown in (a), on a GaAs semi-insulating substrate 41,
The electron supply layer 42 and the cap layer 43 are sequentially stacked in lattice matching. Next, after forming the first insulating film 44, a first photoresist film 45 is applied. Next, exposure and development are performed using ionizing radiation to form a gate opening pattern 50 as shown in FIG. Here, the gate opening pattern 50 is a blank line pattern.
【００２９】次に、図５（ｂ）に示すように、第１のフ
ォトレジスト膜４５をマスクとして、異方性ドライエッ
チングにより第１の絶縁膜４４を選択的に加工して開口
パターンを転写した後、第１のフォトレジスト膜４５を
除去する。さらに、第１の絶縁膜４４をマスクとして、
ドライエッチングにより、キャップ層４３を選択的に除
去する。このとき、電子供給層４２は除去されず、エッ
チングが停止するようなエッチングガスを用いる。ま
た、同様に選択性を持つウェットエッチングを用いるこ
とも可能である。Next, as shown in FIG. 5B, the first insulating film 44 is selectively processed by anisotropic dry etching using the first photoresist film 45 as a mask to transfer the opening pattern. After that, the first photoresist film 45 is removed. Further, using the first insulating film 44 as a mask,
The cap layer 43 is selectively removed by dry etching. At this time, an etching gas that does not remove the electron supply layer 42 and stops the etching is used. It is also possible to use wet etching having selectivity in the same manner.
【００３０】次に、図５（ｃ）に示すように、第２の絶
縁膜４６を全面的に成膜した後、第２のフォトレジスト
膜４７を塗膜して、電離放射線を用いた露光により、サ
イドリセス開口パターン５１を形成する。サイドリセス
開口パターン５１は、ゲート開口パターン５０に隣接し
かつ平行な抜きラインパターンである。これらのレジス
トパターンは、荷電粒子線または波長が図形より短い光
等を用いて露光する。Next, as shown in FIG. 5C, after a second insulating film 46 is formed over the entire surface, a second photoresist film 47 is coated, and the exposure using ionizing radiation is performed. Thereby, the side recess opening pattern 51 is formed. The side recess opening pattern 51 is an open line pattern adjacent to and parallel to the gate opening pattern 50. These resist patterns are exposed using a charged particle beam or light having a shorter wavelength than that of a figure.
【００３１】次に、図５（ｄ）に示すように、第２のフ
ォトレジスト膜４７をマスクとして、異方性ドライエッ
チングにより第２の絶縁膜４６および第１の絶縁膜４４
を順次選択的に除去して開口パターンを転写した後、第
２のフォトレジスト膜４７を除去する。さらに、第１の
絶縁膜４４および第２の絶縁膜４６をマスクとして、ド
ライエッチングにより、キャップ層４３を選択的に除去
する。このとき、電子供給層４２は除去されず、エッチ
ングはキャップ層４３を横方向に進むようなエッチング
ガスを用いる。また、同様に選択性を持つウェットエッ
チングを用いることも可能である。ゲート開口パターン
５０とサイドリセス開口パターン５１間のキャップ層５
３が除去されて、一体化されたリセス５２が形成された
時点で、エッチングを終了させる。Next, as shown in FIG. 5D, the second insulating film 46 and the first insulating film 44 are anisotropically etched using the second photoresist film 47 as a mask.
Are sequentially removed to transfer the opening pattern, and then the second photoresist film 47 is removed. Further, the cap layer 43 is selectively removed by dry etching using the first insulating film 44 and the second insulating film 46 as a mask. At this time, the electron supply layer 42 is not removed, and the etching is performed using an etching gas that proceeds in the cap layer 43 in the lateral direction. It is also possible to use wet etching having selectivity in the same manner. Cap layer 5 between gate opening pattern 50 and side recess opening pattern 51
At the point when 3 is removed and the integrated recess 52 is formed, the etching is terminated.
【００３２】次に、図５（ｅ）に示すように、第３の絶
縁膜４８を全面的に成膜する。このとき、ゲート開口パ
ターン５０Ａは、側壁部の膜成長のため、開口部を残し
たまま幅が狭まるが、一方、サイドリセス開口パターン
５１Ａは開口寸法がより微細であるため、完全に閉口さ
れる。このとき、サイドリセス開口パターン５１の底部
には、第３の絶縁膜４８が入りきらずに空隙が生じる場
合がある。Next, as shown in FIG. 5E, a third insulating film 48 is entirely formed. At this time, the gate opening pattern 50A is reduced in width while leaving the opening due to the growth of the film on the side wall, while the side recess opening pattern 51A is completely closed because the opening dimension is finer. At this time, a gap may be formed at the bottom of the side recess opening pattern 51 because the third insulating film 48 cannot completely enter.
【００３３】次に、全面的に異方性ドライエッチングに
より全面的にエッチバックし、ゲート開口パターン５０
の底部に電子供給層４２を露出させた後、金属膜４９を
全面的に成膜する。ここで、絶縁膜４４、４６、４８の
材質としては、炭素原子を極力含まないＳｉＯ2 もしく
はＳｉＯx Ｎy のように、金属被着時の温度上昇により
分解等による脱ガスを生じないものを用いる。Next, the entire surface is etched back by anisotropic dry etching to form a gate opening pattern 50.
After exposing the electron supply layer 42 to the bottom of the metal film 49, a metal film 49 is entirely formed. Here, as a material of the insulating films 44, 46, and 48, a material that does not cause degassing due to decomposition or the like due to a temperature rise during metal deposition, such as SiO 2 or SiO x N y containing no carbon atoms as much as possible. Used.
【００３４】その後、レジストパターンをマスクとして
ドライエッチングにより金属膜４９を選択的に加工し
て、図５（ｆ）に示すように、Ｔ型ゲート電極５３を得
る。先のキャップ層４３を２回目にエッチングする工程
において、一体化されたリセス５２が形成されるために
は、ゲート開口パターン５０とサイドリセス開口パター
ン５１の間隔の半分以上サイドエッチが進むようにしな
ければならない。ドレイン電極側のＴ型ゲート電極５
３、リセス５２端距離をより大きくする場合、ゲート開
口パターン５０とサイドリセス開口パターン５１の間隔
を広げ、サイドエッチ量を増すと寸法制御が困難とな
る。そこで、先述のようにサイドリセス開口パターン５
１を複数列設けることにより、これら開口パターン同士
の間隔を小さくして、必要なサイドエッチ量を小さくす
ることができる。Thereafter, the metal film 49 is selectively processed by dry etching using the resist pattern as a mask to obtain a T-type gate electrode 53 as shown in FIG. In the step of etching the cap layer 43 for the second time, in order for the integrated recess 52 to be formed, it is necessary that the side etching proceeds at least half of the distance between the gate opening pattern 50 and the side recess opening pattern 51. No. T-type gate electrode 5 on the drain electrode side
3. If the end distance of the recess 52 is to be increased, the dimension control becomes difficult if the distance between the gate opening pattern 50 and the side recess opening pattern 51 is widened and the amount of side etching is increased. Therefore, as described above, the side recess opening pattern 5 is used.
By providing a plurality of 1s, the distance between these opening patterns can be reduced, and the required side etch amount can be reduced.
【００３５】[0035]
【実施例】以下に、本発明に係る半導体装置の製造方法
の具体例を図面を参照しながら詳細に説明する。 （第１の具体例）図１及び図２は本発明に係る半導体装
置の製造方法の具体例を示す図であり、図１、２には、
半導体基板１上に形成した絶縁膜４上にライン状のゲー
ト開口パターン８Ａを形成すると共に、このゲート開口
パターンに隣接して前記ゲート開口パターンより微細な
サイドリセス開口パターン９Ａを形成し、前記ゲート開
口パターン８Ａ又はサイドリセス開口パターン９Ａの下
部にリセス１０を形成し、前記サイド開口パターン９Ａ
を閉じた後、前記リセス１０内に位置する前記ゲート開
口パターン８Ａを通ってゲート電極１１を形成する半導
体装置の製造方法が示されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a specific example of a method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to the drawings. (First Specific Example) FIGS. 1 and 2 show a specific example of a method of manufacturing a semiconductor device according to the present invention.
A linear gate opening pattern 8A is formed on the insulating film 4 formed on the semiconductor substrate 1, and a side recess opening pattern 9A finer than the gate opening pattern is formed adjacent to the gate opening pattern. A recess 10 is formed below the pattern 8A or the side recess opening pattern 9A, and the recess 10 is formed.
FIG. 3 shows a method of manufacturing a semiconductor device in which a gate electrode 11 is formed through the gate opening pattern 8A located in the recess 10 after the gate electrode 11 is closed.
【００３６】更に、半絶縁性基板１上に形成した動作層
３上に第１の絶縁膜４を成膜する工程と、第１のフォト
レジスト膜５を塗布してライン状の開口パターン８、及
び前記開口パターン８に平行した正方形もしくは長方形
の開口パターン９列を形成する工程と、前記レジスト膜
５をマスクとして前記第１の絶縁膜４を選択的に加工し
て前記開口パターン８Ａおよび開口パターン９Ａ列を転
写する工程と、前記第１の絶縁膜４をマスクとして前記
動作層３を選択的に加工する工程と、第２の絶縁膜６を
全面に成膜して前記ライン状の開口パターン８Ａの幅を
狭め、かつ前記開口パターン９Ａ列を閉じる工程と、前
記第２、第１の絶縁膜６、４を全面エッチバックする工
程とを含む半導体装置の製造方法が示されている。Further, a step of forming a first insulating film 4 on the operation layer 3 formed on the semi-insulating substrate 1 and a step of applying a first photoresist film 5 to form a linear opening pattern 8, Forming a row of nine square or rectangular opening patterns parallel to the opening pattern 8; and selectively processing the first insulating film 4 using the resist film 5 as a mask to form the opening pattern 8A and the opening pattern. Transferring the row 9A, selectively processing the operation layer 3 using the first insulating film 4 as a mask, and forming a second insulating film 6 on the entire surface to form the line-shaped opening pattern. A method of manufacturing a semiconductor device including a step of narrowing the width of 8A and closing the row of the opening patterns 9A and a step of etching back the entirety of the second and first insulating films 6, 4 is shown.
【００３７】本発明の第１の具体例は、図１（ａ）に断
面図を示すように、ＧａＡｓ半絶縁性基板１上に、動作
層、キャップ層を順次積層する。例えば、それぞれｎ型
ＡｌＧａＡｓ層２を１０ｎｍ、ｎ型ＧａＡｓ層３を１０
０ｎｍ程度とする。次に、第１の絶縁膜４としてＳｉＯ
2 膜を３００ｎｍ成膜した後、第１のフォトレジスト膜
５を３００ｎｍ塗布する。次に、露光、現像を行い、図
１（ａ）および図２（ａ）に示すようなゲート開口パタ
ーン８と隣接するサイドリセス開口パターン９を形成す
る。例えば、ゲート開口パターン８は、幅０．４μｍの
抜きラインパターンである。サイドリセス開口パターン
９は、ゲート開口パターン８から０．２μｍ程度離れて
位置し、幅０．１μｍゲート開口パターンと平行する方
向への長さは０．１μｍの正方形（図２（ａ））もしく
は１０μｍ程度の長方形（図２（ｂ））であり、個々の
パターン間隔は、０．１μｍ程度で並んでいる。また、
本例ではサイドリセス開口パターンが一列に並んでいる
が、複数列となっていても良い。これらのレジストパタ
ーンは、電子線または波長１００ｎｍ以下の光を用いて
露光するが、ゲート開口パターン８については、ｉ線
（波長３６５ｎｍ）を用いて露光することも可能であ
る。In the first embodiment of the present invention, an operation layer and a cap layer are sequentially laminated on a GaAs semi-insulating substrate 1 as shown in a sectional view of FIG. For example, the n-type AlGaAs layer 2 is 10 nm, and the n-type GaAs layer 3 is 10 nm.
It is about 0 nm. Next, SiO 1 is used as the first insulating film 4.
After forming the two films to a thickness of 300 nm, a first photoresist film 5 is applied to a thickness of 300 nm. Next, exposure and development are performed to form a side recess opening pattern 9 adjacent to the gate opening pattern 8 as shown in FIGS. 1A and 2A. For example, the gate opening pattern 8 is a blank line pattern having a width of 0.4 μm. The side recess opening pattern 9 is located at a distance of about 0.2 μm from the gate opening pattern 8, and has a width of 0.1 μm in a direction parallel to the gate opening pattern, a square of 0.1 μm (FIG. 2A) or 10 μm. (FIG. 2 (b)), and the intervals between individual patterns are arranged at about 0.1 μm. Also,
In this example, the side recess opening patterns are arranged in a line, but may be arranged in a plurality of lines. These resist patterns are exposed using an electron beam or light having a wavelength of 100 nm or less. However, the gate opening pattern 8 can be exposed using an i-line (365 nm).
【００３８】次に、図１（ｂ）に示すように、第１のフ
ォトレジスト膜５をマスクとして、異方性ドライエッチ
ングにより第１の絶縁膜４を選択的に加工して開口パタ
ーンを転写した後、第１のフォトレジスト膜５を除去す
る。さらに、第１の絶縁膜４をマスクとして、ＢＣｌ3
とＳＦ6 ガスを用いたドライエッチングにより、ＧａＡ
ｓ層３を選択的に除去する。このとき、ＡｌＧａＡｓ層
２は除去されず、エッチングはＧａＡｓ層３を横方向に
進む。ゲート開口パターン８Ａとサイドリセス開口パタ
ーン９Ａのそれぞれの下部及び下側部とその間のＧａＡ
ｓ層３が除去されて、一体化されたリセス１０が形成さ
れた時点で、エッチングを終了させる。Next, as shown in FIG. 1B, the first insulating film 4 is selectively processed by anisotropic dry etching using the first photoresist film 5 as a mask to transfer the opening pattern. After that, the first photoresist film 5 is removed. Further, using the first insulating film 4 as a mask, BCl 3
And GaAs by dry etching using SF 6 gas.
The s layer 3 is selectively removed. At this time, the AlGaAs layer 2 is not removed, and the etching proceeds in the GaAs layer 3 in the lateral direction. GaAs between the lower and lower portions of the gate opening pattern 8A and the side recess opening pattern 9A, respectively.
When the s layer 3 is removed and the integrated recess 10 is formed, the etching is terminated.
【００３９】次に、図１（ｃ）に示すように、第２の絶
縁膜６を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法に
よりＳｉＯ2 膜を２００ｎｍ程度成膜すると、ゲート開
口パターン８Ａは、側壁部の膜成長のため、開口部を残
したまま幅が狭まるが、一方、サイドリセス開口パター
ン９Ａは開口寸法がより微細であるため、完全に閉口さ
れる。このとき、リセス１０の両端部には、第２の絶縁
膜６であるＳｉＯ2 膜が入りきらずに空隙が生じる。Next, as shown in FIG. 1C, a second insulating film 6 is entirely formed. For example, when an SiO 2 film is formed to a thickness of about 200 nm by the LP-CVD method, the gate opening pattern 8A becomes narrower with the opening remaining due to the growth of the film on the side wall, while the side recess opening pattern 9A becomes the opening. Due to the finer dimensions, they are completely closed. At this time, a void is formed at both ends of the recess 10 because the SiO 2 film, which is the second insulating film 6, cannot completely enter.
【００４０】次に、図１（ｄ）に示すように、全面的に
異方性ドライエッチングにより全面的エッチバックし、
ゲート開口パターン８Ａ底部にＡｌＧａＡｓ層２を露出
させた後、金属膜７を全面的に成膜し、レジストパター
ンをマスクとしてドライエッチングにより金属膜７を選
択的に加工して、図１（ｅ）に示すように、Ｔ型ゲート
電極１１を得る。金属膜７は、ＷまたはＷＳｉ、Ｍｏ等
の高融点金属をＡｌＧａＡｓ層２と界面を接するショッ
トキー金属として用いると信頼性の高いゲート電極とす
ることができる。また、前記ショットキー金属に積層し
たＡｕ等の低抵抗金属を成膜することにより、ゲート電
極および配線の抵抗値を下げることができる。Next, as shown in FIG. 1D, the entire surface is etched back by anisotropic dry etching.
After exposing the AlGaAs layer 2 at the bottom of the gate opening pattern 8A, a metal film 7 is entirely formed, and the metal film 7 is selectively processed by dry etching using the resist pattern as a mask. As shown in FIG. 7, a T-type gate electrode 11 is obtained. The metal film 7 can be a highly reliable gate electrode if a high melting point metal such as W or WSi or Mo is used as a Schottky metal contacting the interface with the AlGaAs layer 2. Further, by forming a film of a low-resistance metal such as Au laminated on the Schottky metal, the resistance values of the gate electrode and the wiring can be reduced.
【００４１】その後、Ｔ型ゲート電極１１とリセス１０
端の間隔が広い方向にドレイン電極を形成し、間隔が狭
い方向にソース電極を形成して電界効果トランジスタを
構成する。本プロセスでは、リセス１０に対してＴ型ゲ
ート電極１１がセルフアラインで形成されるため、位置
精度良く形成される。 （第２の具体例）次に、本発明の第２の具体例について
図３、４を参照して説明する。Thereafter, the T-type gate electrode 11 and the recess 10 are formed.
A field effect transistor is formed by forming a drain electrode in a direction in which ends are widened and forming a source electrode in a direction in which ends are narrowed. In this process, since the T-type gate electrode 11 is formed in the recess 10 by self-alignment, it is formed with high positional accuracy. (Second Specific Example) Next, a second specific example of the present invention will be described with reference to FIGS.
【００４２】図３、４には、半絶縁性基板２１上に形成
した動作層２３上に第１の絶縁膜２４を成膜する工程
と、第１のフォトレジスト膜２５を塗布してライン状の
開口パターン２９、及び前記開口パターン２９に隣接し
て平行した正方形もしくは長方形の開口パターン３０列
を形成する工程と、前記レジスト膜２５をマスクとして
前記第１の絶縁膜２４を選択的に加工して前記開口パタ
ーン２９Ａおよび開口パターン３０Ａ列を転写する工程
と、前記絶縁膜２４をマスクとして前記動作層２３を選
択的に加工する工程と、第２のレジスト膜２６を塗布し
て前記開口パターン３０Ａ列上のみに開口パターン２６
Ａを形成する工程と、前記第２のレジスト膜２６と前記
第１の絶縁膜２４をマスクとして前記動作層２３を選択
的に加工する工程と、第２の絶縁膜２７を全面に成膜し
て前記ライン状の開口パターン２９Ａの幅を狭め、かつ
前記開口パターン３０Ａ列を閉じる工程と、前記第２、
第１の絶縁膜２７、２４を全面エッチバックする工程と
を含む半導体装置の製造方法が示されている。FIGS. 3 and 4 show a process of forming a first insulating film 24 on an operation layer 23 formed on a semi-insulating substrate 21 and a process of applying a first photoresist film 25 to form a line. Forming an opening pattern 29 and a row of square or rectangular opening patterns 30 adjacent to and parallel to the opening pattern 29; and selectively processing the first insulating film 24 using the resist film 25 as a mask. Transferring the row of the opening patterns 29A and 30A, selectively processing the operation layer 23 using the insulating film 24 as a mask, and applying a second resist film 26 to the opening pattern 30A. Opening pattern 26 only on row
A, a step of selectively processing the operation layer 23 using the second resist film 26 and the first insulating film 24 as a mask, and a step of forming a second insulating film 27 on the entire surface. Reducing the width of the line-shaped opening pattern 29A and closing the row of the opening patterns 30A,
A method of manufacturing a semiconductor device including a step of etching back the first insulating films 27 and 24 over the entire surface is shown.
【００４３】本発明の製造方法の第２の具体例は、図３
（ａ）に示すように、ＧａＡｓ半絶縁性基板２１上に、
動作層、キャップ層を順次積層する。例えば、それぞれ
ｎ型ＡｌＧａＡｓ層２２を１０ｎｍ、ｎ型ＧａＡｓ層２
３を１００ｎｍ程度エピタキシャル成長する。次に、第
１の絶縁膜２４としてＬＰ−ＣＶＤ法によりＳｉＯ2膜
を３００ｎｍ成膜した後、第１のフォトレジスト膜２５
を３００ｎｍ塗布する。次に、露光、現像を行い、図３
（ａ）および図４（ａ）に示すようなゲート開口パター
ン２９と隣接するサイドリセス開口パターン３０を形成
する。例えば、ゲート開口パターン２９は、幅０．４μ
ｍの抜きラインパターンである。A second specific example of the manufacturing method of the present invention is shown in FIG.
As shown in (a), on a GaAs semi-insulating substrate 21,
An operation layer and a cap layer are sequentially laminated. For example, the n-type AlGaAs layer 22 is 10 nm, and the n-type GaAs layer 2 is
3 is epitaxially grown to a thickness of about 100 nm. Next, a 300 nm thick SiO 2 film is formed as a first insulating film 24 by LP-CVD, and then a first photoresist film 25 is formed.
Is applied to a thickness of 300 nm. Next, exposure and development are performed.
A side recess opening pattern 30 adjacent to the gate opening pattern 29 as shown in FIG. 4A and FIG. 4A is formed. For example, the gate opening pattern 29 has a width of 0.4 μm.
This is an m-line pattern.
【００４４】サイドリセス開口パターン３０は、ゲート
開口パターン２９から０．２μｍ程度離れて位置し、幅
０．１μｍゲート開口パターンと平行する方向への長さ
は０．１μｍの正方形（図４（ａ））もしくは１０μｍ
程度の長方形（図４（ｂ））であり、個々のパターン間
隔は、０．１μｍ程度で並んでいる。また、本例ではサ
イドリセス開口パターンが一列に並んでいるが、複数列
となっていても良い。これらのレジストパターンは、電
子線または波長１００ｎｍ以下の紫外光を用いて露光す
るが、ゲート開口パターン２９については、ｉ線（波長
３６５ｎｍ）を用いて露光することも可能である。The side recess opening pattern 30 is located at a distance of about 0.2 μm from the gate opening pattern 29, and has a width of 0.1 μm and a length of 0.1 μm in a direction parallel to the gate opening pattern (FIG. 4A). ) Or 10 μm
4 (b), and the pattern intervals are arranged at about 0.1 μm. Further, in this example, the side recess opening patterns are arranged in a line, but may be arranged in a plurality of lines. These resist patterns are exposed using an electron beam or ultraviolet light having a wavelength of 100 nm or less, but the gate opening pattern 29 can also be exposed using an i-line (wavelength 365 nm).
【００４５】次に、図３（ｂ）に示すように、第１のフ
ォトレジスト膜２５をマスクとして、異方性ドライエッ
チングにより第１の絶縁膜２４を選択的に加工して開口
パターンを転写した後、第１のフォトレジスト膜２５を
除去する。さらに、第１の絶縁膜２４をマスクとして、
ＳｉＣｌ4 とＳＦ6 とＮ2 の混合ガスを用いたドライエ
ッチングにより、ＧａＡｓ層２３を選択的かつ異方的に
除去する。このとき、ＧａＡｓ層２３の側壁にはＳｉ化
合物が付着することにより異方性が得られる。ＡｌＧａ
Ａｓ層２２は除去されずエッチングは停止する。Next, as shown in FIG. 3B, using the first photoresist film 25 as a mask, the first insulating film 24 is selectively processed by anisotropic dry etching to transfer the opening pattern. After that, the first photoresist film 25 is removed. Further, using the first insulating film 24 as a mask,
The GaAs layer 23 is selectively and anisotropically removed by dry etching using a mixed gas of SiCl 4 , SF 6 and N 2 . At this time, anisotropy is obtained by the Si compound adhering to the side wall of the GaAs layer 23. AlGa
The As layer 22 is not removed and the etching stops.
【００４６】次に、図３（ｃ）に示すように、第２の絶
縁膜２６を塗布し、サイドリセス開口パターン３０Ａ上
に目合わせして開口パターンを露光、現像して形成す
る。第２のレジスト膜２６の開口パターン内に露出した
第１の絶縁膜２４によるサイドリセス開口パターン３０
をマスクとして、ＢＣｌ3 とＳＦ6 ガスを用いたドライ
エッチングにより、ＧａＡｓ層２３を選択的に除去す
る。このとき、ＡｌＧａＡｓ層２２は除去されず、オー
バーエッチングを行うことにより、エッチングはＧａＡ
ｓ層２３を横方向に進む。ゲート開口パターン２９とサ
イドリセス開口パターン３０間にあるＧａＡｓ層２３が
除去されて、一体化されたリセス３１が形成された時点
で、エッチングを終了させる。Next, as shown in FIG. 3C, a second insulating film 26 is applied, and the opening pattern is formed by exposing and developing the opening pattern on the side recess opening pattern 30A. Side recess opening pattern 30 by first insulating film 24 exposed in the opening pattern of second resist film 26
Is used as a mask, the GaAs layer 23 is selectively removed by dry etching using BCl 3 and SF 6 gases. At this time, the AlGaAs layer 22 is not removed.
It proceeds in the s layer 23 in the lateral direction. The etching is terminated when the GaAs layer 23 located between the gate opening pattern 29 and the side recess opening pattern 30 is removed and the integrated recess 31 is formed.
【００４７】次に、図３（ｄ）に示すように、第２の絶
縁膜２７を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法
によりＳｉＯ2 膜を２００ｎｍ程度成膜すると、ゲート
開口パターン２９Ａは、側壁部の膜成長のため、開口部
を残したまま幅が狭まるが、一方、サイドリセス開口パ
ターン３０は開口寸法がより微細であるため、完全に閉
口される。Next, as shown in FIG. 3D, a second insulating film 27 is entirely formed. For example, when an SiO 2 film is formed to a thickness of about 200 nm by the LP-CVD method, the gate opening pattern 29A becomes narrower with the opening remaining due to the growth of the film on the side wall, while the side recess opening pattern 30 becomes the opening. Due to the finer dimensions, they are completely closed.
【００４８】次に、全面的に異方性ドライエッチングに
より全面的エッチバックし、ゲート開口パターン２９Ａ
底部にＡｌＧａＡｓ層２２を露出させた後、金属膜２８
を全面的に成膜し、レジストパターンをマスクとしてド
ライエッチングにより金属膜２８を選択的に加工して、
図３（ｅ）に示すように、Ｔ型ゲート電極３２を得る。 （第３の具体例）次に、本発明の第３の具体例について
図５、６を参照して説明する。Next, the entire surface is etched back by anisotropic dry etching to form a gate opening pattern 29A.
After exposing the AlGaAs layer 22 at the bottom, the metal film 28
Is entirely formed, and the metal film 28 is selectively processed by dry etching using the resist pattern as a mask,
As shown in FIG. 3E, a T-type gate electrode 32 is obtained. Third Embodiment Next, a third embodiment of the present invention will be described with reference to FIGS.
【００４９】図には、半絶縁性基板４１上に形成した動
作層４３上に第１の絶縁膜４４を成膜する工程と、第１
のフォトレジスト膜４５を塗布してライン状の開口パタ
ーン５０を形成する工程と、前記レジスト膜４５をマス
クとして前記第１の絶縁膜４４を選択的に加工して前記
ライン状開口パターン５０Ａを転写する工程と、前記第
１の絶縁膜４４をマスクとして前記動作層４３を選択的
に加工する工程と、第２の絶縁膜４６を全面に成膜して
前記ライン状開口パターン５０Ａの幅を狭める工程と、
第２のフォトレジスト膜４７を塗布して前記ライン状開
口パターンより微細な第２の開口パターン５１を形成す
る工程と、前記第２のフォトレジスト膜４７をマスクと
して前記第２、第１の絶縁膜４６、４４を選択的に加工
して第２の開口パターン５１Ａを転写する工程と、前記
第２、第１の絶縁膜４６、４４をマスクとして前記動作
層４３を選択的に加工する工程と、第３の絶縁膜４８を
全面的に成膜して前記ライン状開口パターン５０Ａの幅
を狭め、かつ前記第２のライン状開口パターン５１Ａを
閉じる工程と、前記第３、第２、第１の絶縁膜４８、４
６、４４を全面エッチバックする工程を含む半導体装置
の製造方法が示されている。FIG. 4 shows a step of forming a first insulating film 44 on an operation layer 43 formed on a semi-insulating substrate 41,
Forming a line-shaped opening pattern 50 by applying a photoresist film 45, and selectively processing the first insulating film 44 by using the resist film 45 as a mask to transfer the line-shaped opening pattern 50A. And selectively processing the operation layer 43 using the first insulating film 44 as a mask, and forming a second insulating film 46 on the entire surface to reduce the width of the linear opening pattern 50A. Process and
A step of applying a second photoresist film 47 to form a second opening pattern 51 finer than the linear opening pattern; and a step of using the second photoresist film 47 as a mask to form the second and first insulating layers. Selectively processing the films 46 and 44 to transfer the second opening pattern 51A; and selectively processing the operation layer 43 using the second and first insulating films 46 and 44 as a mask. Forming a third insulating film 48 over the entire surface to reduce the width of the linear opening pattern 50A and closing the second linear opening pattern 51A; Insulating films 48, 4
A method of manufacturing a semiconductor device including a step of etching back the entire surface of the semiconductor devices 6 and 44 is shown.
【００５０】本発明の製造方法の第３の具体例は、図５
（ａ）に示すように、ＧａＡｓ半絶縁性基板４１上に、
動作層、キャップ層を順次積層する。例えば、それぞれ
ｎ型ＡｌＧａＡｓ層４２を１０ｎｍ、ｎ型ＧａＡｓ層４
３を１００ｎｍ程度エピタキシャル成長する。次に、第
１の絶縁膜４４としてＬＰ−ＣＶＤ法によりＳｉＯ2膜
を３００ｎｍ成膜した後、第１のフォトレジスト膜４５
を３００ｎｍ塗布する。次に、露光、現像を行い、図５
（ａ）に示すようなゲート開口パターン５０を形成す
る。例えば、ゲート開口パターン５０は、幅０．４μｍ
の抜きラインパターンであ、ｉ線により露光可能であ
る。A third specific example of the manufacturing method of the present invention is shown in FIG.
As shown in (a), on a GaAs semi-insulating substrate 41,
An operation layer and a cap layer are sequentially laminated. For example, the n-type AlGaAs layer 42 has a thickness of 10 nm and the n-type GaAs layer 4 has a thickness of 10 nm.
3 is epitaxially grown to a thickness of about 100 nm. Next, a 300 nm thick SiO 2 film is formed as a first insulating film 44 by LP-CVD, and then a first photoresist film 45 is formed.
Is applied to a thickness of 300 nm. Next, exposure and development are performed.
A gate opening pattern 50 as shown in FIG. For example, the gate opening pattern 50 has a width of 0.4 μm.
And can be exposed by i-line.
【００５１】次に、図４（ｂ）に示すように、第１のフ
ォトレジスト膜膜４５をマスクとして、異方性ドライエ
ッチングにより第１の絶縁膜４４を選択的に除去して開
口パターンを転写した後、第１のフォトレジスト膜４５
を除去する。さらに、第１の絶縁膜４４をマスクとし
て、ＢＣｌ3 とＳＦ6 ガスを用いたドライエッチングに
より、ＧａＡｓ層４３を選択的に除去する。このとき、
ＡｌＧａＡｓ層４２は除去されずエッチングは停止す
る。Next, as shown in FIG. 4B, using the first photoresist film 45 as a mask, the first insulating film 44 is selectively removed by anisotropic dry etching to form an opening pattern. After the transfer, the first photoresist film 45
Is removed. Further, using the first insulating film 44 as a mask, the GaAs layer 43 is selectively removed by dry etching using BCl 3 and SF 6 gas. At this time,
The etching is stopped without removing the AlGaAs layer 42.
【００５２】次に、図５（ｃ）に示すように、第２の絶
縁膜４６を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法
によりＳｉＯ2 膜を１００ｎｍ程度成膜した後、第２の
フォトレジスト膜４７を塗布して、電離放射線を用いた
露光により、サイドリセス開口パターン５１を形成す
る。サイドリセス開口パターン５１は、ゲート開口パタ
ーン５０から０．２μｍ程度離れて平行に位置する、幅
０．１μｍ程度の抜きラインパターンである。これらの
レジストパターンは、電子線または波長１００ｎｍ以下
の光を用いて露光する。Next, as shown in FIG. 5C, a second insulating film 46 is entirely formed. For example, after forming a SiO 2 film of about 100 nm by LP-CVD, a second photoresist film 47 is applied, and the side recess opening pattern 51 is formed by exposure using ionizing radiation. The side recess opening pattern 51 is a blank line pattern having a width of about 0.1 μm and being parallel to the gate opening pattern 50 at a distance of about 0.2 μm. These resist patterns are exposed using an electron beam or light having a wavelength of 100 nm or less.
【００５３】次に、図５（ｄ）に示すように、第２のフ
ォトレジスト膜４７をマスクとして、異方性ドライエッ
チングにより第２の絶縁膜４６および第１の絶縁膜４４
を順次除去して開口パターンを転写した後、第２のフォ
トレジスト膜４７を除去する。さらに、第１の絶縁膜４
４および第２の絶縁膜４６をマスクとして、ＢＣｌ3と
ＳＦ6 ガスを用いたドライエッチングにより、ＧａＡｓ
層４３を選択的に除去する。このとき、ＡｌＧａＡｓ層
４２は除去されず、エッチングはＧａＡｓ層４３を横方
向に進む。サイドリセス開口パターン５１Ａの下部、ゲ
ート開口パターン５０Ａとサイドリセス開口パターン５
１Ａ間のＧａＡｓ層５３の部分５２ａ、及び、サイドリ
セス開口パターン５１Ａを中心として部分５２ａと対称
位置５２ｂが除去されて、一体化されたリセス５２が形
成された時点で、エッチングを終了させる。Next, as shown in FIG. 5D, the second insulating film 46 and the first insulating film 44 are anisotropically dry-etched using the second photoresist film 47 as a mask.
Are sequentially removed to transfer the opening pattern, and then the second photoresist film 47 is removed. Further, the first insulating film 4
Using the fourth and second insulating films 46 as masks, GaAs is formed by dry etching using BCl 3 and SF 6 gas.
Layer 43 is selectively removed. At this time, the AlGaAs layer 42 is not removed, and the etching proceeds in the GaAs layer 43 in the lateral direction. The lower part of the side recess opening pattern 51A, the gate opening pattern 50A and the side recess opening pattern 5
The etching is terminated when the portion 52a of the GaAs layer 53 between 1A and the portion 52a and the symmetric position 52b centered on the side recess opening pattern 51A are removed and the integrated recess 52 is formed.
【００５４】次に、図５（ｅ）に示すように、第３の絶
縁膜４８を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法
によりＳｉＯ2 膜を１００ｎｍ程度成膜すると、ゲート
開口パターン５０Ａは、側壁部の膜成長のため、開口部
を残したまま幅が狭まるが、一方、サイドリセス開口パ
ターン５１Ａは開口寸法がより微細であるため、完全に
閉口される。Next, as shown in FIG. 5E, a third insulating film 48 is entirely formed. For example, when a SiO 2 film is formed to a thickness of about 100 nm by the LP-CVD method, the gate opening pattern 50A becomes narrower with the opening remaining due to the growth of the film on the side wall, while the side recess opening pattern 51A becomes the opening. Due to the finer dimensions, they are completely closed.
【００５５】次に、全面的に異方性ドライエッチングに
より全面的にエッチバックし、ゲート開口パターン５０
Ａ底部にＡｌＧａＡｓ層４２を露出させた後、金属膜４
９を全面的に成膜し、レジストパターンをマスクとして
ドライエッチングにより金属膜４９を選択的に加工し
て、図５（ｆ）に示すように、Ｔ型ゲート電極５３を得
る。Next, the entire surface is etched back by anisotropic dry etching to form a gate opening pattern 50.
After exposing the AlGaAs layer 42 to the bottom of the A
9 is formed over the entire surface, and the metal film 49 is selectively processed by dry etching using the resist pattern as a mask to obtain a T-type gate electrode 53 as shown in FIG.
【００５６】[0056]
【発明の効果】発明の第１の効果は、オフセットゲート
構造を精度良く形成してＦＥＴの性能を向上させること
ができることである。第１具体例においては、ソース電
極側のゲート電極、リセス端距離は、セルフアラインに
より短距離でかつ精度良く位置決めされる。一方、ドレ
イン電極側のゲート電極、リセス端距離についても、サ
イドリセス開口パターンの配置とサイドエッチ量よりセ
ルフアラインにより決まる。したがって、複数列のサイ
ドリセス開口パターンを用いることによって、サイドエ
ッチ量を少なくしたまま、ドレイン電極側のゲート電
極、リセス端距離を精度を落とさずに長くすることが可
能である。The first effect of the present invention is that the performance of the FET can be improved by accurately forming the offset gate structure. In the first specific example, the distance between the gate electrode and the recess end on the source electrode side is short and accurately positioned by self-alignment. On the other hand, the distance between the gate electrode on the drain electrode side and the recess edge is also determined by self-alignment based on the arrangement of the side recess opening pattern and the amount of side etching. Therefore, by using a plurality of rows of side recess opening patterns, it is possible to increase the distance between the gate electrode and the recess end on the drain electrode side without reducing the accuracy while keeping the amount of side etching small.
【００５７】第２の具体例においては、ソース電極側の
ゲート電極、リセス端距離は、セルフアラインにより形
成されるが、ソース電極側にサイドエッチを行なわない
ため、第１の具体例に比べてさらに短距離でかつ精度良
く位置決めされる。一方、ドレイン電極側のゲート電
極、リセス端距離は、サイドリセス開口パターンの配置
とサイドエッチ量よりセルフアラインにより決まる。し
たがって、複数列のサイドリセス開口パターンを用いる
ことによって、サイドエッチ量を少なくしたまま、ドレ
イン電極側のゲート電極、リセス端距離を精度を落とさ
ずに長くすることが可能である。In the second specific example, the distance between the gate electrode and the recess end on the source electrode side is formed by self-alignment. However, since side etching is not performed on the source electrode side, compared with the first specific example. Further, positioning is performed with a short distance and with high accuracy. On the other hand, the distance between the gate electrode on the drain electrode side and the recess end is determined by self-alignment based on the arrangement of the side recess opening pattern and the amount of side etching. Therefore, by using a plurality of rows of side recess opening patterns, it is possible to increase the distance between the gate electrode and the recess end on the drain electrode side without reducing the accuracy while keeping the amount of side etching small.
【００５８】以上のことより、ＦＥＴの性能向上に効果
的なオフセットゲート構造を容易に製造することができ
る。第３の具体例においては、ソース電極側のゲート電
極、リセス端距離は、セルフアラインにより形成される
が、サイドエッチを加える必要が無いため、第１の具体
例に比べてさらに短距離でかつ精度良く位置決めされ
る。一方、ドレイン電極側のゲート電極、リセス端距離
は、目合露光とサイドエッチ量により決まるため、精度
は低くなるが、この距離は素子の特性には大きな影響は
与えず問題とはならない。なお、ドレイン側リセス端
は、他の実施例と異なり、直線となる利点がある。As described above, an offset gate structure effective for improving the performance of the FET can be easily manufactured. In the third specific example, the gate electrode on the source electrode side and the recess end distance are formed by self-alignment. However, since it is not necessary to add a side etch, the distance is shorter than that of the first specific example. Positioning is performed accurately. On the other hand, the distance between the gate electrode and the recess end on the side of the drain electrode is determined by the target exposure and the amount of side etching, so that the accuracy is low. However, this distance does not greatly affect the characteristics of the device and does not pose a problem. In addition, unlike the other embodiments, there is an advantage that the drain side recess end is a straight line.
【００５９】以上のことより、ＦＥＴの性能向上に効果
的なオフセットゲート構造を容易に製造することができ
る。第２の発明の効果は、清浄なショットキー界面を形
成することにより、ＦＥＴの性能を高めることができる
ことである。それは、ゲート電極の第１層を形成するシ
ョットキー金属の被着時に、有機系の脱ガスを起こさな
い絶縁膜を用いることにより、電子供給層とゲート電極
界面を清浄に保ち良好なショットキー特性が得られるか
らである。As described above, an offset gate structure effective for improving the performance of the FET can be easily manufactured. An effect of the second invention is that the performance of the FET can be improved by forming a clean Schottky interface. The reason is that by using an organic insulating film that does not cause degassing when the Schottky metal forming the first layer of the gate electrode is deposited, the interface between the electron supply layer and the gate electrode is kept clean and has good Schottky characteristics. Is obtained.
【００６０】第３の発明の効果は、ゲート抵抗を下げて
ＦＥＴの性能を高めることができることである。それ
は、ゲート電極に低抵抗金属を積層しているため、ゲー
ト電極のフィンガー方向の電気抵抗を下げることができ
るためである。第４の発明の効果は、ＦＥＴの信頼性を
高めることができることである。それは、高融点金属を
ゲート電極に用いているため、ショットキー界面の安定
性が向上するためである。The effect of the third invention is that the performance of the FET can be improved by lowering the gate resistance. This is because the low-resistance metal is stacked on the gate electrode, so that the electrical resistance of the gate electrode in the finger direction can be reduced. An advantage of the fourth invention is that the reliability of the FET can be improved. This is because the use of a high melting point metal for the gate electrode improves the stability of the Schottky interface.
【図１】（ａ）〜（ｅ）は本発明の第１の具体例の主要
工程断面図である。1 (a) to 1 (e) are cross-sectional views showing main steps of a first specific example of the present invention.
【図２】（ａ），（ｂ）は本発明の第１の具体例の平面
図である。FIGS. 2A and 2B are plan views of a first specific example of the present invention.
【図３】（ａ）〜（ｅ）は本発明の第２の具体例の主要
工程断面図である。3 (a) to 3 (e) are cross-sectional views showing main steps of a second specific example of the present invention.
【図４】（ａ），（ｂ）は本発明の第２の具体例の平面
図である。FIGS. 4A and 4B are plan views of a second specific example of the present invention.
【図５】（ａ）〜（ｆ）は本発明の第３の具体例の主要
工程断面図である。FIGS. 5A to 5F are cross-sectional views of main steps of a third specific example of the present invention.
【図６】（ａ），（ｂ）は本発明の第３の具体例の平面
図である。FIGS. 6A and 6B are plan views of a third specific example of the present invention.
【図７】（ａ）〜（ｅ）は従来例の主要工程断面図であ
る。FIGS. 7A to 7E are cross-sectional views of main steps of a conventional example.
【図８】（ａ）〜（ｅ）は第２の従来例の主要工程断面
図である。FIGS. 8A to 8E are cross-sectional views of main processes of a second conventional example.
１：半絶縁性基板 ２：ＡｌＧａＡｓ層 ３：ＧａＡｓ層 ４：第１の絶縁膜 ５：第１のフォトレジスト膜 ６：第２の絶縁膜 ７：金属膜 ８：ゲート開口パターン ９：サイドリセス開口パターン １０：リセス １１：Ｔ型ゲート電極 ２１：半絶縁性基板 ２２：ＡｌＧａＡｓ層 ２３：ＧａＡｓ層 ２４：第１の絶縁膜 ２５：第１のフォトレジスト膜 ２６：第２のレジスト膜 ２７：第２の絶縁膜 ２８：金属膜 ２９：ゲート開口パターン ３０：サイドリセス開口パターン ３１：リセス ３２：Ｔ型ゲート電極 ４１：半絶縁性基板 ４２：ＡｌＧａＡｓ層 ４３：ＧａＡｓ層 ４４：第１の絶縁膜 ４５：第１のフォトレジスト膜 ４６：第２の絶縁膜 ４７：第２のフォトレジスト膜 ４８：第３の絶縁膜 ４９：金属膜 ５０：ゲート開口パターン ５１：サイドリセス開口パターン ５２：リセス ５３：Ｔ型ゲート電極 ６１：半絶縁性基板 ６２：ＡｌＧａＡｓ層 ６３：ＧａＡｓ層 ６４：第１のフォトレジスト膜 ６５：第１の絶縁膜 ６６：第２のフォトレジスト膜 ６７：第２の絶縁膜 ６８：金属膜 ６９：リセス ７０：Ｔ型ゲート電極 ８１：ＧａＡｓ半導体基板 ８２：ＣＤＶ酸化膜 ８３：第１のフォトレジスト膜 ８４：第２のフォトレジスト膜 ８５：ゲート電極金属 ８６：開口部 ８７：リセス ８８：ゲート電極 1: semi-insulating substrate 2: AlGaAs layer 3: GaAs layer 4: first insulating film 5: first photoresist film 6: second insulating film 7: metal film 8: gate opening pattern 9: side recess opening pattern 10: Recess 11: T-type gate electrode 21: Semi-insulating substrate 22: AlGaAs layer 23: GaAs layer 24: First insulating film 25: First photoresist film 26: Second resist film 27: Second Insulating film 28: Metal film 29: Gate opening pattern 30: Side recess opening pattern 31: Recess 32: T-type gate electrode 41: Semi-insulating substrate 42: AlGaAs layer 43: GaAs layer 44: First insulating film 45: First Photoresist film 46: second insulating film 47: second photoresist film 48: third insulating film 49: metal film 50: gate opening pattern 51: sa Recessed opening pattern 52: Recess 53: T-type gate electrode 61: Semi-insulating substrate 62: AlGaAs layer 63: GaAs layer 64: First photoresist film 65: First insulating film 66: Second photoresist film 67 : Second insulating film 68: metal film 69: recess 70: T-type gate electrode 81: GaAs semiconductor substrate 82: CDV oxide film 83: first photoresist film 84: second photoresist film 85: gate electrode metal 86: Opening 87: Recess 88: Gate electrode
Claims (10)
ン状のゲート開口パターンを形成すると共に、このゲー
ト開口パターンに隣接して前記ゲート開口パターンより
微細なサイドリセス開口パターンを形成し、前記ゲート
開口パターン又はサイドリセス開口パターンの下部にリ
セスを形成し、前記サイドリセス開口パターンを閉じた
後、前記リセス内に位置する前記ゲート開口パターンを
通ってゲート電極を形成したことを特徴とする半導体装
置の製造方法。A gate opening pattern formed on an insulating film formed on a semiconductor substrate; and a side recess opening pattern finer than the gate opening pattern formed adjacent to the gate opening pattern. Forming a recess below the opening pattern or the side recess opening pattern, closing the side recess opening pattern, and forming a gate electrode through the gate opening pattern located in the recess; Method.
開口パターンを形成するために唯一つのフォトレジスト
膜を用いることを特徴とする請求項１記載の半導体装置
の製造方法。2. The method according to claim 1, wherein only one photoresist film is used to form the gate opening pattern and the side recess opening pattern.
ート開口パターンに隣接して形成された複数の正方形又
は長方形からなる開口パターン列であることを特徴とす
る請求項１又は２記載の半導体装置の製造方法。3. The method according to claim 1, wherein the side recess opening pattern is a plurality of square or rectangular opening pattern rows formed adjacent to the gate opening pattern. .
フアラインで形成したことを特徴とする請求項１、２又
は３記載の半導体装置の製造方法。4. The method according to claim 1, wherein said gate electrode is formed in a self-aligned manner with respect to said recess.
１の絶縁膜を成膜する工程と、前記第１の絶縁膜上に第
１のフォトレジスト膜を塗布してライン状の開口パター
ン、および前記開口パターンに平行して前記開口パター
ンより微細な正方形もしくは長方形の開口パターン列を
形成する工程と、前記レジスト膜をマスクとして前記第
１の絶縁膜を選択的に加工して前記開口パターンおよび
開口パターン列を転写する工程と、前記第１の絶縁膜を
マスクとして前記動作層を選択的に加工する工程と、第
２の絶縁膜を全面に成膜して前記ライン状の開口パター
ンの幅を狭め、かつ前記開口パターン列を閉じる工程
と、前記第２、第１の絶縁膜を全面エッチバックする工
程とを含むことを特徴とする半導体装置の製造方法。5. A step of forming a first insulating film on an operation layer formed on a semi-insulating substrate; and applying a first photoresist film on the first insulating film to form a line. An opening pattern, and a step of forming a square or rectangular opening pattern row finer than the opening pattern in parallel with the opening pattern; and selectively processing the first insulating film using the resist film as a mask. A step of transferring an opening pattern and a row of opening patterns, a step of selectively processing the operation layer using the first insulating film as a mask, and a step of forming a second insulating film over the entire surface to form the line-shaped opening. A method for manufacturing a semiconductor device, comprising: a step of reducing the width of a pattern and closing the row of opening patterns; and a step of etching back the second and first insulating films over the entire surface.
１の絶縁膜を成膜する工程と、前記第１の絶縁膜上に第
１のフォトレジスト膜を塗布してライン状の開口パター
ン、および前記開口パターンに平行してより微細な正方
形もしくは長方形の開口パターン列を形成する工程と、
前記レジスト膜をマスクとして前記第１の絶縁膜を選択
的に加工して前記ライン状の開口パターンおよび開口パ
ターン列を転写する工程と、前記第１の絶縁膜をマスク
として前記動作層を選択的に加工する工程と、前記第１
の絶縁膜上に第２のレジスト膜を塗布して前記開口パタ
ーン列上のみに開口パターンを形成する工程と、前記第
２のレジスト膜と前記第１の絶縁膜をマスクとして前記
動作層を選択的に加工する工程と、第２の絶縁膜を全面
に成膜して前記ライン状の開口パターンの幅を狭め、か
つ前記開口パターン列を閉じる工程と、前記第２、第１
の絶縁膜を全面エッチバックする工程とを含むことを特
徴とする半導体装置の製造方法。6. A step of forming a first insulating film on an operation layer formed on a semi-insulating substrate, and applying a first photoresist film on the first insulating film to form a line-shaped film. Opening pattern, and forming a finer square or rectangular opening pattern row parallel to the opening pattern,
Selectively processing the first insulating film using the resist film as a mask to transfer the line-shaped opening pattern and the row of opening patterns; and selectively using the first insulating film as a mask to selectively operate the operation layer. And processing the first
Applying a second resist film on the insulating film to form an opening pattern only on the opening pattern row, and selecting the operation layer using the second resist film and the first insulating film as a mask Processing, forming a second insulating film on the entire surface to reduce the width of the linear opening pattern, and closing the opening pattern row;
A step of etching back the entire surface of the insulating film.
１の絶縁膜を成膜する工程と、前記第１の絶縁膜上に第
１のフォトレジスト膜を塗布してライン状の開口パター
ンを形成する工程と、前記レジスト膜をマスクとして前
記第１の絶縁膜を選択的に加工して前記ライン状の開口
パターンを転写する工程と、前記第１の絶縁膜をマスク
として前記動作層を選択的に加工する工程と、第２の絶
縁膜を全面に成膜して前記ライン状の開口パターンの幅
を狭める工程と、前記第２の絶縁膜上に第２のフォトレ
ジスト膜を塗布して前記ライン状の開口パターンより微
細な第２の開口パターンを形成する工程と、前記第２の
フォトレジスト膜をマスクとして前記第２、第１の絶縁
膜を選択的に加工して第２の開口パターンを転写する工
程と、前記第２、第１の絶縁膜をマスクとして前記動作
層を選択的に加工する工程と、第３の絶縁膜を全面に成
膜して前記ライン状の開口パターンの幅を狭め、かつ前
記第２のライン状開口パターンを閉じる工程と、前記第
３、第２、第１の絶縁膜を全面エッチバックする工程と
を含むことを特徴とする半導体装置の製造方法。7. A step of forming a first insulating film on an operation layer formed on a semi-insulating substrate; and applying a first photoresist film on the first insulating film to form a line. Forming an opening pattern; selectively processing the first insulating film using the resist film as a mask to transfer the linear opening pattern; and performing the operation using the first insulating film as a mask. Selectively processing a layer, forming a second insulating film over the entire surface to reduce the width of the line-shaped opening pattern, and forming a second photoresist film on the second insulating film. Forming a second opening pattern finer than the line-shaped opening pattern by coating, and selectively processing the second and first insulating films using the second photoresist film as a mask. Transferring the second opening pattern; Selectively processing the operation layer using the first insulating film as a mask; and forming a third insulating film on the entire surface to reduce the width of the linear opening pattern and to form the second linear opening. A method for manufacturing a semiconductor device, comprising: a step of closing a pattern; and a step of etching back the third, second, and first insulating films over the entire surface.
いることを特徴とする請求項３、４、５、６又は７記載
の半導体装置の製造方法。8. The method according to claim 3, wherein a plurality of the opening pattern rows are provided.
で形成されることを特徴とする請求項５、６又は７記載
の半導体装置の製造方法。9. The insulating film is made of SiO 2 or SiO x N y.
8. The method of manufacturing a semiconductor device according to claim 5, wherein the semiconductor device is formed by:
電極を形成した半導体において、前記ゲート電極近接の
絶縁膜内に空隙が形成されていることを特徴とする半導
体装置。10. A semiconductor device having a gate electrode formed through an opening formed in an insulating film, wherein a void is formed in the insulating film near the gate electrode.
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|---|---|---|---|
| JP29192697A JP3175666B2 (en) | 1997-10-24 | 1997-10-24 | Method for manufacturing semiconductor device |
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| JP29192697A JP3175666B2 (en) | 1997-10-24 | 1997-10-24 | Method for manufacturing semiconductor device |
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| JPH11126782A true JPH11126782A (en) | 1999-05-11 |
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ID=17775260
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| JP29192697A Expired - Fee Related JP3175666B2 (en) | 1997-10-24 | 1997-10-24 | Method for manufacturing semiconductor device |
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| JP (1) | JP3175666B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245159A (en) * | 2005-03-02 | 2006-09-14 | Mitsubishi Electric Corp | Manufacturing method of semiconductor device |
| JP2006294663A (en) * | 2005-04-06 | 2006-10-26 | Sony Corp | Field effect transistor, manufacturing method thereof, and semiconductor device |
| KR100843886B1 (en) | 2007-01-09 | 2008-07-03 | 주식회사 하이닉스반도체 | Semiconductor device and method for fabricating the same |
| JP2019079975A (en) * | 2017-10-26 | 2019-05-23 | 日本電信電話株式会社 | Field-effect transistor and manufacturing method thereof |
| TWI679699B (en) * | 2018-06-27 | 2019-12-11 | 日商三菱電機股份有限公司 | Manufacturing method of semiconductor device |
-
1997
- 1997-10-24 JP JP29192697A patent/JP3175666B2/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245159A (en) * | 2005-03-02 | 2006-09-14 | Mitsubishi Electric Corp | Manufacturing method of semiconductor device |
| JP2006294663A (en) * | 2005-04-06 | 2006-10-26 | Sony Corp | Field effect transistor, manufacturing method thereof, and semiconductor device |
| KR100843886B1 (en) | 2007-01-09 | 2008-07-03 | 주식회사 하이닉스반도체 | Semiconductor device and method for fabricating the same |
| JP2019079975A (en) * | 2017-10-26 | 2019-05-23 | 日本電信電話株式会社 | Field-effect transistor and manufacturing method thereof |
| TWI679699B (en) * | 2018-06-27 | 2019-12-11 | 日商三菱電機股份有限公司 | Manufacturing method of semiconductor device |
| KR20210009374A (en) | 2018-06-27 | 2021-01-26 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device manufacturing method |
| CN112335023A (en) * | 2018-06-27 | 2021-02-05 | 三菱电机株式会社 | Method for manufacturing semiconductor device |
| JPWO2020003420A1 (en) * | 2018-06-27 | 2021-02-15 | 三菱電機株式会社 | Manufacturing method of semiconductor devices |
| US11387332B2 (en) | 2018-06-27 | 2022-07-12 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| CN112335023B (en) * | 2018-06-27 | 2024-07-09 | 三菱电机株式会社 | Method for manufacturing semiconductor device |
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