JPH11112305A - Voltage comparator, operational amplifier, analog-to-digital converter, and analog-to digital converting circuit - Google Patents
Voltage comparator, operational amplifier, analog-to-digital converter, and analog-to digital converting circuitInfo
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- JPH11112305A JPH11112305A JP26740297A JP26740297A JPH11112305A JP H11112305 A JPH11112305 A JP H11112305A JP 26740297 A JP26740297 A JP 26740297A JP 26740297 A JP26740297 A JP 26740297A JP H11112305 A JPH11112305 A JP H11112305A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電圧比較器、その
動作方法、演算増幅器、アナログ−デジタル変換器およ
びアナログ−デジタル変換回路に関する。The present invention relates to a voltage comparator, an operation method thereof, an operational amplifier, an analog-digital converter, and an analog-digital conversion circuit.
【０００２】[0002]
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のアナログ−デジタル変
換回路（Ａ／Ｄコンバータ）の需要が大きくなってい
る。ビデオ信号処理用のアナログ−デジタル変換回路に
は高速変換動作が要求されるため、従来、２ステップフ
ラッシュ（２ステップパラレル）方式が広く用いられて
いた。2. Description of the Related Art In recent years, with the development of digital processing technology for video signals, the demand for analog-to-digital converters (A / D converters) for processing video signals has been increasing. Since a high-speed conversion operation is required for an analog-to-digital conversion circuit for video signal processing, a two-step flash (two-step parallel) system has been widely used.
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきたため、多段パイプライン（ステップフラッシ
ュ）構成を有するアナログ−デジタル変換回路が開発さ
れた。However, with the increase in the number of conversion bits, it has become impossible to obtain sufficient conversion accuracy with the two-step flash method, and an analog-to-digital conversion circuit having a multi-stage pipeline (step flash) configuration has been developed.
【０００４】この多段パイプライン構成を有するアナロ
グ−デジタル変換回路では、各段がＡ／Ｄコンバータ
（デジタル−アナログ変換器）、Ｄ／Ａコンバータ（デ
ジタル−アナログ変換器）および差分増幅器からなる。In this analog-to-digital converter having a multi-stage pipeline configuration, each stage comprises an A / D converter (digital-analog converter), a D / A converter (digital-analog converter), and a differential amplifier.
【０００５】各段のＡ／Ｄコンバータは、アナログ−デ
ジタル変換回路全体と区別するために、サブＡ／Ｄコン
バータと呼ばれる。サブＡ／Ｄコンバータには、高速変
換動作が可能な全並列比較（フラッシュ）方式が用いら
れる。サブＡ／Ｄコンバータは、入力電圧を複数の基準
電圧と比較する複数のコンパレータを含む。このコンパ
レータとしては、差動型電圧比較器が用いられる。[0005] The A / D converter in each stage is called a sub A / D converter to distinguish it from the whole analog-digital conversion circuit. For the sub A / D converter, an all-parallel comparison (flash) method capable of high-speed conversion operation is used. The sub A / D converter includes a plurality of comparators for comparing an input voltage with a plurality of reference voltages. As this comparator, a differential voltage comparator is used.
【０００６】図８は従来の差動型電圧比較器の回路図で
ある。図８において、差動増幅回路１０は、Ｐチャネル
型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトラン
ジスタと呼ぶ）１，２、Ｎチャネル型ＭＯＳ電界効果ト
ランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）３，
４および定電流源７により構成される。FIG. 8 is a circuit diagram of a conventional differential voltage comparator. 8, the differential amplifier circuit 10 includes P-channel MOS field effect transistors (hereinafter, referred to as PMOS transistors) 1 and 2, N-channel MOS field effect transistors (hereinafter, referred to as NMOS transistors) 3,
4 and a constant current source 7.
【０００７】ノードＮＤと出力ノードＮＯ１との間にＰ
ＭＯＳトランジスタ１が接続され、ノードＮＤと出力ノ
ードＮＯ２との間にＰＭＯＳトランジスタ２が接続され
ている。また、出力ノードＮＯ１とノードＮＳとの間に
ＮＭＯＳトランジスタ３が接続され、出力ノードＮＯ２
とノードＮＳとの間にＮＭＯＳトランジスタ４が接続さ
れている。[0007] Between node ND and output node NO1, P
MOS transistor 1 is connected, and PMOS transistor 2 is connected between node ND and output node NO2. The NMOS transistor 3 is connected between the output node NO1 and the node NS, and the output node NO2
The NMOS transistor 4 is connected between the node and the node NS.
【０００８】ノードＮＤには電源電圧ＶDDが与えられ、
ノードＮＳは定電流源７を介して接地されている。ＰＭ
ＯＳトランジスタ１，２のゲートにはバイアス電圧ＶB
が与えられる。ＮＭＯＳトランジスタ３，４のゲートは
それぞれ入力ノードＮＡ，ＮＢに接続されている。Power supply voltage V DD is applied to node ND,
Node NS is grounded via constant current source 7. PM
The bias voltage V B is applied to the gates of the OS transistors 1 and 2
Is given. The gates of the NMOS transistors 3 and 4 are connected to input nodes NA and NB, respectively.
【０００９】入力ノードＮＡはコンデンサ５を介してノ
ードＮ１に接続され、入力ノードＮＢはコンデンサ６を
介してノードＮ２に接続されている。入力ノードＮＡと
出力ノードＮＯ１との間にスイッチＳＷ１１が接続さ
れ、入力ノードＮＢと出力ノードＮＯ２との間にスイッ
チＳＷ２１が接続されている。ノードＮ１にはスイッチ
ＳＷ１２，ＳＷ１３が並列に接続され、ノードＮ２には
スイッチＳＷ２２，ＳＷ２３が並列に接続されている。The input node NA is connected to a node N1 via a capacitor 5, and the input node NB is connected to a node N2 via a capacitor 6. The switch SW11 is connected between the input node NA and the output node NO1, and the switch SW21 is connected between the input node NB and the output node NO2. Switches SW12 and SW13 are connected in parallel to the node N1, and switches SW22 and SW23 are connected in parallel to the node N2.
【００１０】スイッチＳＷ１２，ＳＷ１３の入力端には
それぞれ入力電圧Ｖ1 （＋），Ｖ2（＋）が与えられ、
スイッチＳＷ２２，ＳＷ２３の入力端にはそれぞれ入力
電圧Ｖ1 （−），Ｖ2 （−）が与えられる。出力ノード
ＮＯ１，ＮＯ２からはそれぞれ出力電圧Ｖo （＋），Ｖ
o （−）が導出される。The input terminals of the switches SW12 and SW13 are supplied with input voltages V 1 (+) and V 2 (+), respectively.
The input terminals of the switches SW22 and SW23 are supplied with input voltages V 1 (−) and V 2 (−), respectively. From the output nodes NO1 and NO2, output voltages V o (+) and V
o (-) is derived.
【００１１】図９は図８の差動型電圧比較器の動作を説
明するための図である。まず、スイッチＳＷ１１，ＳＷ
２１，ＳＷ１２，ＳＷ２２をオンにし、スイッチＳＷ１
３，ＳＷ２３をオフにする。このとき、入力ノードＮ
Ａ，ＮＢ間の差動入力電圧は０Ｖとなり、出力ノードＮ
Ｏ１，ＮＯ２間の差動出力電圧も０Ｖとなる。FIG. 9 is a diagram for explaining the operation of the differential voltage comparator of FIG. First, the switches SW11 and SW
21, SW12 and SW22 are turned on, and the switch SW1 is turned on.
3. Turn off SW23. At this time, the input node N
The differential input voltage between A and NB becomes 0 V, and the output node N
The differential output voltage between O1 and NO2 also becomes 0V.
【００１２】次に、スイッチＳＷ１１，ＳＷ２１をオフ
にした後、スイッチＳＷ１２，ＳＷ２２をオフにし、か
つスイッチＳＷ１３，ＳＷ２３をオンにする。これによ
り、入力ノードＮＡの電圧変化がＶ2 （＋）−Ｖ
1 （＋）となり、入力ノードＮＢの電圧変化がＶ
2 （−）−Ｖ1 （−）となる。ここで、入力電圧Ｖ
1 （＋）と入力電圧Ｖ2 （＋）との差を差分入力電圧Δ
Ｖ（＋）とし、入力電圧Ｖ1 （−）と入力電圧Ｖ
2 （−）との差を差分入力電圧ΔＶ（−）とする。Next, after the switches SW11 and SW21 are turned off, the switches SW12 and SW22 are turned off and the switches SW13 and SW23 are turned on. As a result, the voltage change of the input node NA becomes V 2 (+) − V
1 (+), and the voltage change of the input node NB is V
2 (−) − V 1 (−). Here, the input voltage V
The difference between 1 (+) and the input voltage V 2 (+) is calculated as the difference input voltage Δ
V (+), the input voltage V 1 (−) and the input voltage V
2 The difference from (−) is defined as a difference input voltage ΔV (−).
【００１３】差動増幅回路１０により差分入力電圧ΔＶ
（＋）と差分入力電圧ΔＶ（−）とが比較され、その比
較結果に基づいて出力ノードＮＯ１の出力電圧Ｖ
o （＋）および出力ノードＮＯ２の出力電圧Ｖo （−）
のうち一方が電源電圧ＶDDの側に変化し、他方が接地電
位の側に変化する。これにより、出力ノードＮＯ１，Ｎ
Ｏ２間の差動出力電圧が正側または負側に変化する。The differential amplifier circuit 10 provides a differential input voltage ΔV
(+) And the difference input voltage ΔV (−) are compared, and based on the comparison result, the output voltage V
o (+) and the output voltage V o (−) of the output node NO2.
One changes to the power supply voltage V DD side, and the other changes to the ground potential side. Thereby, output nodes NO1, N
The differential output voltage between O2 changes to the positive side or the negative side.
【００１４】[0014]
【発明が解決しようとする課題】図８の差動型電圧比較
器において、スイッチＳＷ１１〜ＳＷ１３，ＳＷ２１〜
ＳＷ２３は、通常ＣＭＯＳスイッチにより構成されてい
る。図１０はＣＭＯＳスイッチの回路図である。In the differential voltage comparator shown in FIG. 8, switches SW11 to SW13, SW21 to SW21 are provided.
The SW 23 is usually constituted by a CMOS switch. FIG. 10 is a circuit diagram of a CMOS switch.
【００１５】図１０（ａ）に示すスイッチＳＷは、図１
０（ｂ）に示すように、ＰＭＯＳトランジスタ５０１お
よびＮＭＯＳトランジスタ５０２により構成されてい
る。ＰＭＯＳトランジスタ５０１およびＮＭＯＳトラン
ジスタ５０２のゲートには互いに相補な制御信号ＳＡ，
ＳＢが与えられる。The switch SW shown in FIG.
As shown in FIG. 0 (b), it is composed of a PMOS transistor 501 and an NMOS transistor 502. The gates of the PMOS transistor 501 and the NMOS transistor 502 have control signals SA,
SB is provided.
【００１６】このようなＣＭＯＳスイッチでは、ＰＭＯ
Ｓトランジスタ５０１およびＮＭＯＳトランジスタ５０
２のゲートとソースとの間およびゲートとドレインとの
間に寄生容量Ｃｓが存在する。そのため、ＣＭＯＳトラ
ンジスタのオン時またはオフ時の入力電圧に依存したス
イッチング雑音がこの寄生容量Ｃｓによる容量結合を介
して伝達される。In such a CMOS switch, the PMO
S transistor 501 and NMOS transistor 50
Parasitic capacitance Cs exists between the gate and the source and between the gate and the drain. Therefore, switching noise depending on the input voltage when the CMOS transistor is turned on or off is transmitted through the capacitive coupling by the parasitic capacitance Cs.
【００１７】図８の差動型電圧比較器では、図９に示す
ように、このスイッチング雑音により入力ノードＮＡ，
ＮＢ間の差動入力電圧に雑音ｎが発生する。これによ
り、出力ノードＮＯ１，ＮＯ２間の差動出力電圧は、一
旦雑音ｎに基づいて変化した後、本来の比較結果を示す
ように変化する。このように、出力ノードＮＯ１，ＮＯ
２間の差動出力電圧が本来の比較結果に安定するまでに
時間がかかるため、差動型電圧比較器の出力信号Ｖ
O （＋），ＶO （−）を受ける後段の回路が比較結果を
短時間で得ることができない。したがって、差動型電圧
比較器を用いたアナログ−デジタル変換回路の高速化を
図ることができない。In the differential voltage comparator of FIG. 8, as shown in FIG. 9, the switching noise causes the input nodes NA,
Noise n occurs in the differential input voltage between NB. As a result, the differential output voltage between output nodes NO1 and NO2 once changes based on noise n and then changes to show the original comparison result. Thus, output nodes NO1 and NO
Since it takes time for the differential output voltage between the two to stabilize to the original comparison result, the output signal V of the differential voltage comparator
The subsequent circuit receiving O (+) and V O (-) cannot obtain the comparison result in a short time. Therefore, the speed of the analog-to-digital conversion circuit using the differential voltage comparator cannot be increased.
【００１８】本発明の目的は、雑音の影響を除去しつつ
高速動作が可能な電圧比較器、それを備えたアナログ−
デジタル変換器およびそれを備えたアナログ−デジタル
変換回路を提供することである。An object of the present invention is to provide a voltage comparator capable of high-speed operation while eliminating the influence of noise, and an analog comparator having the same.
An object of the present invention is to provide a digital converter and an analog-digital conversion circuit provided with the digital converter.
【００１９】本発明の他の目的は、雑音の影響を除去し
つつ高速動作が可能な電圧比較器の動作方法を提供する
ことである。It is another object of the present invention to provide a method of operating a voltage comparator capable of high-speed operation while eliminating the influence of noise.
【００２０】[0020]
（１）第１の発明 第１の発明に係る電圧比較器は、一方および他方の出力
端子を有する電圧比較器において、比較動作開始から一
定時間後に出力を開始するものである。(1) First Invention A voltage comparator according to a first invention is a voltage comparator having one and the other output terminals, which starts outputting a fixed time after the start of the comparison operation.
【００２１】本発明に係る電圧比較器においては、比較
動作開始から一定時間後に出力が開始されるので、雑音
が実質的に消滅した後に比較結果を示す出力信号が出力
される。In the voltage comparator according to the present invention, since the output is started after a fixed time from the start of the comparison operation, an output signal indicating the comparison result is output after the noise has substantially disappeared.
【００２２】そのため、出力信号が雑音の影響を受け
ず、出力信号の状態が直ちに本来の比較結果を示す状態
へ変化する。したがって、雑音の影響を除去しつつ高速
動作が可能な電圧比較器が実現される。Therefore, the output signal is not affected by noise, and the state of the output signal immediately changes to a state indicating the original comparison result. Therefore, a voltage comparator capable of high-speed operation while eliminating the influence of noise is realized.
【００２３】（２）第２の発明 第２の発明に係る電圧比較器は、互いに相補な出力信号
を出力する一方および他方の出力端子を有する電圧比較
器において、雑音の発生時に一方および他方の出力端子
間が実質的に短絡状態にされ、雑音が実質的に消滅した
後に一方および他方の出力端子間が開放状態にされるも
のである。(2) Second invention A voltage comparator according to a second invention is a voltage comparator having one and the other output terminals which output mutually complementary output signals. The output terminals are substantially short-circuited, and one and the other output terminals are opened after the noise is substantially eliminated.
【００２４】本発明に係る電圧比較器においては、雑音
の発生時に一方および他方の端子間が実質的に短絡状態
にされ、雑音が実質的に消滅した後に一方および他方の
出力端子間が開放状態にされるので、雑音が実質的に消
滅した後に比較結果を示す相補な出力信号が出力され
る。In the voltage comparator according to the present invention, when noise is generated, one and the other terminals are substantially short-circuited, and after the noise is substantially eliminated, the one and the other output terminals are opened. Therefore, a complementary output signal indicating the comparison result is output after the noise has substantially disappeared.
【００２５】そのため、出力信号が雑音の影響を受け
ず、出力信号の状態が直ちに本来の比較結果を示す状態
へ変化する。したがって、雑音の影響を除去しつつ高速
動作が可能な電圧比較器が実現される。Therefore, the output signal is not affected by noise, and the state of the output signal immediately changes to a state indicating the original comparison result. Therefore, a voltage comparator capable of high-speed operation while eliminating the influence of noise is realized.
【００２６】（３）第３の発明 第３の発明に係る電圧比較器は、一方および他方の入力
端子にそれぞれ入力される第１および第２の入力電圧を
比較し、比較結果を互いに相補な第１および第２の出力
電圧として一方および他方の出力端子から出力する電圧
比較器において、一方および他方の入力端子への第１お
よび第２の入力電圧の入力前に一方および他方の出力端
子間が実質的に短絡状態にされ、一方および他方の入力
端子への第１および第２の入力電圧の入力から一定時間
遅延して一方および他方の出力端子間が開放状態にされ
るものである。(3) Third Invention The voltage comparator according to the third invention compares the first and second input voltages input to one and the other input terminals, respectively, and compares the comparison results with each other. In a voltage comparator which outputs the first and second output voltages from one and the other output terminals, between the one and the other output terminals before the input of the first and the second input voltages to the one and the other input terminals Are substantially short-circuited, and one and the other output terminals are opened with a certain delay from the input of the first and second input voltages to the one and the other input terminals.
【００２７】本発明に係る電圧比較器においては、第１
および第２の入力電圧の入力前に一方および他方の出力
端子間が実質的に短絡状態にされ、第１および第２の入
力電圧の入力から一定時間遅延して一方および他方の出
力端子間が開放状態にされるので、第１および第２の入
力電圧の入力時の雑音が実質的に消滅した後に、比較結
果を示す互いに相補な第１および第２の出力電圧が出力
される。In the voltage comparator according to the present invention, the first
And between the one and the other output terminals are substantially short-circuited before the input of the second input voltage, and the one and the other output terminals are delayed by a certain time from the input of the first and the second input voltages. Since the circuit is set to the open state, the first and second output voltages complementary to each other indicating the comparison result are output after the noise at the time of inputting the first and second input voltages substantially disappears.
【００２８】そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な電圧比較
器が実現される。Therefore, the first and second output signals are not affected by noise, and the state of the first and second output signals immediately changes to a state indicating the original comparison result. Therefore, a voltage comparator capable of high-speed operation while eliminating the influence of noise is realized.
【００２９】（４）第４の発明 第４の発明に係る電圧比較器は、一方および他方の入力
端子にそれぞれ入力される第１および第２の差分入力電
圧を比較し、比較結果を互いに相補な第１および第２の
出力電圧として一方および他方の出力端子から出力する
電圧比較器において、一方および他方の入力端子への第
１および第２の差分入力電圧の入力前に一方および他方
の出力端子間が実質的に短絡状態にされ、一方および他
方の入力端子への第１および第２の差分入力電圧の入力
から一定時間遅延して一方および他方の出力端子間が開
放状態にされるものである。(4) Fourth Invention A voltage comparator according to a fourth invention compares first and second differential input voltages input to one and the other input terminals, respectively, and complements the comparison results with each other. In the voltage comparator outputting the first and second output voltages from the one and the other output terminals, one and the other output terminals are inputted before the first and the second differential input voltages are inputted to the one and the other input terminals. The terminals are substantially short-circuited, and the one and the other output terminals are opened after a predetermined time delay from the input of the first and second differential input voltages to the one and the other input terminals. It is.
【００３０】本発明に係る電圧比較器においては、第１
および第２の差分入力電圧の入力前に一方および他方の
出力端子間が実質的に短絡状態にされ、第１および第２
の差分入力電圧の入力から一定時間遅延して一方および
他方の出力端子間が開放状態にされるので、第１および
第２の差分入力電圧の入力時の雑音が実質的に消滅した
後に、比較結果を示す互いに相補な第１および第２の出
力電圧が出力される。In the voltage comparator according to the present invention, the first
The first and second output terminals are substantially short-circuited before the input of the second differential input voltage and the first and second differential input voltages.
Is delayed for a fixed time from the input of the differential input voltage of the first and second differential input voltages, so that the noise at the time of input of the first and second differential input voltages substantially disappears. First and second output voltages complementary to each other and indicating the result are output.
【００３１】そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な電圧比較
器が実現される。Therefore, the first and second output signals are not affected by noise, and the state of the first and second output signals immediately changes to a state indicating the original comparison result. Therefore, a voltage comparator capable of high-speed operation while eliminating the influence of noise is realized.
【００３２】（５）第５の発明 第５の発明に係る電圧比較器は、一方および他方の入力
端子および一方および他方の出力端子を有する差動増幅
回路と、一方の入力端子と一方の出力端子との間に接続
された第１のスイッチと、他方の入力端子と他方の出力
端子との間に接続された第２のスイッチと、一方の入力
端子に接続された第１の容量と、他方の入力端子に接続
された第２の容量と、一方の出力端子と他方の出力端子
との間に接続された第３のスイッチとを備え、第１、第
２および第３のスイッチがオン状態にされるとともに、
第１の容量の入力端に第１の入力電圧が与えられ、かつ
第２の容量の入力端に第２の入力電圧が与えられた後、
第１および第２のスイッチがオフ状態にされるととも
に、第１の容量の入力端に第３の入力電圧が与えられ、
かつ第２の容量の入力端に第４の入力電圧が与えられ、
一定時間後、第３のスイッチがオフ状態にされるもので
ある。(5) Fifth Invention A voltage comparator according to a fifth invention comprises a differential amplifier circuit having one and the other input terminals and one and the other output terminal, one input terminal and one output terminal. A first switch connected between the first and second terminals, a second switch connected between the other input terminal and the other output terminal, a first capacitor connected to one input terminal, A second capacitor connected to the other input terminal; and a third switch connected between the one output terminal and the other output terminal, wherein the first, second, and third switches are turned on. While being in a state,
After the first input voltage is applied to the input terminal of the first capacitor and the second input voltage is applied to the input terminal of the second capacitor,
The first and second switches are turned off, a third input voltage is applied to the input terminal of the first capacitor,
And a fourth input voltage is applied to the input terminal of the second capacitor;
After a certain time, the third switch is turned off.
【００３３】本発明に係る電圧比較器においては、ま
ず、第１、第２および第３のスイッチがオン状態で、第
１の容量の入力端に第１の入力電圧が与えられ、かつ第
２の容量の入力端に第２の入力電圧が与えられる。その
後、第１および第２のスイッチがオフ状態で、第１の容
量の入力端に第３の入力電圧が与えられ、かつ第２の容
量の入力端に第４の入力電圧が与えられる。そして、一
定時間後、第３のスイッチがオフ状態にされる。これに
より、第３のスイッチがオフ状態にされた時点で、第１
の容量の入力端に与えられる第１の入力電圧と第３の入
力電圧との差分電圧と、第２の容量の入力端に与えられ
る第２の入力電圧と第４の入力電圧との差分電圧とが比
較され、比較結果が互いに相補な出力信号として一方お
よび他方の出力端子から出力される。In the voltage comparator according to the present invention, first, when the first, second, and third switches are on, the first input voltage is applied to the input terminal of the first capacitor, and The second input voltage is supplied to the input terminal of the capacitor of the second type. Thereafter, with the first and second switches turned off, the third input voltage is applied to the input terminal of the first capacitor, and the fourth input voltage is applied to the input terminal of the second capacitor. Then, after a certain time, the third switch is turned off. Thus, when the third switch is turned off, the first switch is turned off.
Differential voltage between the first input voltage and the third input voltage applied to the input terminal of the second capacitor and the differential voltage between the second input voltage and the fourth input voltage applied to the input terminal of the second capacitor Are compared, and the comparison result is output from one and the other output terminals as output signals complementary to each other.
【００３４】この場合、第３および第４の入力電圧の入
力から一定時間後に第３のスイッチがオフ状態にされる
ので、スイッチ雑音が実質的に消滅した後に比較結果が
出力される。そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な電圧比較
器が実現される。In this case, the third switch is turned off a fixed time after the input of the third and fourth input voltages, so that the comparison result is output after the switch noise has substantially disappeared. Therefore, the first and second output signals are not affected by noise, and the state of the first and second output signals immediately changes to a state indicating the original comparison result. Therefore, a voltage comparator capable of high-speed operation while eliminating the influence of noise is realized.
【００３５】（６）第６の発明 第６の発明に係る電圧比較器は、第５の発明に係る電圧
比較器の構成において、差動増幅回路が、第１の電源電
位と一方の出力端子との間に接続された第１のトランジ
スタと、第１の電源電位と他方の出力端子との間に接続
された第２のトランジスタと、第２の電源電位と一方の
出力端子との間に接続された第３のトランジスタと、第
２の電源電位と他方の出力端子との間に接続された第４
のトランジスタと、第１の電源電位と第１および第２の
トランジスタとの間の経路または第２の電源電位と第３
および第４のトランジスタとの間の経路に介挿された定
電流源とを含み、第１のトランジスタの制御電極が一方
の入力端子に接続され、第２のトランジスタの制御電極
が他方の入力端子に接続されたものである。(6) Sixth invention In a voltage comparator according to a sixth invention, in the configuration of the voltage comparator according to the fifth invention, the differential amplifier circuit includes a first power supply potential and one output terminal. And a second transistor connected between the first power supply potential and the other output terminal, and a second transistor connected between the first power supply potential and the other output terminal. A third transistor connected between the third transistor and a fourth power supply connected between the second power supply potential and the other output terminal;
Transistor and a path between the first power supply potential and the first and second transistors or the second power supply potential and the third power supply potential.
And a constant current source interposed in a path between the first transistor and the fourth transistor, wherein the control electrode of the first transistor is connected to one input terminal, and the control electrode of the second transistor is connected to the other input terminal. Is connected to
【００３６】この場合、第１、第２、第３および第４の
トランジスタおよび定電流源により、第１の入力電圧と
第３の入力電圧との差分電圧と、第２の入力電圧と第４
の入力電圧との差分電圧とが差動増幅される。In this case, the difference voltage between the first input voltage and the third input voltage, and the difference between the second input voltage and the fourth input voltage are determined by the first, second, third and fourth transistors and the constant current source.
And the differential voltage from the input voltage is differentially amplified.
【００３７】（７）第７の発明 第７の発明に係る電圧比較器は、第６の発明に係る電圧
比較器の構成において、第３および第４のトランジスタ
の制御電極に所定のバイアス電圧が与えられるものであ
る。これにより、第３および第４のトランジスタが負荷
として働く。(7) Seventh invention A voltage comparator according to a seventh invention is the voltage comparator according to the sixth invention, wherein a predetermined bias voltage is applied to control electrodes of the third and fourth transistors. Is given. Thereby, the third and fourth transistors function as loads.
【００３８】（８）第８の発明 第８の発明に係る電圧比較器は、第５、第６または第７
の発明に係る電圧比較器の構成において、第１、第２お
よび第３のスイッチの各々が、第１導電チャネル型トラ
ンジスタおよび第２導電チャネル型トランジスタからな
る相補型スイッチであることを特徴とする。(8) Eighth Invention The voltage comparator according to the eighth invention is a voltage comparator according to the fifth, sixth or seventh aspect.
In the configuration of the voltage comparator according to the invention, each of the first, second and third switches is a complementary switch including a first conductive channel type transistor and a second conductive channel type transistor. .
【００３９】この場合、相補型スイッチの各トランジス
タに存在する寄生容量を通して第１および第２の入力端
子にスイッチ雑音が入力された場合でも、このスイッチ
雑音が実質的に消滅した後に比較結果を示す出力信号が
出力される。In this case, even when switch noise is input to the first and second input terminals through the parasitic capacitance existing in each transistor of the complementary switch, the comparison result is shown after the switch noise has substantially disappeared. An output signal is output.
【００４０】（９）第９の発明 第９の発明に係る電圧比較器は、第５〜第８のいずれか
の発明に係る電圧比較器の構成において、一方の出力端
子と所定の電圧源との間に接続された第４のスイッチ
と、他方の出力端子と上記所定の電圧源との間に接続さ
れた第５のスイッチとをさらに備え、第３のスイッチが
オン状態のときに第４および第５のスイッチがオン状態
にされ、第３のスイッチがオフ状態のときに第４および
第５のスイッチがオフ状態にされるものである。(9) Ninth Invention A voltage comparator according to a ninth invention is the voltage comparator according to any one of the fifth to eighth inventions, wherein one of the output terminal and the predetermined voltage source are connected to the other. And a fifth switch connected between the other output terminal and the predetermined voltage source, wherein the fourth switch is turned on when the third switch is on. And the fifth switch are turned on, and the fourth and fifth switches are turned off when the third switch is turned off.
【００４１】この場合、一方および他方の入力端子への
第１および第２の入力電圧の入力時に一方および他方の
出力端子に電圧源からの電圧が与えられ、一方および他
方の入力端子への第３および第４の入力電圧の入力から
一定時間後に一方および他方の出力端子が電圧源から遮
断される。これにより、出力信号の変化前に一方および
他方の入力端子が同電位に保たれる。したがって、出力
信号が雑音の影響を受けずに安定に変化する。In this case, when the first and second input voltages are input to the one and the other input terminals, the voltage from the voltage source is applied to the one and the other output terminals, and the first and the second input terminals are connected to the first and the second input terminals. After a certain period of time from the input of the third and fourth input voltages, one and the other output terminals are cut off from the voltage source. As a result, one and the other input terminals are kept at the same potential before the output signal changes. Therefore, the output signal changes stably without being affected by noise.
【００４２】（１０）第１０の発明 第１０の発明に係る演算増幅器は、互いに相補な出力信
号を出力する一方および他方の出力端子を有する演算増
幅器において、雑音の発生時に一方および他方の出力端
子間が実質的に短絡状態にされ、雑音が実質的に消滅し
た後に一方および他方の出力端子間が開放状態にされる
ものである。(10) Tenth invention An operational amplifier according to a tenth invention is an operational amplifier having one and the other output terminals outputting mutually complementary output signals, wherein one and the other output terminals are used when noise occurs. In this case, the terminals are substantially short-circuited, and after the noise is substantially eliminated, one and the other output terminals are opened.
【００４３】本発明に係る演算増幅器においては、雑音
の発生時に一方および他方の端子間が実質的に短絡状態
にされ、雑音が実質的に消滅した後に一方および他方の
出力端子間が開放状態にされるので、雑音が実質的に消
滅した後に比較結果を示す相補な出力信号が出力され
る。In the operational amplifier according to the present invention, when noise is generated, one and the other terminals are substantially short-circuited, and after the noise is substantially eliminated, the one and the other output terminals are opened. Therefore, a complementary output signal indicating the comparison result is output after the noise has substantially disappeared.
【００４４】そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な演算増幅
器が実現される。Therefore, the first and second output signals are not affected by noise, and the state of the first and second output signals immediately changes to a state indicating the original comparison result. Therefore, an operational amplifier capable of high-speed operation while eliminating the influence of noise is realized.
【００４５】（１１）第１１の発明 第１１の発明に係る演算増幅器は、一方および他方の入
力端子にそれぞれ入力される第１および第２の入力電圧
を差動増幅し、互いに相補な第１および第２の出力電圧
を一方および他方の出力端子からそれぞれ出力する演算
増幅器において、一方および他方の入力端子への第１お
よび第２の入力電圧の入力前に一方および他方の出力端
子間が実質的に短絡状態にされ、一方および他方の入力
端子への第１および第２の入力電圧の入力から一定時間
遅延して一方および他方の出力端子間が開放状態にされ
るものである。(11) Eleventh Invention The operational amplifier according to the eleventh invention differentially amplifies the first and second input voltages input to one and the other input terminals, respectively, and complements the first and second input voltages. And an operational amplifier that outputs the second output voltage from one and the other output terminals, respectively, before the input of the first and second input voltages to the one and the other input terminals is substantially completed between the one and the other output terminals. Are short-circuited, and one and the other output terminals are opened after a certain time delay from the input of the first and second input voltages to the one and the other input terminals.
【００４６】本発明に係る演算増幅器においては、第１
および第２の入力電圧の入力前に一方および他方の出力
端子間が実質的に短絡状態にされ、第１および第２の入
力電圧の入力から一定時間遅延して一方および他方の出
力端子間が開放状態にされるので、第１および第２の入
力電圧の入力時の雑音が実質的に消滅した後に、比較結
果を示す互いに相補な第１および第２の出力電圧が出力
される。In the operational amplifier according to the present invention, the first
And between the one and the other output terminals are substantially short-circuited before the input of the second input voltage, and the one and the other output terminals are delayed by a certain time from the input of the first and the second input voltages. Since the circuit is set to the open state, the first and second output voltages complementary to each other indicating the comparison result are output after the noise at the time of inputting the first and second input voltages substantially disappears.
【００４７】そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な演算増幅
器が実現される。Therefore, the first and second output signals are not affected by noise, and the state of the first and second output signals immediately changes to a state indicating the original comparison result. Therefore, an operational amplifier capable of high-speed operation while eliminating the influence of noise is realized.
【００４８】（１２）第１２の発明 第１２の発明に係る演算増幅器は、一方および他方の入
力端子にそれぞれ入力される第１および第２の差分入力
電圧を差動増幅し、互いに相補な第１および第２の出力
電圧を一方および他方の出力端子からそれぞれ出力する
演算増幅器において、一方および他方の入力端子への第
１および第２の差分入力電圧の入力前に一方および他方
の出力端子間が実質的に短絡状態にされ、一方および他
方の入力端子への第１および第２の差分入力電圧の入力
から一定時間遅延して一方および他方の出力端子間が開
放状態にされるものである。(12) Twelfth Invention The operational amplifier according to the twelfth invention differentially amplifies the first and second differential input voltages input to one and the other input terminals, respectively, and complements each other. In an operational amplifier that outputs first and second output voltages from one and the other output terminals, respectively, between the one and the other output terminals before the input of the first and the second differential input voltage to the one and the other input terminals Are substantially short-circuited, and one and the other output terminals are opened after a certain time delay from the input of the first and second differential input voltages to the one and the other input terminals. .
【００４９】本発明に係る演算増幅器においては、第１
および第２の差分入力電圧の入力前に一方および他方の
出力端子間が実質的に短絡状態にされ、第１および第２
の差分入力電圧の入力から一定時間遅延して一方および
他方の出力端子間が開放状態にされるので、第１および
第２の差分入力電圧の入力時の雑音が実質的に消滅した
後に、比較結果を示す互いに相補な第１および第２の出
力電圧が出力される。In the operational amplifier according to the present invention, the first
The first and second output terminals are substantially short-circuited before the input of the second differential input voltage and the first and second differential input voltages.
Is delayed for a fixed time from the input of the differential input voltage of the first and second differential input voltages, so that the noise at the time of input of the first and second differential input voltages substantially disappears. First and second output voltages complementary to each other and indicating the result are output.
【００５０】そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な演算増幅
器が実現される。Therefore, the first and second output signals are not affected by noise, and the state of the first and second output signals immediately changes to a state indicating the original comparison result. Therefore, an operational amplifier capable of high-speed operation while eliminating the influence of noise is realized.
【００５１】（１３）第１３の発明 第１３の発明に係るアナログ−デジタル変換器は、入力
電圧を少なくとも１つの基準電圧とそれぞれ比較する複
数のコンパレータを含み、各コンパレータが第１〜第８
のいずれかの発明に係る電圧比較器からなるものであ
る。(13) Thirteenth Invention The analog-to-digital converter according to the thirteenth invention includes a plurality of comparators for respectively comparing an input voltage with at least one reference voltage, and each of the comparators is a first to an eighth.
And a voltage comparator according to any one of the inventions.
【００５２】本発明に係るアナログ−デジタル変換器に
おいては、各コンパレータが第１〜第８のいずれかの発
明に係る電圧比較器からなるので、雑音の影響を除去し
つつ高速動作が可能となる。In the analog-to-digital converter according to the present invention, since each comparator comprises the voltage comparator according to any one of the first to eighth aspects, high-speed operation can be performed while eliminating the influence of noise. .
【００５３】（１４）第１４の発明 第１４の発明に係るアナログ−デジタル変換回路は、複
数段からなる多段パイプライン構成を有し、各段が第１
２の発明に係るアナログ−デジタル変換器、デジタル−
アナログ変換器および差分増幅器を含むものである。(14) Fourteenth Invention The analog-to-digital converter according to the fourteenth invention has a multi-stage pipeline configuration composed of a plurality of stages, each stage being a first stage.
Analog-to-digital converter and digital-to-digital converter according to the second aspect of the invention.
It includes an analog converter and a differential amplifier.
【００５４】本発明に係るアナログ−デジタル変換回路
においては、第１２の発明に係るアナログ−デジタル変
換器が用いられているので、雑音の影響を除去しつつ高
速動作が可能となる。したがって、ビット数が多くかつ
分解能が高く、高速動作が可能で高精度なアナログ−デ
ジタル変換回路が実現される。In the analog-to-digital converter according to the present invention, since the analog-to-digital converter according to the twelfth aspect is used, high-speed operation can be performed while eliminating the influence of noise. Therefore, a high-precision analog-to-digital conversion circuit with a large number of bits, high resolution, high-speed operation, and a high accuracy is realized.
【００５５】（１５）第１５の発明 第１５の発明に係るアナログ−デジタル変換回路は、複
数段からなる多段パイプライン構成を有し、各段がアナ
ログ−デジタル変換器、デジタル−アナログ変換器およ
び差分増幅器を含み、各差分増幅器が第１０、第１１ま
たは第１２の発明に係る演算増幅器からなるものであ
る。(15) Fifteenth Invention The analog-to-digital converter according to the fifteenth invention has a multi-stage pipeline configuration composed of a plurality of stages, each stage having an analog-to-digital converter, a digital-to-analog converter, and The differential amplifier includes a differential amplifier, and each differential amplifier comprises the operational amplifier according to the tenth, eleventh, or twelfth invention.
【００５６】本発明に係るアナログ−デジタル変換回路
においては、第１０、第１１または第１２の発明に係る
演算増幅器が用いられているので、雑音の影響を除去し
つつ高速動作が可能となる。したがって、ビット数が多
くかつ分解能が高く、高速動作が可能で高精度なアナロ
グ−デジタル変換回路が実現される。In the analog-digital conversion circuit according to the present invention, the operational amplifier according to the tenth, eleventh or twelfth invention is used, so that high-speed operation can be performed while eliminating the influence of noise. Therefore, a high-precision analog-to-digital conversion circuit with a large number of bits, high resolution, high-speed operation, and a high accuracy is realized.
【００５７】（１６）第１６の発明 第１６の発明に係る電圧比較器の動作方法は、一方およ
び他方の入力端子および一方および他方の出力端子を有
する差動増幅回路と、一方の入力端子に接続される第１
の容量と、他方の入力端子に接続される第２の容量とを
備えた電圧比較器の動作方法であって、一方の入力端子
と一方の出力端子との間、他方の入力端子と他方の出力
端子との間および一方の出力端子と他方の出力端子との
間をそれぞれ実質的に短絡状態にするとともに、第１の
容量の入力端に第１の入力電圧を与え、かつ第２の容量
の入力端に第２の入力電圧を与えた後、一方の入力端子
と一方の出力端子との間および他方の入力端子と他方の
出力端子との間を開放状態にするとともに、第１の容量
の入力端に第３の入力電圧を与え、かつ第２の容量の入
力端に第４の入力電圧を与え、一定時間後、一方の出力
端子と他方の出力端子との間を開放状態にするものであ
る。(16) Sixteenth Invention A method for operating a voltage comparator according to a sixteenth invention is directed to a differential amplifier circuit having one and the other input terminals and one and the other output terminal, and a differential amplifier circuit having one input terminal. First connected
And a second capacitor connected to the other input terminal, the operation method of the voltage comparator, wherein one of the input terminal and the other output terminal, the other input terminal and the other The output terminal and the one output terminal and the other output terminal are each substantially short-circuited, a first input voltage is applied to an input terminal of the first capacitance, and a second capacitance is applied. After the second input voltage is applied to the input terminal of the first capacitor, an open state is established between one input terminal and one output terminal and between the other input terminal and the other output terminal. A third input voltage is applied to the input terminal of the second capacitor, and a fourth input voltage is applied to the input terminal of the second capacitor, and after a predetermined time, an open state is established between one output terminal and the other output terminal. Things.
【００５８】本発明に係る電圧比較器の動作方法におい
ては、まず、第１、第２および第３のスイッチがオン状
態で、第１の容量の入力端に第１の入力電圧が与えら
れ、かつ第２の容量の入力端に第２の入力電圧が与えら
れる。その後、第１および第２のスイッチがオフ状態
で、第１の容量の入力端に第３の入力電圧が与えられ、
かつ第２の容量の入力端に第４の入力電圧が与えられ
る。そして、一定時間後、第３のスイッチがオフ状態に
される。これにより、第３のスイッチがオフ状態にされ
た時点で、第１の容量の入力端に与えられる第１の入力
電圧と第３の入力電圧との差分電圧と、第２の容量の入
力端に与えられる第２の入力電圧と第４の入力電圧との
差分電圧とが比較され、比較結果が互いに相補な出力信
号として一方および他方の出力端子から出力される。In the operation method of the voltage comparator according to the present invention, first, the first input voltage is supplied to the input terminal of the first capacitor while the first, second, and third switches are on. Further, a second input voltage is applied to an input terminal of the second capacitor. Then, when the first and second switches are off, a third input voltage is applied to the input terminal of the first capacitor,
Further, a fourth input voltage is supplied to an input terminal of the second capacitor. Then, after a certain time, the third switch is turned off. Thus, when the third switch is turned off, the differential voltage between the first input voltage and the third input voltage applied to the input terminal of the first capacitor and the input terminal of the second capacitor Are compared with the difference voltage between the second input voltage and the fourth input voltage, and the comparison result is output from one and the other output terminals as output signals complementary to each other.
【００５９】この場合、第３および第４の入力電圧の入
力から一定時間後に第３のスイッチがオフ状態にされる
ので、スイッチ雑音が実質的に消滅した後に比較結果が
出力される。そのため、第１および第２の出力信号が雑
音の影響を受けず、第１および第２の出力信号の状態が
直ちに本来の比較結果を示す状態に変化する。したがっ
て、雑音の影響を除去しつつ高速動作が可能な電圧比較
器が実現される。In this case, the third switch is turned off a fixed time after the input of the third and fourth input voltages, so that the comparison result is output after the switch noise has substantially disappeared. Therefore, the first and second output signals are not affected by noise, and the state of the first and second output signals immediately changes to a state indicating the original comparison result. Therefore, a voltage comparator capable of high-speed operation while eliminating the influence of noise is realized.
【００６０】（１７）第１７の発明 第１７の発明に係る電圧比較器の動作方法は、第１６の
発明に係る電圧比較器の動作方法において、一方の出力
端子と他方の出力端子との間が実質的に短絡状態のとき
に一方および他方の出力端子に所定の電圧を印加し、一
方の出力端子と他方の出力端子との間が開放状態のとき
に一方および他方の出力端子を所定の電圧から遮断する
ものである。(17) Seventeenth invention A method of operating a voltage comparator according to a seventeenth invention is the method of operating a voltage comparator according to the sixteenth invention, wherein the operation is performed between one output terminal and the other output terminal. A predetermined voltage is applied to one and the other output terminals when substantially short-circuited, and one and the other output terminals are connected to a predetermined voltage when one output terminal and the other output terminal are open. It cuts off from voltage.
【００６１】この場合、一方および他方の入力端子への
第１および第２の入力電圧の入力時に差動増幅回路の一
方および他方の出力端子に電圧源からの電圧が与えら
れ、一方および他方の入力端子への第３および第４の入
力電圧の入力から一定時間後に一方および他方の出力端
子が電圧源から遮断される。これにより、出力信号の変
化前に一方および他方の出力端子が同電位に保たれる。
したがって、出力信号が雑音の影響を受けずに安定に変
化する。In this case, when the first and second input voltages are input to one and the other input terminals, a voltage from a voltage source is applied to one and the other output terminals of the differential amplifier circuit, and the one and the other are input. One and another output terminals are cut off from the voltage source after a certain time from the input of the third and fourth input voltages to the input terminals. Thus, before the output signal changes, one and the other output terminals are kept at the same potential.
Therefore, the output signal changes stably without being affected by noise.
【００６２】[0062]
【発明の実施の形態】図１は本発明の第１の実施例にお
ける差動型電圧比較器の回路図である。FIG. 1 is a circuit diagram of a differential voltage comparator according to a first embodiment of the present invention.
【００６３】図１において、差動増幅回路１０は、Ｐチ
ャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳ
トランジスタと呼ぶ）１，２、Ｎチャネル型ＭＯＳ電界
効果トランジスタ（以下、ＮＭＯＳトランジスタと呼
ぶ）３，４および定電流源７により構成される。普通、
定電流源には、飽和動作のＮＭＯＳトランジスタが使用
される。In FIG. 1, a differential amplifier circuit 10 includes a P-channel MOS field effect transistor (hereinafter, referred to as a PMOS transistor).
1, N-channel MOS field effect transistors (hereinafter, referred to as NMOS transistors) 3, 4 and a constant current source 7. usually,
A saturated current NMOS transistor is used as the constant current source.
【００６４】ノードＮＤと出力ノードＮＯ１との間にＰ
ＭＯＳトランジスタ１が接続され、ノードＮＤと出力ノ
ードＮＯ２との間にＰＭＯＳトランジスタ２が接続され
ている。また、出力ノードＮＯ１とノードＮＳとの間に
ＮＭＯＳトランジスタ３が接続され、出力ノードＮＯ２
とノードＮＳとの間にＮＭＯＳトランジスタ４が接続さ
れている。P is applied between node ND and output node NO1.
MOS transistor 1 is connected, and PMOS transistor 2 is connected between node ND and output node NO2. The NMOS transistor 3 is connected between the output node NO1 and the node NS, and the output node NO2
The NMOS transistor 4 is connected between the node and the node NS.
【００６５】ノードＮＤには電源電圧ＶDDが与えられ、
ノードＮＳは定電流源７を介して接地されている。ＰＭ
ＯＳトランジスタ１，２のゲートにはバイアス電圧ＶB
が与えられる。ＮＭＯＳトランジスタ３，４のゲートは
それぞれ入力ノードＮＡ，ＮＢに接続されている。The power supply voltage V DD is applied to the node ND.
Node NS is grounded via constant current source 7. PM
The bias voltage V B is applied to the gates of the OS transistors 1 and 2
Is given. The gates of the NMOS transistors 3 and 4 are connected to input nodes NA and NB, respectively.
【００６６】入力ノードＮＡはコンデンサ５を介してノ
ードＮ１に接続され、入力ノードＮＢはコンデンサ６を
介してノードＮ２に接続されている。入力ノードＮＡと
出力ノードＮＯ１との間にスイッチＳＷ１１が接続さ
れ、入力ノードＮＢと出力ノードＮＯ２との間にスイッ
チＳＷ２１が接続されている。ノードＮ１にはスイッチ
ＳＷ１２，ＳＷ１３が並列に接続され、ノードＮ２には
スイッチＳＷ２２，ＳＷ２３が並列に接続されている。Input node NA is connected to node N1 via capacitor 5, and input node NB is connected to node N2 via capacitor 6. The switch SW11 is connected between the input node NA and the output node NO1, and the switch SW21 is connected between the input node NB and the output node NO2. Switches SW12 and SW13 are connected in parallel to the node N1, and switches SW22 and SW23 are connected in parallel to the node N2.
【００６７】特に、本実施例の差動型電圧比較器におい
ては、出力ノードＮＯ１と出力ノードＮＯ２との間にス
イッチＳＷ３０が接続されている。スイッチＳＷ１１〜
ＳＷ１３、ＳＷ２１〜ＳＷ２３，ＳＷ３０は、図１０に
示したＣＭＯＳスイッチにより構成されている。In particular, in the differential voltage comparator of this embodiment, the switch SW30 is connected between the output nodes NO1 and NO2. Switches SW11-
SW13, SW21 to SW23, and SW30 are configured by the CMOS switches shown in FIG.
【００６８】スイッチＳＷ１２，ＳＷ１３の入力端には
それぞれ入力電圧Ｖ1 （＋），Ｖ2（＋）が与えられ、
スイッチＳＷ２２，ＳＷ２３の入力端にはそれぞれ入力
電圧Ｖ1 （−），Ｖ2 （−）が与えられる。出力ノード
ＮＯ１，ＮＯ２からは出力電圧Ｖo （＋），Ｖo （−）
が導出される。Input voltages V 1 (+) and V 2 (+) are applied to input terminals of the switches SW12 and SW13, respectively.
The input terminals of the switches SW22 and SW23 are supplied with input voltages V 1 (−) and V 2 (−), respectively. From the output node NO1, NO2 output voltage V o (+), V o (-)
Is derived.
【００６９】図２は図１の差動型電圧比較器の動作を説
明するための図である。まず、スイッチＳＷ１１，ＳＷ
２１，ＳＷ１２，ＳＷ２２をオンにし、スイッチＳＷ１
３，ＳＷ２３をオフにする。また、スイッチＳＷ３０を
オンにする。このとき、入力ノードＮＡ，ＮＢ間の差動
入力電圧は０Ｖとなり、出力ノードＮＯ１，ＮＯ２間の
差動出力電圧も０Ｖとなる。FIG. 2 is a diagram for explaining the operation of the differential voltage comparator of FIG. First, the switches SW11 and SW
21, SW12 and SW22 are turned on, and the switch SW1 is turned on.
3. Turn off SW23. Further, the switch SW30 is turned on. At this time, the differential input voltage between input nodes NA and NB becomes 0V, and the differential output voltage between output nodes NO1 and NO2 also becomes 0V.
【００７０】次に、スイッチＳＷ１１，ＳＷ２１をオフ
にした後、スイッチＳＷ１２，ＳＷ２２にオフにし、か
つスイッチＳＷ１３，ＳＷ２３をオンにする。これによ
り、入力ノードＮＡの電圧変化はＶ2 （＋）−Ｖ
1 （＋）となり、入力ノードＮＢの電圧変化はＶ
2 （−）−Ｖ1 （−）となる。ここで、入力電圧Ｖ
1 （＋）と入力電圧Ｖ2 （＋）との差を差分入力電圧Δ
Ｖ（＋）とし、入力電圧Ｖ2 （−）と入力電圧Ｖ
1 （−）との差を差分入力電圧をΔＶ（−）とする。Next, after the switches SW11 and SW21 are turned off, the switches SW12 and SW22 are turned off and the switches SW13 and SW23 are turned on. Thus, the voltage change at the input node NA is V 2 (+) − V
1 (+), and the voltage change of the input node NB is V
2 (−) − V 1 (−). Here, the input voltage V
The difference between 1 (+) and the input voltage V 2 (+) is calculated as the difference input voltage Δ
V (+), the input voltage V 2 (−) and the input voltage V
The difference from 1 (−) is defined as the difference input voltage ΔV (−).
【００７１】入力ノードＮＡ，ＮＢ間の差動入力電圧に
は、スイッチＳＷ１２，ＳＷ１３，ＳＷ２２，ＳＷ２３
のスイッチ雑音による雑音ｎが過渡的に発生する。雑音
ｎの発生時間に相当する一定時間経過後、スイッチＳＷ
３０をオフにする。その時点で、入力ノードＮＡの差分
入力電圧ΔＶ（＋）と入力ノードＮＢの差分入力電圧Δ
Ｖ（−）との比較結果に基づいて、出力ノードＮＯ１の
出力電圧Ｖo （＋）および出力ノードＮＯ２の出力電圧
Ｖo （−）のうち一方が電源電圧ＶDDの側に変化し、他
方が接地電位の側に変化する。それにより、出力ノード
ＮＯ１，ＮＯ２間の差動出力電圧は０Ｖから比較結果に
応じて正側または負側に変化する。The differential input voltage between the input nodes NA and NB includes switches SW12, SW13, SW22 and SW23.
A noise n due to the switch noise of the above occurs transiently. After a certain period of time corresponding to the generation time of the noise n, the switch SW
Turn 30 off. At that time, the difference input voltage ΔV (+) of the input node NA and the difference input voltage Δ
V (-) on the basis of a comparison result between the output voltage V o of the output voltage V o (+) and the output node NO2 output node NO1 (-) one is changed to the side of the power supply voltage V DD of the other Changes to the ground potential side. Thereby, the differential output voltage between output nodes NO1 and NO2 changes from 0V to the positive side or the negative side according to the comparison result.
【００７２】この場合、出力ノードＮＯ１，ＮＯ２間の
差動出力電圧は、雑音ｎの影響を受けずに即座に比較結
果を示す状態に変化するので、差動出力電圧が雑音ｎに
基づく状態から比較結果を示す状態に安定するまでの待
機時間が不要となり、比較結果を短時間で得ることがで
きる。このように、本実施例の差動型電圧比較器では、
雑音ｎの発生時間に相当する僅かな時間だけ比較結果の
出力タイミングを遅らせることにより、雑音の影響を除
去しつつ高速動作が可能となる。この場合、雑音が実質
的に消滅した後に、比較結果を出力すればよい。In this case, the differential output voltage between the output nodes NO1 and NO2 immediately changes to a state showing the comparison result without being affected by the noise n, so that the differential output voltage changes from the state based on the noise n. The waiting time until the state showing the comparison result is stabilized becomes unnecessary, and the comparison result can be obtained in a short time. Thus, in the differential voltage comparator of the present embodiment,
By delaying the output timing of the comparison result by a short time corresponding to the time when the noise n occurs, high-speed operation can be performed while eliminating the influence of noise. In this case, the comparison result may be output after the noise has substantially disappeared.
【００７３】図３は本実施例の第２の実施例における演
算増幅器の回路図である。図３の演算増幅器において
は、図１の差動型電圧比較器の出力ノードＮＯ１に出力
回路４１が接続され、出力ノードＮＯ２に出力回路４２
が接続されている。なお、入力ノードＮＡ，ＮＢに接続
されるコンデンサ５，６およびスイッチＳＷ１２，ＳＷ
１３，ＳＷ２２，ＳＷ２３は、図示が省略されている。FIG. 3 is a circuit diagram of an operational amplifier according to a second embodiment of the present invention. In the operational amplifier of FIG. 3, an output circuit 41 is connected to the output node NO1 of the differential voltage comparator of FIG. 1, and an output circuit 42 is connected to the output node NO2.
Is connected. The capacitors 5 and 6 connected to the input nodes NA and NB and the switches SW12 and SW
13, SW22 and SW23 are not shown.
【００７４】出力回路４１は、ＰＭＯＳトランジスタ１
１、ＮＭＯＳトランジスタ１２およびコンデンサ１３か
らなる。ＰＭＯＳトランジスタ１１は電源電圧ＶDDと出
力ノードＮＯＡとの間に接続され、ＮＭＯＳトランジス
タ１２は出力ノードＮＯＡと接地電位との間に接続され
ている。コンデンサ１３は出力ノードＮＯ１と出力ノー
ドＮＯＡとの間に接続されている。ＰＭＯＳトランジス
タ１１のゲートは出力ノードＮＯ１に接続され、ＮＭＯ
Ｓトランジスタ１２のゲートにはバイアス電圧ＶB が与
えられる。The output circuit 41 includes the PMOS transistor 1
1, an NMOS transistor 12 and a capacitor 13. PMOS transistor 11 is connected between power supply voltage V DD and output node NOA, and NMOS transistor 12 is connected between output node NOA and ground potential. Capacitor 13 is connected between output node NO1 and output node NOA. The gate of the PMOS transistor 11 is connected to the output node NO1,
The bias voltage V B is applied to the gate of the S transistor 12.
【００７５】出力回路４２は、ＰＭＯＳトランジスタ２
１、ＮＭＯＳトランジスタ２２およびコンデンサ２３か
らなる。ＰＭＯＳトランジスタ２１は電源電圧ＶDDと出
力ノードＮＯＢとの間に接続され、ＮＭＯＳトランジス
タ２２は出力ノードＮＯＢと接地電位との間に接続され
ている。コンデンサ２３は出力ノードＮＯ２と出力ノー
ドＮＯＢとの間に接続されている。ＰＭＯＳトランジス
タ２１のゲートは出力ノードＮＯ２に接続され、ＮＭＯ
Ｓトランジスタ２２のゲートにはバイアス電圧ＶB が与
えられる。The output circuit 42 is connected to the PMOS transistor 2
1, an NMOS transistor 22 and a capacitor 23. PMOS transistor 21 is connected between power supply voltage V DD and output node NOB, and NMOS transistor 22 is connected between output node NOB and ground potential. Capacitor 23 is connected between output node NO2 and output node NOB. The gate of the PMOS transistor 21 is connected to the output node NO2,
The bias voltage V B is applied to the gate of the S transistor 22.
【００７６】出力回路４１の出力ノードＮＯＡから出力
電圧ＶＯ（＋）が出力され、出力回路４２の出力ノード
ＮＯＢから出力電圧ＶＯ（−）が出力される。Output voltage VO (+) is output from output node NOA of output circuit 41, and output voltage VO (-) is output from output node NOB of output circuit 42.
【００７７】また、出力ノードＮＯ１はスイッチＳＷＡ
を介してノードＮＣに接続され、出力ノードＮＯ２はス
イッチＳＷＢを介してノードＮＣに接続されている。Ｐ
ＭＯＳトランジスタ１，２のゲートはノードＮＣに接続
されている。ノードＮＣにはバイアス電圧ＶB が与えら
れる。The output node NO1 is connected to the switch SWA
And the output node NO2 is connected to the node NC via the switch SWB. P
The gates of MOS transistors 1 and 2 are connected to node NC. It is given bias voltage V B to the node NC.
【００７８】図４はバイアス電圧発生回路の回路図であ
る。図４のバイアス電圧発生回路３０は、ＰＭＯＳトラ
ンジスタ３１、ＮＭＯＳトランジスタ３１および定電流
源３３からなる。ＰＭＯＳトランジスタ３１は電源電圧
ＶDDとノードＮＣとの間に接続されている。ノードＮＣ
はＮＭＯＳトランジスタ３２および定電流源３３を介し
て接地されている。ＰＭＯＳトランジスタ３１およびＮ
ＭＯＳトランジスタ３２のゲートはノードＮＣに接続さ
れている。ノードＮＣからバイアス電圧ＶB が出力され
る。FIG. 4 is a circuit diagram of the bias voltage generating circuit. 4 includes a PMOS transistor 31, an NMOS transistor 31, and a constant current source 33. PMOS transistor 31 is connected between power supply voltage V DD and node NC. Node NC
Are grounded via an NMOS transistor 32 and a constant current source 33. PMOS transistor 31 and N
The gate of MOS transistor 32 is connected to node NC. Bias voltage V B from node NC is output.
【００７９】図５は図３の演算増幅器の動作を説明する
ための図である。図３の演算増幅器において、図１の差
動型電圧比較器に相当する部分の動作は図２に示した動
作と同様である。FIG. 5 is a diagram for explaining the operation of the operational amplifier of FIG. In the operational amplifier of FIG. 3, the operation of the portion corresponding to the differential voltage comparator of FIG. 1 is the same as the operation shown in FIG.
【００８０】図５に示すように、まず、スイッチＳＷ３
０をオンにする。このとき、スイッチＳＷＡ，ＳＷＢも
オンにする。それにより、出力ノードＮＯ１，ＮＯ２に
バイアス電圧ＶB が印加される。As shown in FIG. 5, first, the switch SW3
Turn on 0. At this time, the switches SWA and SWB are also turned on. Thereby, the bias voltage V B is applied to the output node NO1, NO2.
【００８１】次に、スイッチＳＷ３０をオフにする。同
時に、スイッチＳＷＡ，ＳＷＢもオフにする。それによ
り、入力ノードＮＡ，ＮＢ間の差動入力電圧に基づいて
出力ノードＮＯＡ，ＮＯＢの出力電圧ＶＯ（＋），ＶＯ
（−）が正側または負側に変化する。Next, the switch SW30 is turned off. At the same time, the switches SWA and SWB are also turned off. Thereby, output voltages VO (+), VO of output nodes NOA, NOB are determined based on the differential input voltage between input nodes NA, NB.
(-) Changes to the positive side or the negative side.
【００８２】その後、スイッチＳＷ３０をオンにする。
同時に、スイッチＳＷＡ，ＳＷＢもオンにする。それに
より、出力ノードＮＯ１，ＮＯＢにバイアス電圧ＶB が
印加される。Thereafter, the switch SW30 is turned on.
At the same time, the switches SWA and SWB are also turned on. Thereby, the bias voltage V B is applied to the output node NO1, NOB.
【００８３】このように、本実施例の演算増幅器では、
スイッチＳＷ１２，ＳＷ１３，ＳＷ２２，ＳＷ２３（図
１参照）のスイッチング雑音による雑音ｎの消滅後に出
力電圧ＶＯ（＋），ＶＯ（−）が変化するので、増幅結
果が短時間で得られる。As described above, in the operational amplifier of this embodiment,
Since the output voltages VO (+) and VO (-) change after the noise n disappears due to the switching noise of the switches SW12, SW13, SW22 and SW23 (see FIG. 1), the amplification result can be obtained in a short time.
【００８４】また、増幅結果の出力前に出力ノードＮＯ
１，ＮＯ２がバイアス電圧ＶB に保たれるので、出力電
圧ＶＯ（＋），ＶＯ（−）が雑音の影響を受けずに安定
に変化する。したがって、雑音の影響を除去しつつ高速
動作が可能となる。Before the output of the amplification result, the output node NO
Since 1, NO2 is kept to the bias voltage V B, the output voltage VO (+), VO (- ) is stably changed without being affected by noise. Therefore, high-speed operation can be performed while eliminating the influence of noise.
【００８５】図６は本発明の第３の実施例におけるアナ
ログ−デジタル変換回路の構成を示すブロック図であ
る。図６のアナログ−デジタル変換回路は、１０ビット
４段パイプライン構成を有する。FIG. 6 is a block diagram showing a configuration of an analog-to-digital converter according to a third embodiment of the present invention. The analog-to-digital conversion circuit of FIG. 6 has a 10-bit 4-stage pipeline configuration.
【００８６】図６において、アナログ−デジタル変換回
路１０１は、サンプルホールド回路１０２、１段目の回
路１０３、２段目の回路１０４、３段目の回路１０５、
４段目の回路１０６、複数のラッチ回路１０７および出
力回路１０８から構成されている。In FIG. 6, the analog-to-digital converter 101 comprises a sample-and-hold circuit 102, a first-stage circuit 103, a second-stage circuit 104, a third-stage circuit 105,
The circuit 106 includes a fourth-stage circuit 106, a plurality of latch circuits 107, and an output circuit 108.
【００８７】１段目（初段）〜３段目の回路１０３〜１
０５は、サブＡ／Ｄコンバータ１０９、Ｄ／Ａコンバー
タ１１０、および差分増幅器１１１を備える。差分増幅
器１１１には、第２の実施例の演算増幅器が用いられ
る。４段目（最終段）の回路１０６はサブＡ／Ｄコンバ
ータ１０９のみを備える。First-stage (first-stage) to third-stage circuits 103-1
05 includes a sub A / D converter 109, a D / A converter 110, and a difference amplifier 111. As the difference amplifier 111, the operational amplifier of the second embodiment is used. The fourth-stage (final-stage) circuit 106 includes only the sub-A / D converter 109.
【００８８】１段目の回路１０３は４ビット構成、２〜
４段目の回路１０４〜１０６はそれぞれ２ビット構成で
ある。１〜３段目の回路１０３〜１０５において、サブ
Ａ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０
のビット数（ビット構成）ｎは同じに設定されている。The first-stage circuit 103 has a 4-bit configuration,
The fourth-stage circuits 104 to 106 each have a 2-bit configuration. In the circuits 103 to 105 of the first to third stages, the sub A / D converter 109 and the D / A converter 110
Are set to be the same.
【００８９】次に、アナログ−デジタル変換回路１０１
の動作を説明する。サンプルホールド回路１０２は、ア
ナログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路１０２から出力されたアナロ
グ入力信号Ｖinは、１段目の回路３へ転送される。Next, the analog-digital conversion circuit 101
Will be described. The sample hold circuit 102 samples the analog input signal Vin and holds it for a certain period of time. The analog input signal Vin output from the sample and hold circuit 102 is transferred to the first stage circuit 3.
【００９０】１段目の回路１０３において、サブＡ／Ｄ
コンバータ１０９はアナログ入力信号Ｖinに対してＡ／
Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変
換結果である上位４ビットのデジタル出力（２9 ，２
8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１１０へ転送さ
れるとともに、４つのラッチ回路１０７を介して出力回
路１０８へ転送される。差分増幅器１１１は、Ｄ／Ａコ
ンバータ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖ
inとの差分を増幅する。その差分増幅器１１１の出力は
２段目の回路１０４へ転送される。In the first-stage circuit 103, the sub A / D
The converter 109 converts the analog input signal Vin into A /
Perform D conversion. Upper 4 bits digital output (2 9 , 2 9) which is the A / D conversion result of sub A / D converter 109
8 , 2 7 , 2 6 ) are transferred to the D / A converter 110 and are also transferred to the output circuit 108 via the four latch circuits 107. The difference amplifier 111 outputs the D / A conversion result of the D / A converter 110 and the analog input signal V
Amplify the difference from in. The output of the difference amplifier 111 is transferred to the circuit 104 in the second stage.
【００９１】２段目の回路１０４においては、１段目の
回路１０３の差分増幅器１１１の出力に対して、１段目
の回路１０３と同様の動作が行われる。また、３段目の
回路１０５においては、２段目の回路１０４の差分増幅
器１１１の出力に対して、１段目の回路１０３と同様の
動作が行われる。そして、２段目の回路１０４から中上
位２ビットのデジタル出力（２5 ，２4 ）が得られ、３
段目の回路１０５から中下位２ビットのデジタル出力
（２3 ，２2 ）が得られる。In the second-stage circuit 104, the same operation as that of the first-stage circuit 103 is performed on the output of the difference amplifier 111 of the first-stage circuit 103. In the circuit 105 of the third stage, the same operation as that of the circuit 103 of the first stage is performed on the output of the difference amplifier 111 of the circuit 104 of the second stage. Then, a digital output (2 5 , 2 4 ) of middle and upper 2 bits is obtained from the second stage circuit 104,
From the circuit 105 at the stage, a digital output (2 3 , 2 2 ) of 2 lower middle bits is obtained.
【００９２】４段目の回路１０６においては、３段目の
回路１０５の差分増幅器１１１の出力に対して、サブＡ
／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビッ
トのデジタル出力（２1 ，２0 ）が得られる。In the circuit 106 at the fourth stage, the output of the differential amplifier 111 of the circuit 105 at the third stage is
The / D converter 109 performs A / D conversion, and a digital output (2 1 , 2 0 ) of lower 2 bits is obtained.
【００９３】１〜４段目の回路１０３〜１０６のデジタ
ル出力は各ラッチ回路１０７を経て同時に出力回路１０
８に到達する。すなわち、各ラッチ回路１０７は各回路
１０３〜１０６のデジタル出力の同期をとるために設け
られている。The digital outputs of the circuits 103 to 106 of the first to fourth stages pass through the respective latch circuits 107 and are simultaneously output to the output circuit 10.
Reach 8. That is, each latch circuit 107 is provided to synchronize the digital output of each of the circuits 103 to 106.
【００９４】出力回路１０８はアナログ入力信号Ｖinの
１０ビットのデジタル出力Ｄout を必要な場合はデジタ
ル補正処理後パラレル出力する。The output circuit 108 outputs a 10-bit digital output Dout of the analog input signal Vin in parallel after digital correction processing if necessary.
【００９５】このように、アナログ−デジタル変換回路
１０１においては、各段の回路１０３〜１０５におい
て、アナログ入力信号Ｖinまたは前段の回路１０３，１
０４の差分増幅器１１１の出力と、その段の回路１０３
〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差
分増幅器１１１によって増幅される。As described above, in the analog-digital conversion circuit 101, in each of the circuits 103 to 105, the analog input signal Vin or the preceding circuits 103, 1
04, the output of the differential amplifier 111 and the circuit 103 at that stage.
The difference between the D / A conversion result of the digital output of .about.
【００９６】そのため、変換ビット数が増大してＬＳＢ
が小さくなっても、サブＡ／Ｄコンバータ１０９を構成
する各コンパレータの分解能を実質的に向上させること
が可能になり、十分な変換精度が得られる。Therefore, the number of conversion bits increases and LSB
Is smaller, the resolution of each comparator constituting the sub-A / D converter 109 can be substantially improved, and sufficient conversion accuracy can be obtained.
【００９７】図７は図６のアナログ−デジタル変換回路
１０１におけるサブＡ／Ｄコンバータ１０９およびＤ／
Ａコンバータ１１０の回路図である。図７のサブＡ／Ｄ
コンバータ１０９は全並列比較（フラッシュ）方式サブ
Ａ／Ｄコンバータであり、Ｄ／Ａコンバータ１１０は容
量アレイ方式Ｄ／Ａコンバータである。FIG. 7 shows a sub A / D converter 109 and a D / D converter in the analog-to-digital conversion circuit 101 of FIG.
FIG. 2 is a circuit diagram of an A converter 110. Sub A / D of FIG.
Converter 109 is an all-parallel comparison (flash) type sub-A / D converter, and D / A converter 110 is a capacitance array type D / A converter.
【００９８】サブＡ／Ｄコンバータ１０９は、ｎ個の抵
抗Ｒ、およびｎ個のコンパレータＤ１〜Ｄｎから構成さ
れる。これらのコンパレータＤ１〜Ｄｎとして第１の実
施例の差動型電圧比較器が用いられる。The sub-A / D converter 109 comprises n resistors R and n comparators D1 to Dn. The differential voltage comparator of the first embodiment is used as these comparators D1 to Dn.
【００９９】すべての抵抗Ｒは同じ抵抗値を有し、高電
位側基準電圧ＶＲＴを受けるノードＮ３１と低電位側基
準電圧ＶＲＢを受けるノードＮ３２との間に直列に接続
されている。ここで、ノードＮ３２とノードＮ３１との
間のｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそ
れぞれＶＲ（１）〜ＶＲ（ｎ）とする。All resistors R have the same resistance value, and are connected in series between node N31 receiving high potential side reference voltage VRT and node N32 receiving low potential side reference voltage VRB. Here, the potentials of the nodes N41 to N4n between the n resistors R between the node N32 and the node N31 are denoted by VR (1) to VR (n), respectively.
【０１００】各コンパレータＤ１〜Ｄｎの正入力端子に
は入力信号ＶＩ（アナログ入力信号Ｖinまたは前段の回
路１０３〜１０５の差分増幅器１１１の出力）が入力さ
れる。また、各コンパレータＤ１〜Ｄｎの負入力端子に
は、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜
ＶＲ（ｎ）が印加される。The input signal VI (analog input signal Vin or the output of the differential amplifier 111 of the preceding circuits 103 to 105) is input to the positive input terminals of the comparators D1 to Dn. Negative input terminals of the comparators D1 to Dn are connected to potentials VR (1) to N4 of nodes N41 to N4n, respectively.
VR (n) is applied.
【０１０１】それにより、各コンパレータＤ１〜Ｄｎの
出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ
（ｎ）よりも高い場合には、ハイレベルとなり、それぞ
れ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低
い場合には、ローレベルとなる。As a result, the output of each of the comparators D1 to Dn corresponds to the potential of the input signal VI corresponding to the potential VR (1) to VR (1).
When the input signal VI is higher than (n), the input signal VI becomes low level.
【０１０２】Ｄ／Ａコンバータ１１０は、アレイ状に接
続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆ
ｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ
１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから
構成される。The D / A converter 110 includes n switches E1 to En, F1 to F1 connected in an array.
n, G1 to Gn, H1 to Hn, n positive-side capacitors B
1 to Bn and n negative-side capacitors C1 to Cn.
【０１０３】コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべ
て同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方
の端子（以下、出力端子と呼ぶ）からは差動正側出力電
圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一
方の端子（以下、出力端子という）からは差動負側出力
電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ
１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。The capacitors B1 to Bn and C1 to Cn all have the same capacitance value c. A differential positive output voltage VDA (+) is generated from one of the terminals of the capacitors B1 to Bn (hereinafter, referred to as an output terminal), and is different from one of the terminals of the capacitors C1 to Cn (hereinafter, referred to as an output terminal). The negative output voltage VDA (−) is generated. Note that each capacitor B
The other terminals of 1 to Bn and C1 to Cn are called input terminals.
【０１０４】各スイッチＥ１〜Ｅｎの一方の端子はノー
ドＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂ
ｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎ
の一方の端子はノードＮ３１に接続され、他方の端子は
コンデンサＣ１〜Ｃｎの入力端子に接続されている。各
スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続
され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に
接続されている。各スイッチＨ１〜Ｈｎの一方の端子は
ノードＮ３２に接続され、他方の端子はコンデンサＣ１
〜Ｃｎの入力端子に接続されている。One terminal of each of switches E1 to En is connected to node N31, and the other terminal is connected to capacitors B1 to B2.
n input terminals. Each switch F1 to Fn
Is connected to the node N31, and the other terminal is connected to the input terminals of the capacitors C1 to Cn. One terminal of each of the switches G1 to Gn is connected to the node N32, and the other terminal is connected to input terminals of the capacitors B1 to Bn. One terminal of each of the switches H1 to Hn is connected to the node N32, and the other terminal is connected to the capacitor C1.
To Cn.
【０１０５】各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパ
レータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作す
る。例えば、コンパレータＤｎの出力がハイレベルの場
合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎ
はオフする。逆に、コンパレータＤｎの出力がローレベ
ルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧ
ｎ，Ｆｎがオンする。Each of the switches E1 to En, F1 to Fn, G1
To Gn and H1 to Hn are switches of the same number, respectively.
Construct a continuous switch. For example, switches E1, F1,
G1 and H1 are connected in series, and switches En, Fn, Gn,
Hn is also one. The switches E1 to En, F
1 to Fn, G1 to Gn, and H1 to Hn perform on / off operations according to the output levels of the comparators D1 to Dn, respectively. For example, when the output of the comparator Dn is at a high level, the switches En and Hn are turned on, and the switches Gn and Fn are turned on.
Turns off. Conversely, when the output of the comparator Dn is at low level, the switches En and Hn are turned off and the switch G
n and Fn are turned on.
【０１０６】サブＡ／Ｄコンバータ１０９を構成するコ
ンパレータＤ１の出力はオープン状態になっている。ま
た、スイッチＥ１，Ｆ１が所定のタイミングでオン状態
に固定され、スイッチＧ１，Ｈ１が所定のタイミングで
オフ状態に固定される。The output of the comparator D1 constituting the sub A / D converter 109 is open. Further, the switches E1 and F1 are fixed to an on state at a predetermined timing, and the switches G1 and H1 are fixed to an off state at a predetermined timing.
【０１０７】サブＡ／Ｄコンバータ１０９の入力信号Ｖ
Ｉの電圧範囲は高電位側基準電圧ＶＲＴから低電位側基
準電圧ＶＲＢまでである。すなわち、サブＡ／Ｄコンバ
ータ１０９の入力信号ＶＩが低電位側基準電圧ＶＲＢを
下回ることはない。したがって、コンパレータＤ１の出
力は必ずハイレベルになる。そこで、コンパレータＤ１
の出力に関係なく、各スイッチＥ１，Ｇ１，Ｆ１，Ｈ１
のオフ状態を所定のタイミングで固定することができ
る。Input signal V of sub A / D converter 109
The voltage range of I is from the high potential side reference voltage VRT to the low potential side reference voltage VRB. That is, the input signal VI of the sub-A / D converter 109 does not fall below the low-potential-side reference voltage VRB. Therefore, the output of the comparator D1 always goes to the high level. Therefore, the comparator D1
Switch E1, G1, F1, H1
Can be fixed at a predetermined timing.
【０１０８】次に、Ｄ／Ａコンバータ１１０の動作を説
明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力
端子および出力端子の電位が共に０Ｖであり、各スイッ
チＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎは
すべてオフしている。したがって、初期条件では、すべ
てのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電
荷（電気量）Ｑ１＝０である。Next, the operation of the D / A converter 110 will be described. In the initial condition, the potentials of the input terminals and the output terminals of the capacitors B1 to Bn are both 0 V, and the switches E1 to En, F1 to Fn, G1 to Gn, and H1 to Hn are all off. Therefore, in the initial condition, the electric charge (electric quantity) Q1 = 0 stored in all the capacitors B1 to Bn and C1 to Cn.
【０１０９】ここで、ｎ個のコンパレータＤ１〜Ｄｎの
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表され
る。Here, when the m outputs of the n comparators D1 to Dn become high level, m of the switches E1 to En are turned on and (nm) switches are turned off, Of the switches G1 to Gn, (nm) switches are on and m switches are off. These switches E1 to En, G1 to
According to the on / off operation of Gn, all the capacitors B1
The electric charge Q2 stored in Bn is represented by the following equation (A1).
【０１１０】 Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋）） ｃ…（Ａ１） 電荷保存則より、Ｑ１＝Ｑ２である。したがって、差動
正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。Q2 = m (VRT−VDA (+)) c + (nm) (VRB−VDA (+)) c (A1) According to the law of conservation of charge, Q1 = Q2. Therefore, the differential positive output voltage VDA (+) is represented by the following equation (A2).
【０１１１】 ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２） 一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ
動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は次式（Ａ３）で表される。VDA (+) = VRB + m (VRT−VRB) / n (A2) On the other hand, when m outputs among the n comparators D1 to Dn become high level, among the switches H1 to Hn, m switches on, (nm) switches off, and each switch F
Among (1 to Fn), (nm) are turned on and m are turned off. According to the on / off operations of the switches H1 to Hn and F1 to Fn, the electric charge Q3 stored in all the capacitors C1 to Cn is represented by the following equation (A3).
【０１１２】 Ｑ２＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−）） ｃ…（Ａ３） 電荷保存則より、Ｑ１＝Ｑ３である。したがって、差動
負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。Q2 = (nm) (VRT−VDA (−)) c + m (VRB−VDA (−)) c (A3) According to the law of conservation of charge, Q1 = Q3. Therefore, the differential negative output voltage VDA (-) is represented by the following equation (A4).
【０１１３】 ＶＤＡ（−）＝ＶＲＢ−（ｍ−１）（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４） したがって、上式（Ａ２），（Ａ４）より、差分電圧Δ
ＶＤＡは式（Ａ５）で表される。VDA (−) = VRB− (m−1) (VRT−VRB) / n (A4) Therefore, according to the above equations (A2) and (A4), the difference voltage Δ
VDA is represented by equation (A5).
【０１１４】 ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−） ＝ＶＲＢ−ＶＲＴ＋（ｍ−１）（ＶＲＴ−ＶＲＢ）／ｎ−（ＶＲＴ−ＶＲＢ） ／ｎ…（Ａ５） 本実施例のアナログ−デジタル変換回路においては、サ
ブＡ／Ｄコンバータ１０９のコンパレータＤ１〜Ｄｎと
して第１の実施例の差動型電圧比較器が用いられ、かつ
各段の差分増幅器１１１に第２の実施例の演算増幅器が
用いられているので、雑音の影響を除去しつつ高速動作
が可能となる。したがって、ビット数が多くかつ分解能
が高く、高速動作が可能で高精度なアナログ−デジタル
変換回路が実現される。ΔVDA = VDA (+) − VDA (−) = VRB−VRT + (m−1) (VRT−VRB) / n− (VRT−VRB) / n (A5) Analog-digital conversion of the present embodiment In the circuit, the differential voltage comparator of the first embodiment is used as the comparators D1 to Dn of the sub A / D converter 109, and the operational amplifier of the second embodiment is used as the difference amplifier 111 of each stage. Therefore, high-speed operation can be performed while eliminating the influence of noise. Therefore, a high-precision analog-to-digital conversion circuit with a large number of bits, high resolution, high-speed operation, and a high accuracy is realized.
【０１１５】なお、図７のザブＡ／Ｄコンバータ１０９
においては、コンパレータＤ１〜Ｄｎが入力信号ＶＩを
複数の基準電位と比較しているが、本発明の電圧比較器
は入力信号を少なくとも１つの基準電位と比較する場合
にも適用することができる。Incidentally, the Zab A / D converter 109 shown in FIG.
In the above, the comparators D1 to Dn compare the input signal VI with a plurality of reference potentials, but the voltage comparator of the present invention can be applied to a case where the input signal is compared with at least one reference potential.
【０１１６】また、上記実施例では、本発明の電圧比較
器を多段パイプライン構成のアナログ−デジタル変換回
路に適用した場合を説明したが、本発明の電圧比較器
は、ΔΣ（デルタシグマ）型や逐次比較型のアナログ−
デジタル変換回路にも適用することができる。Further, in the above embodiment, the case where the voltage comparator of the present invention is applied to an analog-to-digital conversion circuit having a multi-stage pipeline configuration has been described. However, the voltage comparator of the present invention has a ΔΣ (delta sigma) type. Or successive approximation type analog
The present invention can be applied to a digital conversion circuit.
【図１】本発明の第１の実施例における差動型電圧比較
器の回路図である。FIG. 1 is a circuit diagram of a differential voltage comparator according to a first embodiment of the present invention.
【図２】図１の差動型電圧比較器の動作を説明するため
の図である。FIG. 2 is a diagram for explaining the operation of the differential voltage comparator of FIG.
【図３】本発明の第２の実施例における演算増幅器の回
路図である。FIG. 3 is a circuit diagram of an operational amplifier according to a second embodiment of the present invention.
【図４】バイアス電圧発生回路の回路図である。FIG. 4 is a circuit diagram of a bias voltage generation circuit.
【図５】図３の演算増幅器の動作を説明するための図で
ある。FIG. 5 is a diagram for explaining the operation of the operational amplifier of FIG. 3;
【図６】本発明の第３の実施例における多段パイプライ
ン構成を有するアナログ−デジタル変換回路の構成を示
すブロック図である。FIG. 6 is a block diagram showing a configuration of an analog-digital conversion circuit having a multi-stage pipeline configuration according to a third embodiment of the present invention.
【図７】図６のアナログ−デジタル変換回路におけるサ
ブＡ／ＤコンバータおよびＤ／Ａコンバータの回路図で
ある。FIG. 7 is a circuit diagram of a sub A / D converter and a D / A converter in the analog-to-digital conversion circuit of FIG. 6;
【図８】従来の差動型電圧比較器の回路図である。FIG. 8 is a circuit diagram of a conventional differential voltage comparator.
【図９】図８の差動型電圧比較器の動作を説明するため
の図である。9 is a diagram for explaining the operation of the differential voltage comparator of FIG.
【図１０】ＣＭＯＳスイッチの構成を示す回路図であ
る。FIG. 10 is a circuit diagram showing a configuration of a CMOS switch.
１，２，１１，２１，３１ ＰＭＯＳトランジスタ ３，４，１２，２２，３２ ＮＭＯＳトランジスタ ７，３３ 定電流源 １０ 差動増幅回路 ３０ バイアス電圧発生回路 ＳＷ１１〜ＳＷ１３，ＳＷ２１〜ＳＷ２３，ＳＷ３０，
ＳＷＡ，ＳＷＢ スイッチ １０９ サブＡ／Ｄコンバータ １１１ 差分増幅器1,2,11,21,31 PMOS transistor 3,4,12,22,32 NMOS transistor 7,33 Constant current source 10 Differential amplifier 30 Bias voltage generator SW11-SW13, SW21-SW23, SW30,
SWA, SWB switch 109 Sub A / D converter 111 Difference amplifier
Claims (17)
比較器において、比較動作開始から一定時間後に出力を
開始することを特徴とする電圧比較器。1. A voltage comparator having one and the other output terminals, wherein output starts after a fixed time from the start of the comparison operation.
よび他方の出力端子を有する電圧比較器において、雑音
の発生時に前記一方および他方の出力端子間が実質的に
短絡状態にされ、雑音が実質的に消滅した後に前記一方
および他方の出力端子間が開放状態にされることを特徴
とする電圧比較器。2. A voltage comparator having one and the other output terminals outputting mutually complementary output signals, wherein when the noise is generated, the one and the other output terminals are substantially short-circuited, and the noise is substantially reduced. A voltage comparator wherein the output terminal between the one and the other terminals is left open after the power supply has disappeared.
力される第１および第２の入力電圧を比較し、比較結果
を互いに相補な第１および第２の出力電圧としてそれぞ
れ一方および他方の出力端子から出力する電圧比較器に
おいて、前記一方および他方の入力端子への前記第１お
よび第２の入力電圧の入力前に前記一方および他方の出
力端子間が実質的に短絡状態にされ、前記一方および他
方の入力端子への前記第１および第２の入力電圧の入力
から一定時間遅延して前記一方および他方の出力端子間
が開放状態にされることを特徴とする電圧比較器。3. The first and second input voltages input to one and the other input terminals are respectively compared, and the comparison result is set as the first and second output voltages complementary to each other as the one and the other output terminals, respectively. In the voltage comparator, the one and the other output terminals are substantially short-circuited before the input of the first and second input voltages to the one and the other input terminals, A voltage comparator characterized in that the one and the other output terminals are opened after a certain time delay from the input of the first and second input voltages to the other input terminal.
力される第１および第２の差分入力電圧を比較し、比較
結果を互いに相補な第１および第２の出力電圧として一
方および他方の出力端子から出力する電圧比較器におい
て、前記一方および他方の入力端子への前記第１および
第２の差分入力電圧の入力前に前記一方および他方の出
力端子間が実質的に短絡状態にされ、前記一方および他
方の入力端子への前記第１および第２の差分入力電圧の
入力から一定時間遅延して前記一方および他方の出力端
子間が開放状態にされることを特徴とする電圧比較器。4. The first and second differential input voltages input to one and the other input terminals are compared, and the comparison result is set as the first and second output voltages complementary to each other as one and the other output terminal. The one and the other output terminals are substantially short-circuited before the first and second differential input voltages are input to the one and the other input terminals. And a delay between input of the first and second differential input voltages to the other input terminal for a fixed time to open the one and other output terminals.
他方の出力端子とを有する差動増幅回路と、 前記一方の入力端子と前記一方の出力端子との間に接続
された第１のスイッチと、 前記他方の入力端子と前記他方の出力端子との間に接続
された第２のスイッチと、 前記一方の入力端子に接続された第１の容量と、 前記他方の入力端子に接続された第２の容量と、 前記一方の出力端子と前記他方の出力端子との間に接続
された第３のスイッチとを備え、 前記第１、第２および第３のスイッチがオン状態にされ
るとともに、前記第１の容量の入力端に第１の入力電圧
が与えられ、かつ前記第２の容量の入力端に第２の入力
電圧が与えられた後、 前記第１および第２のスイッチがオフ状態にされるとと
もに、前記第１の容量の前記入力端に第３の入力電圧が
与えられ、かつ前記第２の容量の前記入力端に第４の入
力電圧が与えられ、一定時間後、前記第３のスイッチが
オフ状態にされることを特徴とする電圧比較器。5. A differential amplifier circuit having one and the other input terminals and one and the other output terminal; and a first switch connected between the one input terminal and the one output terminal. A second switch connected between the other input terminal and the other output terminal; a first capacitor connected to the one input terminal; and a second switch connected to the other input terminal. And a third switch connected between the one output terminal and the other output terminal, wherein the first, second, and third switches are turned on, After the first input voltage is applied to the input terminal of the first capacitor and the second input voltage is applied to the input terminal of the second capacitor, the first and second switches are turned off. And the input terminal of the first capacitor And a fourth input voltage is applied to the input terminal of the second capacitor, and after a predetermined time, the third switch is turned off. .
た第１のトランジスタと、 前記第１の電源電位と前記他方の出力端子との間に接続
された第２のトランジスタと、 第２の電源電位と前記一方の出力端子との間に接続され
た第３のトランジスタと、 前記第２の電源電位と前記他方の出力端子との間に接続
された第４のトランジスタと、 前記第１の電源電位と前記第１および第２のトランジス
タとの間の経路または前記第２の電源電位と前記第３お
よび第４のトランジスタとの間の経路に介挿された定電
流源とを含み、 前記第１のトランジスタの制御電極は前記一方の入力端
子に接続され、 前記第２のトランジスタの制御電極は前記他方の入力端
子に接続されたことを特徴とする請求項５記載の電圧比
較器。6. The differential amplifier circuit, comprising: a first transistor connected between a first power supply potential and the one output terminal; and a first transistor connected between the first power supply potential and the other output terminal. A second transistor connected therebetween, a third transistor connected between a second power supply potential and the one output terminal, and a third transistor connected between the second power supply potential and the other output terminal. A path between the first power supply potential and the first and second transistors or a path between the second power supply potential and the third and fourth transistors. A control electrode of the first transistor is connected to the one input terminal, and a control electrode of the second transistor is connected to the other input terminal. The electronic device according to claim 5, Comparator.
御電極に所定バイアス電圧が与えられることを特徴とす
る請求項６記載の電圧比較器。7. The voltage comparator according to claim 6, wherein a predetermined bias voltage is applied to control electrodes of said third and fourth transistors.
各々は、第１導電チャネル型トランジスタおよび第２導
電チャネル型トランジスタからなる相補型スイッチであ
ることを特徴とする請求項５、６または７記載の電圧比
較器。8. The semiconductor device according to claim 5, wherein each of said first, second and third switches is a complementary switch comprising a first conductive channel type transistor and a second conductive channel type transistor. Or the voltage comparator according to 7.
間に接続された第４のスイッチと、 前記他方の入力端子と前記所定の電圧源との間に接続さ
れた第５のスイッチとをさらに備え、 前記第３のスイッチがオン状態のときに前記第４および
第５のスイッチがオン状態にされ、前記第３のスイッチ
がオフ状態のときに前記第４および第５のスイッチがオ
フ状態にされることを特徴とする請求項５〜８のいずれ
かに記載の電圧比較器。9. A fourth switch connected between the one input terminal and a predetermined voltage source, and a fifth switch connected between the other input terminal and the predetermined voltage source. The fourth and fifth switches are turned on when the third switch is turned on, and the fourth and fifth switches are turned on when the third switch is turned off. 9. The voltage comparator according to claim 5, wherein the voltage comparator is turned off.
および他方の出力端子を有する演算増幅器において、雑
音の発生時に前記一方および他方の出力端子間が実質的
に短絡状態にされ、雑音が実質的に消滅した後に前記一
方および他方の出力端子間が開放状態にされることを特
徴とする演算増幅器。10. An operational amplifier having one and the other output terminals outputting mutually complementary output signals, wherein the one and the other output terminals are substantially short-circuited when noise is generated, and the noise is substantially reduced. Wherein the one and the other output terminals are left open after disappearing.
入力される第１および第２の入力電圧を差動増幅し、互
いに相補な第１および第２の出力電圧を一方および他方
の出力端子から出力する演算増幅器において、前記一方
および他方の入力端子への前記第１および第２の入力電
圧の入力前に前記一方および他方の出力端子間が実質的
に短絡状態にされ、前記一方および他方の入力端子への
前記第１および第２の入力電圧の入力から一定時間遅延
して前記一方および他方の出力端子間が開放状態にされ
ることを特徴とする演算増幅器。11. A differential amplifier for first and second input voltages input to one and the other input terminals, respectively, and outputs first and second output voltages complementary to each other from the one and the other output terminals. An operational amplifier that substantially short-circuits the one and other output terminals before inputting the first and second input voltages to the one and other input terminals, An operational amplifier, characterized in that the one and the other output terminals are opened after a certain time delay from the input of the first and second input voltages to the terminals.
入力される第１および第２の差分入力電圧を差動増幅
し、互いに相補な第１および第２の出力電圧を一方およ
び他方の出力端子から出力する演算増幅器において、前
記一方および他方の入力端子への前記第１および第２の
差分入力電圧の入力前に前記一方および他方の出力端子
間が実質的に短絡状態にされ、前記一方および他方の入
力端子への前記第１および第２の差分入力電圧の入力か
ら一定時間遅延して前記一方および他方の出力端子間が
開放状態にされることを特徴とする演算増幅器。12. A differential amplification of first and second differential input voltages respectively input to one and the other input terminals, and mutually complementary first and second output voltages are output from the one and the other output terminals. An output operational amplifier, wherein the one and the other output terminals are substantially short-circuited before the input of the first and second differential input voltages to the one and the other input terminals; An operational amplifier, wherein the one and the other output terminals are opened after a predetermined time delay from the input of the first and second differential input voltages to the input terminals.
とそれぞれ比較する複数のコンパレータを含み、各コン
パレータが請求項１〜９のいずれかに記載の電圧比較器
からなることを特徴とするアナログ−デジタル変換器。13. An analog-to-digital converter comprising a plurality of comparators for respectively comparing an input voltage with at least one reference potential, each comparator comprising the voltage comparator according to claim 1. Description: converter.
を有し、各段が請求項１３記載のアナログ−デジタル変
換器、デジタル−アナログ変換器および差分増幅器を含
むことを特徴とするアナログ−デジタル変換回路。14. An analog-to-digital converter having a multi-stage pipeline configuration comprising a plurality of stages, wherein each stage includes the analog-to-digital converter, the digital-to-analog converter, and the difference amplifier according to claim 13. circuit.
を有し、各段がアナログ−デジタル変換器、デジタル−
アナログ変換器および差分増幅器を含み、各差分増幅器
が請求項１０、１１または１２記載の演算増幅器を含む
ことを特徴とするアナログ−デジタル変換回路。15. A multi-stage pipeline configuration comprising a plurality of stages, each stage comprising an analog-digital converter, a digital-
An analog-to-digital conversion circuit comprising an analog converter and a differential amplifier, wherein each differential amplifier comprises the operational amplifier according to claim 10, 11 or 12.
および他方の出力端子を有する差動増幅回路と、前記一
方の入力端子に接続された第１の容量と、前記他方の入
力端子に接続された第２の容量とを備えた電圧比較器の
動作方法であって、 前記一方の入力端子と前記一方の出力端子との間、前記
他方の入力端子と前記他方の出力端子との間および前記
一方の出力端子と前記他方の出力端子との間をそれぞれ
実質的に短絡状態にするとともに、前記第１の容量の入
力端に第１の入力電圧を与え、かつ前記第２の容量の入
力端に第２の入力電圧を与えた後、 前記一方の入力端子と前記一方の出力端子との間および
前記他方の入力端子と前記他方の出力端子との間をそれ
ぞれ開放状態にするとともに、前記第１の容量の前記入
力端に第３の入力電圧を与え、かつ前記第２の容量の前
記入力端に第４の入力電圧を与え、一定時間後、前記一
方の出力端子と前記他方の出力端子との間を開放状態に
することを特徴とする電圧比較器の動作方法。16. A differential amplifier circuit having one and other input terminals and one and another output terminal, a first capacitor connected to the one input terminal, and a first capacitor connected to the other input terminal. A method of operating a voltage comparator comprising a second capacitor, wherein the voltage comparator comprises: a first input terminal and the one output terminal; a second input terminal and the other output terminal; Between the output terminal of the first capacitor and the other output terminal are substantially short-circuited, a first input voltage is applied to the input terminal of the first capacitor, and the input terminal of the second capacitor is connected to the input terminal of the second capacitor. After applying the second input voltage, the connection between the one input terminal and the one output terminal and the connection between the other input terminal and the other output terminal are opened, and the first A third input to said input end of a capacity of And applying a fourth input voltage to the input terminal of the second capacitor, and after a certain time, opening between the one output terminal and the other output terminal. How to operate the voltage comparator.
端子との間が実質的に短絡状態のときに前記一方および
他方の出力端子に所定の電圧を印加し、 前記一方の出力端子と前記他方の出力端子との間が開放
状態のときに前記一方および他方の出力端子を前記所定
の電圧から遮断することを特徴とする請求項１６記載の
電圧比較器の動作方法。17. When a predetermined short circuit is applied between the one output terminal and the other output terminal, a predetermined voltage is applied to the one output terminal and the other output terminal. 17. The method according to claim 16, wherein the one and the other output terminals are cut off from the predetermined voltage when the connection with the other output terminal is open.
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|---|---|---|---|
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- 1997-09-30 JP JP26740297A patent/JP3454689B2/en not_active Expired - Fee Related
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