JPH1083457A - テクスチャ・データ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】テクスチャ・マッピング・チップからフレーム
・バッファ制御器チップへテクスチャ・データを効率的
に転送する装置および方法を提供する。 【解決手段】テクスチャ・マッピング・チップから複数
のフレーム・バッファ制御器チップの１つに転送される
テクセルは、テクセル・アレイ記憶装置に一時的に記憶
される。テクセル・アレイ記憶装置内のテクセル記憶位
置アドレスは、各々が異なるフレーム・バッファ制御器
チップに対応する複数のアドレス記憶装置の１つに記憶
される。複数のフレーム・バッファ制御器チップのうち
テクセル・アレイ記憶装置に記憶されているテクセルの
行先である制御器チップがテクセルを受け取る準備がで
きると、対応するテクセル・アレイ記憶装置の記憶位置
を使用して、テクセル・アレイ記憶装置から該当するフ
レーム・バッファ制御器チップへテクセルが転送され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にはテクス
チャ・マッピングを行うコンピュータ・グラフィックス
・システムに関するもので、特に回路基板の間で転送さ
れるテクスチャ・データをバッファリングするシステム
および方法に関するものである。

【０００２】

【従来の技術】コンピュータ・グラフィックス・システ
ムは、２次元表示画面上でオブジェクトのグラフィック
表現を表示するために一般に使用される。現在のコンピ
ュータ・グラフィックス・システムは、高度に細密な表
現を提供することができ、種々のアプリケーションにお
いて使用されている。

【０００３】典型的なコンピュータ・グラフィックス・
システムにおいては、表示画面に表現されるべきオブジ
ェクトは、複数のグラフィックス・プリミティブに分解
される。プリミティブは、グラフィックス・ピクチャの
基本コンポーネントであって、点、線、ベクトルおよび
三角形のような多角形を含む場合がある。典型的ハード
ウェア／ソフトウェア方式は、画面上に表現される１つ
または複数のオブジェクトの画像を表現するグラフィッ
クス・プリミティブを、２次元表示画面上にレンダリン
グ(rendering)または描画するように実施される。

【０００４】レンダリングされるべき３次元オブジェク
トを定義するプリミティブは、典型的には、ホスト・コ
ンピュータによってプリミティブ・データとして定義さ
れ提供される。例えば、あるプリミティブが三角形であ
るとすれば、ホスト・コンピュータは、三角形の各頂点
のｘ，ｙ，ｚ座標および各頂点のＲ、Ｇ、Ｂカラー値と
して、そのプリミティブを定義する。レンダリング・ハ
ードウェアは、プリミティブ・データを補間して、各ピ
クセルを表現するため画面上オンにする表示画面ピクセ
ルおよび各ピクセルに関するＲ，Ｇ，Ｂ値を計算する。

【０００５】初期のグラフィックス・システムは、複雑
な３次元のオブジェクトを表現またはモデル化する場合
十分に現実的な形態で画像を表示することができなかっ
た。そのようなシステムによって表示される画像は、極
端になめらかな表面をしていて、モデル化されたオブジ
ェクトに存在するテクスチャ、凹凸、スクラッチ、陰影
およびその他の表面細部に欠けていた。

【０００６】このため、表面細部が改善された画像を表
示するいくつかの方法が開発された。テクスチャ・マッ
ピング手法はそのような方法の１つであって、これは、
先ず、テクスチャ(textureすなわち表面模様)と呼ばれ
るソース画像を３次元オブジェクトの面にマッピング
し、次に、その３次元オブジェクを２次元グラフィック
ス表示画面にマップして、その結果生成される画像を表
示する。一般にマップされたテクスチャの細部の面特性
は、カラー、鏡面反射、ベクトル摂動、反射、透明性、
陰影、表面不規則性および階調度を含む。

【０００７】テクスチャ・マッピングは、テクスチャの
１つまたは複数のテクセル(texelすなわち点要素)を、
テクスチャがマップされる先のオブジェクトの表示部分
の点要素（すなわちピクセルまたは画素）に対応させる
ことを意味する。テクスチャ・マッピング・ハードウェ
アは、テクスチャ・マップにおけるテクセルがオブジェ
クトを表現する表示画面のピクセルに対応する形態を標
示する情報を伝統的に備えている。テクスチャ・マップ
における各テクセルは、２次元テクスチャ・マップにお
けるその位置を識別するＳおよびＴ座標によって定義さ
れる。各ピクセル毎に、該ピクセルに対応する１つまた
は複数のテクセルが、テクスチャ・マップから取り出さ
れ、表示画面上でテクスチャ化されたオブジェクトを表
現するため該ピクセルに対して生成される最終的Ｒ，
Ｇ，Ｂ値と統合される。

【０００８】オブジェクト・プリミティブのピクセルの
各々は、オブジェクトのあらゆる表現についてテクスチ
ャ・マップにおける単一のテクセルと１対１の対応関係
でマップすることはできない点理解されるべきである。
例えば、オブジェクトが表示画面上で表示される場合表
示位置に接近すればする程、オブジェクトは一層大きく
表現される。オブジェクトが表示画面上大きく表現され
る程、テクスチャの表現はより詳細になる。従って、オ
ブジェクトが表示画面の大部分を使う時、オブジェクト
を表示画面で表現するため多数のピクセルが使用され、
オブジェクトを表現する各ピクセルは、テクスチャ・マ
ップにおける１つのテクセルと１対１の対応関係をもっ
てマップされるか、あるいは、単１のテクセルが複数の
ピクセルに対応することもある。しかし、逆にオブジェ
クトが表示画面の相対的に小さい部分を占める時、オブ
ジェクトを表示画面で表現するため相対的に少ないピク
セルが使用され、テクスチャの表現は粗くなり、従っ
て、各ピクセルは複数のテクセルに対応することにな
る。テクスチャがオブジェクトの小さい部分にマップさ
れる場合、各ピクセルは、また、複数のテクセルにマッ
プされる可能性がある。この結果、典型的には、ピクセ
ルの各々毎に、複数のテクセルに対応し、かつ、そのピ
クセルへ対応するテクセルの平均を表すテクセル・デー
タが計算される。

【０００９】典型的テクスチャ・マッピング・ハードウ
ェア・システムは、レンダリングされるオブジェクトに
関連するテクスチャを表現するデータを記憶するローカ
ル・メモリを含む。上述のように、１つのピクセルが複
数のテクセルに対応する場合がある。平均値を生成する
ためテクスチャ・マッピング・ハードウェアがローカル
・メモリから１つのピクセルに対応する多数のテクセル
を読み取らねばならないとすれば、多数のメモリ読み出
し動作と多数のテクセル値の平均算出演算が必要とな
り、これは時間浪費的であってシステム処理能力を低下
させる原因となるであろう。

【００１０】この問題を解決するため、各テクスチャ毎
に一連のＭＩＰマップを作成し、レンダリングされるテ
クスチャのＭＩＰマップをテクスチャ・マッピング・ハ
ードウェアのローカル・メモリに記憶する方式が開発さ
れた。あるテクスチャに関するＭＩＰマップは、テクス
チャ・マップに直接対応する基本マップならびにそれ以
外の一連のフィルタされたマップを含み、この場合、連
続するマップは前後で、２の自乗のサイズで減少する。
図１は１組のＭＩＰマップの例を示す。（注：ＭＩＰ
は、multum in parvoの頭文字をとったもので、「小さ
い場所の多数の事柄」を意味する）。図１のＭＩＰマッ
プは、サイズ的に８×８テクセルである基本マップ１０
０の他、それぞれサイズ４×４、２×２ならびに１×１
テクセルである一連のマップ１０２、１０４および１０
８を含む。

【００１１】４×４マップ１０２は、基本マップ１００
をフィルタ（すなわち比例減少）することによって生成
されるが、具体的には、マップ１０２のテクセルの各々
は、基本マップ１０の４個のテクセルの平均値に対応す
る。例えば、マップ１０２のテクセル１１０は、マップ
１００のテクセル１１２ないし１１５の平均に等しく、
マップ１０２のテクセル１１８および１２０は、マップ
１００のテクセル１２１ないし１２４の平均およびテク
セル１２５ないし１２８の平均にそれぞれ等しい。２×
２マップ１０４は、例えばマップ１０４のテクセル１３
０がマップ１０２のテクセル１１０、１１８、１１９お
よび１２０の平均に等しくなるように、マップ１０２を
フィルタすることによって同様に生成される。マップ１
０８の単一（１×１）テクセルは、マップ１０４の４つ
のテクセルを平均することによって生成される。

【００１２】従来技術のグラフィックス・システムは、
一般的に、ホスト・コンピュータの主メモリからテクス
チャ・マッピング・ハードウェアのローカル・メモリ
へ、表示画面にレンダリングされるプリミティブに関し
て使用されるべきテクスチャに対する完全な一連のＭＩ
Ｐマップをダウンロードする。従って、テクスチャ・マ
ッピング・ハードウェアは、一連のＭＩＰマップのうち
のいずれのマップからもテクスチャ・データをアクセス
することができる。特定のピクセルについてテクセル・
データを提供するためどのマップにアクセスすべきか
は、当該ピクセルがマップするテクセルの数に基づいて
決定される。例えば、ピクセルがテクスチャ・マップの
単一のテクセルと１対１の対応関係でマップする場合
は、基本マップ１００がアクセスされる。しかし、ピク
セルが、４、１６または６４のテクセルへマップすると
すれば、マップ１０２、１０４および１０８が、それぞ
れテクスチャ・マップの４、１６、６４個のテクセルの
平均を表すテクセル・データを保持しているので、それ
らのマップがそれぞれアクセスされる。

【００１３】１つのピクセルが選択されたマップのどの
１つのテクセルにも直接対応せず、複数のテクセルの間
に落ちることがある。このような場合、グラフィックス
・システムによっては、テクセル・データを正確に生成
するため双線形補間(bilinear interpolation)を使う。
１つのピクセルが、１つのＭＩＰマップの複数のテクセ
ル・エントリに対応する場合、使用されるテクセル・デ
ータは、最も近いテクセル・エントリの加重平均であ
る。このように、ピクセルに対応するテクセル・データ
は、単一のマップにおける４つのテクセル・エントリの
加重平均とすることができる。例えば、ピクセルがマッ
プ１０２の１３２で示される位置に対応する場合、その
ピクセルに対応するテクセル・データは、テクセル１１
０、１１８、１９９および１２０の加重平均である。

【００１４】また、ピクセルが一連のＭＩＰマップのど
のマップにも直接対応せず、２つのマップの間に落ちる
こともある。例えば、あるピクセルが、テクスチャ・マ
ップの１より大で４未満の数のテクセルに対応すること
もある。このような場合、所望のテクセル・データを作
成するため、グラフィックス・システムによっては、２
つの近接するＭＩＰマップの間で補間を行う。例えば、
上述のように、１つのピクセルがテクスチャ・マップの
１より大で４未満の数のテクセルに対応するような場
合、マップ１００および１０２によって提供されるテク
セル・データが補間され、該ピクセルに関するテクセル
・データが作成される。単一のマップにおける複数のテ
クセル・エントリの上述の補間と組み合わせられる時、
この方式は、３線形補間(trilinear interpolation)と
して知られるもので、２つの近接するマップのそれぞれ
における４個の近接するテクセル、すなわち８個のテク
セルの加重平均として特定のピクセルに対する所望のテ
クセル・データを生成することができる。

【００１５】

【発明が解決しようとする課題】種々のシステム・エレ
メントによって異なるオブジェクト・プリミティブに関
して種々の動作を同時に実行するパイプライン化された
テクスチャ・マッピング・システムにおいて、システム
の異なるチップまたはボード間で転送されるデータをバ
ッファすることがしばしば必要となる。そのようなシス
テムにおいてデータ・バッファ用ハードウエアのサイ
ズ、コストおよび複雑性を減少することが必要とされて
いる。

【００１６】

【課題を解決するための手段】発明の課題を解決する手
段の１つとして、本発明は、テクスチャ・マッピング・
コンピュータ・グラフィックス・システムにおいて、複
数のテクセルを含むテクスチャ・データをテクスチャ・
マッピング・チップから複数のフレーム・バッファ制御
器チップへ転送する方法を提供する。該方法は、各々の
転送先が特定のフレーム・バッファ制御器チップに指定
されているテクセルを上記テクスチャ・マッピング・チ
ップから受け取るステップ、限定的数の上記テクセルを
テクセル・アレイ記憶装置に一時的に記憶するステッ
プ、それぞれが１つのフレーム・バッファ制御器チップ
に対応する複数の第１の記憶レジスタの各々へ上記テク
セル・アレイ記憶装置から各テクセルを転送するステッ
プ、および上記第１の記憶レジスタから該当するフレー
ム・バッファ制御器チップへ各テクセルを転送するステ
ップを含む。

【００１７】本発明の上記方法におけるテクセル転送の
ステップが、また、上記複数の第１の記憶レジスタの各
々から複数の第２の記憶レジスタの各々へ各テクセルを
転送し、上記第２の記憶レジスタから上記フレーム・バ
ッファ制御器チップへテクセルを転送するステップを含
む。

【００１８】本発明の上記方法は、更に、上記テクセル
・アレイ記憶装置に記憶されたテクセルの各々に関し
て、上記テクセル・アレイ記憶装置内のテクセル記憶位
置アドレスを、上記複数のフレーム・バッファ制御器チ
ップの各々にそれぞれが対応する複数のアドレス記憶装
置の１つに記憶するステップを含む。

【００１９】本発明の上記方法は、更にまた、上記テク
スチャ・マッピング・チップからテクセルを受け取る際
に、各テクセル毎にどのフレーム・バッファ制御器チッ
プが該テクセルの行先であるかを決定するステップ、お
よびどのフレーム・バッファ制御器チップがテクセル受
け取りの最高優先度を有しているかを決定するステップ
を含む。

【００２０】更に、本発明は、発明の課題を解決する別
の手段として、複数のテクセルを記憶するテクスチャ・
マッピング・チップおよび上記テクセルを処理する複数
のフレーム・バッファ制御器チップを含むテクスチャ・
マッピング・コンピュータ・グラフィックス・システム
を提供する。該システムは、上記テクスチャ・マッピン
グ・チップと上記複数のフレーム・バッファ制御器チッ
プの間に配置されるインターフェース装置を含み、この
インターフェース装置は、各々の転送先が特定のフレー
ム・バッファ制御器チップに指定されている限定的数の
上記テクセルを一時的に記憶するテクセル・アレイ記憶
装置、および、上記テクセル・アレイ記憶装置に接続
し、上記テクスチャ・マッピング・チップから上記テク
セル・アレイ記憶装置内の記憶位置へのテクセルの転送
ならびに上記テクセル・アレイ記憶装置から該当するフ
レーム・バッファ制御器チップへのテクセルの転送を制
御する制御装置を備える。

【００２１】本発明の上記インターフェース装置は、ま
た、上記制御装置に接続し、テクセルが記憶されている
上記テクセル・アレイ記憶装置内の記憶位置のアドレス
を記憶する機能を有し、各々が異なるフレーム・バッフ
ァ制御器チップに対応する複数のアドレス記憶装置を備
える。

【００２２】本発明の上記制御装置は、また、上記テク
スチャ・マッピング・チップから上記テクセル・アレイ
記憶装置内の記憶位置へのテクセルの転送を制御する第
１の部分、および上記テクセル・アレイ記憶装置から該
当するフレーム・バッファ制御器チップへのテクセルの
転送を制御する第２の部分を含む。

【００２３】本発明の上記インターフェース装置におい
て、更にまた、上記制御装置の上記第１の部分が、上記
テクスチャ・マッピング・チップに接続して、各テクセ
ルをどのフレーム・バッファ制御器チップに転送すべき
かを決定し、テクセル・アレイ記憶装置アドレスを対応
するアドレス記憶装置へ書き込むことをイネーブルする
復号器を含み、また、制御装置の第２の部分が、上記テ
クセル・アレイ記憶装置からテクセル受け取るため上記
フレーム・バッファ制御器チップすべての相対的優先度
を決定する優先度復号器を含む。

【００２４】更に、本発明の上記インターフェース装置
は、上記テクセル・アレイ記憶装置と対応するフレーム
・バッファ制御器チップの間に接続し、それぞれが１つ
のフレーム・バッファ制御器チップに対応し、該当する
フレーム・バッファ制御器チップへ転送されるテクセル
を一時的に記憶する複数のレジスタを備える。

【００２５】本発明は、発明の課題を解決する更にまた
別の手段として、複数のテクセルを記憶するテクスチャ
・マッピング・チップを含むテクスチャ・マッピング・
コンピュータ・グラフィックス・システムを提供する。
該システムは、また、上記テクスチャ・マッピング・チ
ップに接続し、各々が上記テクスチャ・マッピング・チ
ップから別々の上記テクセルを受け取りそして処理する
複数のフレーム・バッファ制御器チップを含む。該シス
テムは、また、上記テクスチャ・マッピング・チップと
上記複数のフレーム・バッファ制御器チップの間に配置
され、上記テクセルが上記テクスチャ・マッピング・チ
ップから上記フレーム・バッファ制御器チップへ転送さ
れる際にそれらテクセルを一時的に記憶するテクセル・
アレイ記憶装置を含む。

【００２６】本発明の上記システムは、上記テクセル・
アレイ記憶装置に接続し、上記テクスチャ・マッピング
・チップから上記テクセル・アレイ記憶装置内の記憶位
置へのテクセルの転送を制御する第１の部分、および上
記テクセル・アレイ記憶装置から該当するフレーム・バ
ッファ制御器チップへのテクセルの転送を制御する第２
の部分を持つ制御装置を更に備える。

【００２７】本発明の上記システムは、また、上記制御
装置に接続し、テクセルが記憶されている上記テクセル
・アレイ記憶装置内の記憶位置のアドレスを記憶する機
能を有し、各々が異なるフレーム・バッファ制御器チッ
プに対応する複数のアドレス記憶装置を備える。

【００２８】本発明の上記システムにおいて、更にま
た、上記制御装置の上記第１の部分が、上記テクスチャ
・マッピング・チップに接続して、各テクセルをどのフ
レーム・バッファ制御器チップに転送すべきかを決定
し、テクセル・アレイ記憶装置アドレスを対応するアド
レス記憶装置へ書き込むことをイネーブルする復号器を
含み、また、制御装置の第２の部分が、上記テクセル・
アレイ記憶装置からテクセル受け取るため上記フレーム
・バッファ制御器チップすべての相対的優先度を決定す
る優先度復号器を含む。

【００２９】

【発明の実施の形態】

Ｉ. システム概要 図２は、テクスチャ・マッピング・ハードウェアを含む
グラフィックス・システムの１つの実施形態のブロック
図である。本発明は、複数基板間で転送されるデータを
バッファリングするためのインターフェースを対象とし
ている。図示されている実施形態が、基板ならびにチッ
プの数、細分化の形態、バス幅およびデータ転送速度に
関して単なる典型例にすぎないことは理解されるべきで
ある。図示される以外のその他多数の形態を実施するこ
とは可能である。

【００３０】図２に示されているように、システムは、
フロントエンド基板１０、テクスチャ・マッピング基板
１２およびフレーム・バッファ基板１４を含む。フロン
トエンド基板は、５２ビット幅バス１６を経由してホス
ト・コンピュータ１５と通信する。フロントエンド基板
は、レンダリング（描画）すべきプリミティブを、バス
１６経由でホスト・コンピュータから受け取る。プリミ
ティブは、ｘ，ｙ，ｚベクトル座標データ、Ｒ，Ｇ，Ｂ
カラー・データおよびテクスチャＳ，Ｔ座標によって指
定される。これらデータは、すべて、例えばプリミティ
ブが三角形であれば頂点のようなプリミティブの部分に
関するデータである。次に、プリミティブを３次元で表
すデータが、フロントエンド基板１０によって、テクス
チャ・マッピング基板１２およびフレーム・バッファ基
板１４に対して８５ビット幅バス１８を経由して与えら
れる。テクスチャ・マッピング基板は、プリミティブを
表現する画面表示ピクセルを計算するため受け取ったプ
リミティブ・データを補間し、該プリミティブのピクセ
ル毎に対応するテクスチャ・データを決定する。計算結
果のテクスチャ・データは、図２では単純化のため１本
線として示されている５本の５５ビット幅バス２８を経
由してフレーム・バッファ基板に送られる。

【００３１】フレーム・バッファ基板１４もまた、フロ
ントエンド基板１０から受け取ったプリミティブ・デー
タを補間し、各プリミティブを表現する表示画面上のピ
クセルを計算し、各ピクセル毎にオブジェクトのカラー
を決定する。次に、フレーム・バッファ基板は、上記オ
ブジェクト・カラー値をテクスチャ・マッピング基板か
ら送られたテクスチャ・データとピクセル毎に結合し
て、各ピクセル毎に画像Ｒ，Ｇ，Ｂを生成する。表示画
面（図示されてない）のピクセルを制御するため各ピク
セルに関するＲ，Ｇ，Ｂカラー制御信号が、Ｒ，Ｇ，Ｂ
ライン２９経由でそれぞれ与えられ、テクスチャ・マッ
プ・プリミティブを表現する画像が表示画面上に表示さ
れる。

【００３２】フロントエンド基板１０、テクスチャ・マ
ッピング基板１２およびフレーム・バッファ基板１４の
各々はパイプライン化され、複数のプリミティブに対し
て同時に動作する。テクスチャ・マッピングおよびフレ
ーム・バッファ基板が、フロントエンド基板によって前
に提供されたプリミティブに対して動作を行う際、フロ
ントエンド基板は、基板１２および１４のパイプライン
がいっぱいにならない限り、新しいプリミティブに対し
て動作し基板１２および１４へ提供し続ける。フロント
エンド基板１０は、分配器チップ３０、３次元（３Ｄ）
加速器チップ３２Ａ、３２Ｂならびに３２Ｃ、２次元
（２Ｄ）加速器チップ３４および集線器チップ３６を含
む。分配器チップ３０は、Ｘ，Ｙ，Ｚ座標およびカラー
・プリミティブ・データをバス１６経由でホスト・コン
ピュータから受け取り、３次元プリミティブ・データを
３次元加速器チップ３２Ａ、３２Ｂおよび３２Ｃに均等
に分配する。このような形態で、３つのグループのプリ
ミティブが同時に処理されることによって、システムの
帯域幅が増加される。データは、４０ビット幅バス３８
Ａを経由して３次元加速器チップ３２Ａおよび３２Ｂに
送られ、４０ビット幅バス３８Ｂを経由してチップ３２
Ｃに送られる。バス３８Ａおよび３８Ｂは、６０ＭＨＺ
の伝送率でデータを伝送し、２つの３次元加速器チップ
をサポートするために十分な帯域幅を提供する。２Ｄプ
リミティブ・データは、４４ビット幅バス４０を経由し
て４０ＭＨＺの伝送率で２Ｄ加速速器チップ３４へ送ら
れる。

【００３３】３次元加速器チップの各々は、受け取った
プリミティブを定義するｘ，ｙ，ｚ座標を、対応する画
面空間座標に変換し、画面空間座標に対するオブジェク
トＲ，Ｇ，Ｂ値およびテクスチャＳ，Ｔ値を決定し、プ
リミティブの四辺形を三角形へ分解し、各三角形を定義
するため三角形平面方程式を計算する。各３次元加速器
チップは、また、複数ウィンドウが表示される時、ある
いは、プリミティブの一部が表示画面上に表される視野
を越えて広がる時、画像の正確な画面表示を確実にする
ため視野クリッピング動作を実行する。３次元加速器３
２Ａおよび３２Ｂからの出力データは４４ビット幅バス
４２Ａを経由して、また３次元加速器３２Ｃからの出力
データは４４ビット幅バス４２Ｂを経由して、それぞ
れ、集線器チップ３６へ６０ＭＨＺの伝送率で送られ
る。２次元加速器３４からの出力データは４６ビット幅
バス４４を経由して集線器チップ３６へ４０ＭＨＺの伝
送率で送られる。集線器チップ３６は、３次元加速器チ
ップ３２Ａ−３２Ｃから受け取った３次元プリミティブ
出力データを結合し、分配器チップ３０による分配の前
の元の順序にプリミティブを配列し直し、結合したプリ
ミティブ出力データをバス１８を経由してテクスチャ・
マッピング基板およびフレーム・バッファ基板に送る。

【００３４】テクスチャ・マッピング基板１２は、テク
スチャ・マッピング・チップ４６、および、好ましくは
キャッシュ・メモリとして構成されるローカル・メモリ
４８を備える。ローカル・メモリは、複数のＳＤＲＡＭ
チップ（すなわち同期ダイナミックＲＡＭ）から形成さ
れる。キャッシュ・メモリ４８は、フレーム・バッファ
基板においてレンダリングされるプリミティブに関連す
るテクスチャＭＩＰマップ・データを記憶する。テクス
チャＭＩＰマップ・データは、ホスト・コンピュータ１
５の主メモリ１７から、バス４０を経由して、２Ｄ加速
器チップ３４を通過し、２４ビット幅バス２４を経由し
て、キャッシュ・メモリ４８にダウンロードされる。

【００３５】テクスチャ・マッピング・チップ４６は、
表示画面上で描画（レンダリング）されるべきプリミテ
ィブを表すプリミティブ・データをバス１８経由で連続
的に受け取る。上述のように、３次元加速器チップ３２
Ａ−３２Ｃから送られるプリミティブは、点、線分およ
び三角形を含む。テクスチャ・マッピング基板は、点ま
たは線分に関してはテクスチャ・マッピングを実行せ
ず、三角形プリミティブについてのみ実行する。三角形
プリミティブを表現するデータは、少くとも１つの頂点
に関するｘ，ｙ，ｚオブジェクト・ピクセル座標、少く
とも１つの頂点のオブジェクト・カラーＲ，Ｇ，Ｂ値、
少くとも１つの頂点に対応するテクスチャ・マップ部分
のＳ，Ｔ座標、および三角形の平面方程式を含む。テク
スチャ・マッピング・チップ４６は、オブジェクト・ピ
クセルｚ座標およびオブジェクト・カラーＲ，Ｇ，Ｂ値
を無視する。チップ４６は、ｘ，ｙピクセル座標を補間
し、プリミティブを表現する各ｘ，ｙ画面表示ピクセル
に対応するＳおよびＴ座標を補間する。各ピクセル毎
に、テクスチャ・マッピング・チップは、ピクセルに対
応するテクスチャＭＩＰマップ部分をキャッシュ・メモ
リから取り出し、複数のテクセルの加重平均を含むテク
スチャ・データを該ピクセルについて計算する。

【００３６】キャッシュは１ブロックが２５６×２５６
テクセルからなる６４ブロックのテクセルを記憶するこ
とができる。従来技術のシステムのテクスチャ・マッピ
ング・ハードウェアで使われるローカル・メモリと異な
って、キャッシュ・メモリは、レンダリングされるプリ
ミティブに対応する（大規模な）テクスチャの一連のＭ
ＩＰマップ全体を記憶しなくてもよい。むしろ、キャッ
シュ・メモリは、ある１時点をとると、その時点でプリ
ミティブをレンダリングする場合一連のＭＩＰマップの
実際に使用される特定部分のみを記憶する。従って、ほ
とんどのアプリケーションの場合、ある１時点で、全テ
クスチャ・データのうちレンダリングされる画像に関す
る部分だけがキャッシュ・メモリに記憶される。

【００３７】各テクスチャに関する完全な一連のＭＩＰ
マップは、ホスト・コンピュータ１５の主メモリ１７に
記憶される。レンダリングされるプリミティブの各ピク
セルについて、テクスチャ・マッピング・チップ４６
は、キャッシュ・メモリ４８のディレクトリにアクセス
して、テクスチャＭＩＰマップの対応する１つまたは複
数のテクセルが現在キャッシュに存在するか否かを判断
する。対応するテクセルがアクセス時点でキャッシュ・
メモリに存在する場合、キャッシュ・ヒット(cache hi
t)が発生し、テクセルがキャッシュ・メモリから読み取
られ、テクスチャ・マッピング・チップ４６によってフ
レーム・バッファ基板に渡されるテクスチャ・データが
計算される。

【００３８】しかし、プリミティブ・ピクセルについて
対応するテクセルがアクセス時点で存在しない場合、キ
ャッシュ・ミス(cache miss)が発生する。キャッシュ・
ミスが発生すると、プリミティブをレンダリングするた
めに必要とされるテクスチャＭＩＰマップ部分データ
が、ホスト・コンピュータ１５の主メモリ１７からキャ
ッシュ・メモリ４８へダウンロードされ、既に記憶され
ているなにがしかのデータを置き換えることになろう。
しかしながら、レンダリングされるプリミティブに関す
る一連のＭＩＰマップ全体をダウンロードする従来技術
のテクスチャ・マッピング・システムと異なって、本シ
ステムは、現時点でプリミティブをレンダリングする場
合一連のＭＩＰマップの実際に使用される特定部分また
は現時点でレンダリングされている部分のみをダウンロ
ードする。キャッシュ・ミスが発生すると、ホスト・コ
ンピュータ１５のテクスチャ割り込み管理機構を始動す
る割込み制御信号が、テクスチャ・マッピング・チップ
４６によって生成される。割込み制御信号は、ライン９
４を経由して分配器チップ３０へ送られ、次に、ライン
９５を経由してホスト・コンピュータへ送られる。

【００３９】要求されたテクスチャ・データが、ホスト
・コンピュータによって主メモリから読み出され、３Ｄ
プリミティブ・レンダリング・パイプラインをバイパス
して、バス２４経由でテクスチャ・マッピング基板のメ
モリ４８へダウンロードされる。このように、キャッシ
ュ・ミス割込みが発生する時、キャッシュ・ミスを引き
起こしたプリミティブに関連するテクスチャ・データが
主メモリ１７からダウンロードされている間、フロント
エンド基板が、３次元プリミティブに関する動作を継続
し、テクスチャ・マッピング・チップおよびフレーム・
バッファ基板へバス１８を経由してプリミティブ・デー
タを出力することができる。従来技術のテクスチャ・マ
ッピング・システムと対照的に、テクスチャ・マッピン
グ・ハードウエアへのテクスチャ・データのダウンロー
ドが３次元プリミティブ・パイプラインのフラッシング
を必要としないので、システムの帯域幅および処理能力
が向上する。

【００４０】本発明に従って、テクスチャ・データは、
フレーム・バッファ基板へ転送される前に、テクスチャ
・マッピング・チップ内のテクスチャ・マッピング基板
上のフレーム・バッファ基板インターフェース内にバッ
ファされる。各ピクセルに対するテクスチャ・データ
は、フレーム・バッファ基板上の５つのフレーム・バッ
ファ制御器チップ５０Ａ、５０Ｂ、５０Ｃ、５０Ｄおよ
び５０ＥすべてによってアクセスされることができるＲ
ＡＭアレイ(図示されていない)に一時的に記憶される。
テクスチャ・データは、ＲＡＭアレイから、５つのフレ
ーム・バッファ制御器チップ５０Ａ、５０Ｂ、５０Ｃ、
５０Ｄおよび５０Ｅすべてによってアクセスされること
ができるレジスタ(図示されていない)へバス２８を経由
して並列的に送られる。詳細は後述するが、本発明に従
うインターフェース制御装置(図示されていない)が、テ
クスチャ・マッピング・チップ４６から５つのフレーム
・バッファ制御器チップ５０Ａ、５０Ｂ、５０Ｃ、５０
Ｄおよび５０Ｅへのテクスチャ・データ転送を制御す
る。

【００４１】フレーム・バッファ制御器チップ５０Ａ−
５０Ｅはそれぞれ対応するＶＲＡＭ（ビデオ・ランダム
・アクセス・メモリ）チップ５１Ａ−５１Ｅグループに
接続される。更にフレーム・バッファ基板は、４つのビ
デオ形式チップ（５２Ａ、５２Ｂ、５２Ｃおよび５２
Ｄ）およびＲＡＭＤＡＣ（ランダム・アクセス・メモリ
・デジタル・アナログ変換器）５４を含む。

【００４２】詳細は後述するが、フレーム・バッファ制
御器チップは、表示画面の異なる非上重ねセグメントを
制御する。各フレーム・バッファ制御器チップは、バス
１８経由でフロントエンド基板からプリミティブ・デー
タを、そして、バス２８経由でテクスチャ・マッピング
から計算結果のテクスチャ・マッピング・データを受け
取る。フレーム・バッファ制御器チップは、プリミティ
ブ・データを補間して、それぞれの対応するセグメント
に関する画面表示ピクセル座標、および各ピクセル座標
に関して対応するオブジェクトＲ，Ｇ，Ｂカラー値を計
算する。テクスチャ・マッピング基板から計算結果のテ
クスチャ・データが渡される（例えば三角形のような）
プリミティブについて、フレーム・バッファ制御器チッ
プは、ピクセル毎にオブジェクト・カラー値と計算結果
のテクスチャ・データを結合して、表示画面上で表示さ
れるべき最終的Ｒ，Ｇ，Ｂ値をピクセル毎に生成する。

【００４３】オブジェクトとテクスチャ・カラー値の結
合は、多くの異なる形態で制御することができる。例え
ば、置き換えモードでは、オブジェクト・カラー値が、
単純にテクスチャ・カラー値によって置き換えられ、テ
クスチャ・カラー値だけがピクセルのレンダリングに使
用される。別の形態の調整モードでは、オブジェクトと
テクスチャ・カラー値が乗じられピクセルに関する最終
的Ｒ，Ｇ，Ｂ値が生成される。更に、対応するテクスチ
ャ・カラー値とオブジェクト・カラー値との組み合わせ
方法を定める比率を指定するカラー制御ワードを各テク
セルについて記憶することもできる。カラー制御ワード
は、各ピクセルに対応するテクセル・データに関して決
定され、フレーム・バッファ制御器チップにバス２８経
由で渡されるので、制御器チップは対応する制御ワード
によって指定された比率を使用して最終的Ｒ，Ｇ，Ｂ値
を各ピクセル毎に決定することができる。

【００４４】フレーム・バッファ制御器チップ５０Ａ−
５０Ｅによって生成され、各ピクセルのＲ，Ｇ，Ｂ値を
含む画像ビデオ・データが対応するＶＲＡＭチップ５１
Ａ−５１Ｅに記憶される。ＶＲＡＭチップ５１Ａ−５１
Ｅの各グループは、４０個のＶＲＡＭチップがフレーム
・バッファ基板上に配置されるように、８つのＶＲＡＭ
チップを含む。ビデオ形式チップ５２Ａ−５２Ｄの各々
は、異なるセットの１０個のＶＲＡＭチップに接続さ
れ、そこからデータを受け取る。ビデオ・データは、Ｖ
ＲＡＭチップから順次シフトされ、６４ビット幅バス５
８Ａ、５８Ｂ、５８Ｃおよび５８Ｄを経由して４つのビ
デオ形式チップ５２Ａ、５２Ｂ、５２Ｃおよび５２Ｄへ
３３ＭＨＺ伝送率でそれぞれ送られる。ビデオ形式チッ
プは、ＲＡＭＤＡＣが処理できるような形式にビデオ・
データを変換して、形式化データを、３２ビット幅バス
６０Ａ、６０Ｂ、６０Ｃおよび６０Ｄを経由して３３Ｍ
ＨＺ伝送率でＲＡＭＤＡＣ５４へ送る。次に、ＲＡＭＤ
ＡＣ５４は、デジタル・カラー・データをアナログＲ，
Ｇ，Ｂカラー制御信号に変換し、各ピクセルに関する
Ｒ，Ｇ，Ｂ制御信号を、Ｒ，Ｇ，Ｂ制御ライン２９を介
して表示画面に送る。

【００４５】特定のプリミティブ・レンダリング・タス
クが複数のプリミティブに関して並列的に実行されるよ
うに、テクスチャ・マッピング基板１２およびフレーム
・バッファ基板１４に関するハードウェアを反復的に配
置し、これによって、システムの帯域幅を拡大すること
ができる。そのような構成の１例が図３に示されてい
る。図３のシステムは、特定のハードウエアが複製され
ている図２のコンピュータ・グラフィックス・システム
である。図３のシステムは、４つの３次元加速器チップ
３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄ、キャッシュ・メ
モリ４８Ａならびに４８Ｂとそれぞれ連動する２つのテ
クスチャ・マッピング・チップ４６Ａならびに４６Ｂ、
および、各々が対応するＶＲＡＭチップを持つ１０個の
フレーム・バッファ・チップ５０Ａ−５０Ｊを含む。図
３のシステムの動作は、図２のシステムのそれに類似し
ている。図３のシステムにおけるハードウェアの反復配
置によって、特定のプリミティブ・レンダリング・タス
クが複数のプリミティブに関して並列的に実行されるた
めシステムの帯域幅が増大する。

【００４６】II. テクスチャ・マッピング・チップの概
要 図４は、テクスチャ・マッピング・チップ４６のブロッ
ク図である。チップ４６は、オブジェクトおよびテクス
チャ・プリミティブ・データをフロントエンド基板から
６４ビット幅バス１８経由で受け取るフロントエンド・
パイプライン・インターフェース６０を含む。テクスチ
ャ・マッピング・チップ上で処理される三角形プリミテ
ィブは最高５２個の３２ビット・デジタル・ワードによ
って定義されるが、異なる長さのワードによって定義す
ることもできる。パイプライン・インターフェースは、
一組のマスター・レジスタと一組の対応するスレーブ・
レジスタを含む。レンダリングの間、マスター・レジス
タは、プリミティブを定義する５２個のデジタル・ワー
ド・データで逐次満たされる。次に、適切なレンダリン
グ・コマンドを受領すると、データは、パイプライン・
インターフェースのスレーブ・レジスタにシフトされ、
これによって、マスター・レジスタはパイプライン方式
で別のプリミティブを表現するデータで満たされる。バ
ス１８経由で提供されるプリミティブ・データは、ｘ，
ｙ，ｚベクトル座標データ、少なくとも１つの三角形頂
点に関するＳ，Ｔテクスチャ座標ならびにＲ，Ｇ，Ｂオ
ブジェクト・カラー・データ、および三角形平面方程式
を表すデータを含む。上述のように、テクスチャ・マッ
ピング・チップは、オブジェクト・ピクセルｚ座標およ
びオブジェクト・カラーＲ，Ｇ，Ｂ値を無視し、その他
のデータだけをフロントエンド・パイプライン・インタ
ーフェース６０に記憶する。

【００４７】パイプライン・インターフェース６０のス
レーブ・レジスタは、バス６２経由でパラメータ補間器
回路６４へプリミティブ・データを転送する。パラメー
タ補間器回路６４は、各プリミティブ三角形を補間し
て、三角形を表現する各表示画面ピクセル座標につい
て、ピクセルにマップするＳ，Ｔテクスチャ・マップ座
標、および、ＳならびにＴ勾配値(ΔＳ、ΔＴ)を決定す
る。ＳならびにＴ勾配は、それぞれ、隣接するピクセル
の間でのＳなびにＴ座標の変化に等しく、以下に説明さ
れる方法で計算される。

【００４８】パラメータ補間回路６４は、図５を用いて
詳細は後述するが、辺ステッパ(edge steper)６６、Ｆ
ＩＦＯ（先入れ先出し）バッファ６８、スパン・ステッ
パ(span stepper)７０、勾配ならびに釣り合い補正回路
７２を全て逐次接続形態で含む。辺ステッパは、三角形
頂点の１つのｘ，ｙピクセル座標で開始し、三角形平面
方程式を利用して、三角形の辺を辿って、三角形の辺を
定義するピクセル座標を決定する。各ピクセル座標につ
いて、テクスチャ・マップにおけるどのテクセルが各表
示画面ピクセル座標に対応するかを識別するように、三
角形頂点のＳ，Ｔ値に基づいてテクスチャ・マップのＳ
ならびにＴ座標が決定される。ピクセルおよびテクセル
座標は、一時的にＦＩＦＯバッファに記憶され、次にス
パン・ステッパに渡される。三角形の辺に沿った各ｘ，
ｙピクセル位置毎に、スパン・ステッパは三角形の対応
する（ｘ、ｙ間の）スパンに沿って進み、該スパンに沿
ったピクセル位置のそれぞれについてＳ，Ｔテクセル座
標を決定する。

【００４９】もしも、ピクセルが、テクスチャに関する
一連のＭＩＰマップの中の１つにおける単一のテクセル
と１対１の対応関係を持たない場合、表示画面ピクセル
に対するＳならびにＴ座標の各々は、整数部分と小数部
分を持つであろう。上述のように、テクスチャ・マップ
と対応付けされる時、各表示画面ピクセルが、テクスチ
ャに関する一連のＭＩＰマップの１つにおける複数のテ
クセルの間に落ちることがあり、更に、一連のＭＩＰマ
ップのサイズ的に隣接するＭＩＰマップの間に落ちるこ
ともある。

【００５０】勾配および釣り合い補正回路７２は、各表
示画面ピクセルに対するＳおよびＴの勾配値（ΔＳおよ
びΔＴ）を決定する。１つの実施形態において、勾配Δ
Ｓは、勾配ΔＳｘと勾配ΔＳｙのいずれか大なる方であ
るように選択される。ここで、勾配ΔＳｘは、表示画面
上の隣接ピクセルの間でｘ座標が変化するにつれて変わ
るテクスチャ・マップにおけるＳ座標の変化であり、勾
配ΔＳｙは、表示画面上の隣接ピクセルの間でｙ座標が
変化するにつれて変わるテクスチャ・マップにおけるＳ
座標の変化である。勾配ΔＴも同様に計算される。１つ
の表示画面ピクセルに関するΔＳおよびΔＴは、表示画
面上のピクセルの対応するＳ，Ｔ軸での変化に対するテ
クスチャ・マップ内の座標位置の変化率を示し、ピクセ
ルに対するテクスチャ・データを作成するため、どのＭ
ＩＰマップがアクセスされなければならないかを決定す
るために使用される。例えば、表示画面ピクセルについ
て２に等しい勾配は、ピクセルが４つの（すなわち、後
述されるように２²の)テクセルにマップすることを示し
て、当該ピクセルに関するテクスチャ・データを提供で
きるように基本マップからサイズ的に２だけ減じられた
ＭＩＰマップ（例えば図１のマップ１０２）をアクセス
しなければならない。かくして、勾配が増加するにつれ
て、ピクセルに対するテクスチャ・データを提供するた
めアクセスされるＭＩＰマップのサイズは減少する。

【００５１】各ピクセルに対する適切なＭＩＰマップを
選択するため、勾配が当該ピクセルに関するΔＳｘ、Δ
Ｓｙ、ΔＴｘおよびΔＴｙの最大値に等しくなるよう
に、ΔＳおよびΔＴの大なる方に等しい単一の傾斜が使
用される。しかし、勾配は、例えば上記の値の最小値、
それら平均値あるいはその他の組合せを選択することに
よって、異なる形態で代替的に選択することも可能であ
ることは理解されるべきであろう。Ｓ，Ｔ座標の１つだ
けの変化率を示す単一の勾配が選択されるので、その勾
配の平方値は、対応するピクセルにマップするテクセル
の数を表す。

【００５２】勾配を使用して、パラメータ補間回路はピ
クセルが対応する最も近いマップと、ピクセルがそのマ
ップに直接対応するものからどれほど離れているかを示
す値を決定する。最も近いマップは、マップ番号の整数
部分によって識別され、ピクセルがそのマップに直接対
応するものからどれほど離れているかを示す値は、マッ
プ番号の小数部によって識別される。

【００５３】再び図４のテクスチャ・マッピング・チッ
プのブロック図を参照して説明すれば、パラメータ補間
回路６４からのテクセル・データ出力が、ライン７０経
由でタイル作成器／境界検査器(tiler and boundary ch
ecker)７２に送られ、そこで、テクセル・データによっ
て指定されるテクスチャ・マップの各々の位置に最も近
い４つのテクセルのアドレスが決定され、それらテクセ
ルの各々がテクスチャ境界の内部にあるか否かが検査さ
れる。テクセル・データは、補間されたＳ、Ｔマップ座
標（整数値と小数値）、およびマップ番号ならびにマッ
プ小数を含む。タイル作成器は、ＳおよびＴ座標の整数
部分がパラメータ補間回路６によって計算された整数を
使用し、各々の整数部に１を加えて４つの最も近いテク
セルのアドレスを生成する。次に、境界検査器が、それ
ら４つのテクセルのいずれかのＳ，Ｔ座標がテクスチャ
・マップの境界の外側に落ちるか否かを判断する。もし
もある表示画面ピクセルが、テクスチャ・マップの境界
の外側に落ちるＳ，Ｔ座標位置に対応する場合、いくつ
かのマッピング・テクスチャ方式の１つによって、その
ピクセルについてテクスチャ・データを生成すべきか、
またそのデータをどのように生成すべきかが決定され
る。そのような方式の例には、ラッピング（wrapping、
すなわちテクスチャの繰り返し）、ミラーリング（mirr
oring、すなわちテクスチャの鏡画像の繰り返し）、境
界の外側にあるテクスチャ・マッピングの取り消し、お
よび、境界外での同一調カラー表示などが含まれる。

【００５４】境界を越えたテクスチャ・マップ位置にピ
クセルをマップすることを可能にすることによって、テ
クスチャをオブジェクト・プリミティブにマップする方
法に柔軟性が与えられる。例えば、テクスチャがオブジ
ェクトの複数部分にマップされるように、反復動作でテ
クスチャをオブジェクトにマップすることが望ましい場
合がある。例えば、[0, 0]から(10,10)までの範囲の
Ｓ，Ｔ座標を持つテクスチャが定義される場合、ユーザ
は、そのような範囲のＳ，Ｔ座標へマップするようにオ
ブジェクトの特定部分を指定することができる。上記に
おいて、記号[ ]は、指定する範囲が括弧内座標を含
み、記号（ ）は括弧内座標を含まないことを表し、以
下においても同様の表記法を使用する。ラッピング機構
がテクスチャの境界の外側に落ちるＳ，Ｔ座標について
動作するように選択される場合、[10,10]から(20, 20)
までのＳ，Ｔ座標を持つピクセルは、[10, 10]から(20,
20)までのＳ，Ｔ座標にあるテクセルにそれぞれ対応す
るであろう。

【００５５】上述のように、１つのピクセルに関して２
次元テクスチャ・マップから得られるテクスチャ・デー
タは、８つのテクセル、すなわち最も近い２つのＭＩＰ
マップにおける最も近い４つのテクセルが結合された結
果である。８つのテクセルを結合してテクセル・データ
を生成する多数の方法がある。例えば最も近いマップに
おける最も近い単一のテクセルを選択することによっ
て、平均算出の必要性をなくすことができる。別の方法
として、最も近い２つのマップそれぞれの最も近い単一
のテクセルが、勾配値に基づいて平均される。このよう
な方法は、８つの最も近いテクセルの平均値が計算され
る場合のように正確にテクチャをマップしない。

【００５６】単一ピクセルに関するテクスチャ・データ
を８つのテクセルの加重平均として計算する３線形補間
法(trilinear interpolation)が利用される場合もあ
る。テクスチャ・データをアクセスする最も近い２つの
ＭＩＰマップを識別するためＳ，Ｔの変化率を表す勾配
が使用され、各々のマップ内の最も近い４つのテクセル
がアクセスされる。表示画面ピクセルがマップするＭＩ
Ｐマップの位置のＳ，Ｔ座標に最も近いテクセルに基づ
いて、各マップ内の４つのテクセルの平均が加重され
る。該ピクセルに関するＳ、Ｔ座標の小数部分が、この
加重を実行するために使用される。次に、最も近い２つ
のＭＩＰマップ各々の上記平均値が、勾配値に基づいて
加重される。この加重プロセスにおける使用のため、勾
配を基に小数値が計算される。例えば、値３の勾配は、
勾配２および勾配４にそれぞれ対応するＭＩＰマップの
中間にある。

【００５７】テクセル補間プロセスは、テクセル補間回
路７６によって実行される。各表示画面ピクセルに関す
るＳおよびＴ座標の小数部分は、タイル作成／境界検査
器を経由して、パラメータ補間回路からテクセル補間回
路７６へライン７４を介して送られる。テクセル補間回
路は小数部分を使用して、複数のテクセルの各々に与え
られる加重を決定し、所望のテクセル・データを計算す
る。

【００５８】上述のように、レンダリングされるプリミ
ティブに関連するテクスチャＭＩＰマップは、ローカル
・キャッシュ・メモリ４８（図２）に記憶される。キャ
ッシュは完全連想型であることができる。キャッシュ
は、各インターリーブに２つのＳＤＲＡＭチップが配置
される構成で、全体として４つのインターリーブに区分
けされる８つのＳＤＲＡＭチップを含む。各インターリ
ーブ内のＳＤＲＡＭチップが同時にアクセスされるよう
に各インターリーブに対応して１つ宛計４つのコントロ
ーラが備えられる。各ＳＤＲＡＭチップは２つのメモリ
・バンクを含む。上記メモリ・バンクにおいては、従来
技術のＤＲＡＭの場合に起きるような２つの異なるペー
ジ（すなわち２つの異なる行アドレス）からデータを取
り出すことに一般に関連する再ページングの負荷を伴う
ことなく、メモリの異なるページを連続的読取りサイク
ルでアクセスすることができる。

【００５９】テクスチャ・データ（すなわち、ＭＩＰマ
ップ）は、各々が２５６×２５６のテクセルを含むテク
セル・データ・ブロックに分割される。キャッシュ・メ
モリは、一時点で６４個のデータ・ブロックを記憶する
ことができる。各ブロックは、ブロックをユニークに識
別するブロック・タグを持つ。キャッシュは、キャッシ
ュに現在記憶されているデータ・ブロックに対応するブ
ロック・タグを記憶するディレクトリ７８を含む。ブロ
ック・タグの各々は、データ・ブロックが表現する特定
のテクスチャを識別するテクスチャ識別子（すなわちテ
クスチャＩＤ）、当該テクスチャの一連のマップの中か
らデータ・ブロックが表す特定のＭＩＰマップを識別す
るマップ番号、および、該特定マップ内の上記データ・
ブロックの位置を識別する高位ＳなびにＴ座標を含む。
キャッシュ・ディレクトリ内のブロック・タグの物理的
位置が、キャッシュ・メモリ内における対応するデータ
・ブロックの位置を表す。

【００６０】異なるテクスチャを区別するテクスチャ識
別子を用いて、複数のテクスチャのＭＩＰマップをキャ
ッシュ・メモリに同時に記憶することもできる。一部の
ＭＩＰマップが２５６×２５６未満のテクセルを含むこ
ともあり、この場合データ・ブロックの一部は使用され
ない。例えば、一連のＭＩＰマップの小さい方のマッ
プ、または小さいテクスチャの場合大きい方のマップで
も、２５６×２５６個のテクセルを越えないことがあ
る。メモリ空間を有効に活用するため、各マップ部分が
ブロック内のサブブロックに割り当てられるように、複
数のマップ部分がテクスチャ・データの１つのブロック
内に記憶されるようにすることもできる。１つのブロッ
ク内に記憶される複数のマップの各々は、ブロック内の
マップの位置を識別するサブテクスチャ識別子（ＩＤ）
を持つ。

【００６１】レンダリングの間、タイル作成／境界検査
器７２は、レンダリングされるピクセルに対応するテク
スチャ・データ・ブロックに関する読取りキャッシュ・
タグを生成する。タグは、テクスチャ・データのテクス
チャＩＤを表す８ビット、テクスチャ・データのマップ
番号を決定する際に使用される１ビット、および、テク
スチャ・データの高位７ビットのＳならびにＴ座標を含
む２３ビットのフィールドである。キャッシュ・ディレ
クトリ７８は、タイル作成／境界検査器から送られる読
み取りキャッシュ・タグをディレクトリに記憶されてい
るブロック・タグと比較して、レンダリングの際に使用
されるべきテクスチャ・データ・ブロックがキャッシュ
・メモリに存在するか否かを判断する。レンダリングさ
れるべきプリミティブに対応するテクスチャ・データ・
ブロックがキャッシュ・メモリに記憶されている場合
（すなわちキャッシュ・ヒットの場合）、キャッシュ・
ディレクトリは、ヒットしたタグに対応するキャッシュ
内のテクスチャ・データ・ブロックの物理的位置を標示
するブロック・インデックスを生成する。キャッシュか
ら読み取られるべき各テクセルについて、ブロック内の
テクセルの位置を標示するテクセル・アドレスがまたタ
イル作成／境界検査器７２によって生成される。テクセ
ル・アドレスは、より大きいサイズ・マップに関する補
間されたＳ，Ｔ座標の低位アドレス・ビットを含み、よ
り小さいサイズのマップに関して以下に記述されるアル
ゴリズムに基づいて計算される。ブロック・インデック
スおよびテクセル・アドレスはともに、キャッシュ内の
テクセルの位置を示すキャッシュ・アドレスを含む。４
つのインターリーブのどこにテクセルが記憶されている
かを決定するため、各テクセルに関するＳならびにＴ座
標のＬＳＢ（すなわち最下位ビット）がデコ―ドされ、
キャッシュ・アドレスの残りのビットは、コマンドと共
に、ライン８４経由でテクセル・キャッシュ・アクセス
回路８２へ送られ、キャッシュ内の上記アドレス位置に
記憶されているテクセル・データが読み取られる。

【００６２】読取りキャッシュ・タグがキャッシュ・デ
ィレクトリに記憶されてるブロック・タグのいずれとも
一致しない場合、すなわちキャッシュ・ミスが発生する
場合、キャッシュ・ディレクトリ７８は、ライン９４
（図２）経由でフロントエンド基板上に対して割込み制
御信号を生成し、これに応答して、分配器チップ３０が
ライン９５経由でホスト・コンピュータ１５に対する割
り込みを生成する。割り込みに応答して、ホスト・コン
ピュータのプロセッサ１９が、サービス・ルーチンを実
行することによって、キャッシュ・ミスのあったブロッ
ク・タグをキャッシュ・ディレクトリから読み取り、フ
ロントエンド基板１０およびテクスチャ・マッピング・
チップ４６における３次元プリミティブ・パイプライン
をバイパスする形態で、テクスチャ・データの対応する
ブロックをキャッシュ・メモリにダウンロードする。主
メモリからダウンロードされたテクスチャ・データは、
バス２４経由で（図４の）テクセル・ポート９２を通っ
てテクセル・キャッシュ・アクセス回路８２へ送られ、
キャッシュ・メモリを形成するＳＤＲＡＭへ書き込まれ
る。

【００６３】キャッシュ・ミスが発生する時、テクスチ
ャ・マッピング・チップは、ミスが発生したプリミティ
ブの処理を進める前に、新しいテクスチャ・データがダ
ウンロードされるのを待つ。しかしながら、キャッシュ
読み取りに続くパイプラインの処理段階は、ミスのあっ
たプリミティブに先行して受け取ったプリミティブを処
理し続ける。同様に、キャッシュ読み取りに先行するパ
イプラインの処理段階は、新しいテクスチャ・データの
ダウンロードを待っている間、パイプラインがいっぱい
にならない限り、キャッシュ読み取り動作の背後でプリ
ミティブの処理を続行する。

【００６４】レンダリングの間、フレーム・バッファ基
板１４におけるパイプラインの後の方の処理段階は、対
応するテクスチャ・データがテクスチャ・マッピング基
板から受け取られるまで、プリミティブの処理を進めな
い。従って、キャッシュ・ミスが発生して、テクスチャ
・マッピング・チップが新しいテクスチャ・データのダ
ウンロードを待つ時、フレーム・バッファ基板１４は、
同様に、テクスチャ・マッピング・チップから送られて
くるテクスチャ・データを待つ。テクスチャ・マッピン
グ・チップの場合と同様に、テクスチャ・マッピング・
データの受け取り段階に続くパイプラインの処理段階
は、キャッシュ・ミスのあったプリミティブに先立って
受け取ったプリミティブの処理を続行し、テクスチャ・
マッピング・データを受け取る段階に先行するパイプラ
インの処理段階はパイプラインがいっぱいにならない限
りプリミティブの処理を続行する。

【００６５】キャッシュ・ミスに応答して新しいテクス
チャ・データを待つ時テクスチャ・マッピング基板また
はフレーム・バッファ基板いずれかのパイプラインが待
機する場合、フロントエンド基板１０のパイプラインも
また同様に待機するする点は理解されるべきであろう。
キャッシュ・ミスの発生によって、ホスト・コンピュー
タの主メモリへのアクセスおよびテクスチャ・データの
ダウンロードを完了するにはいくつかのサイクルがかか
るので、フレーム・バッファ基板のパイプラインが待機
させられたことによってテクスチャ・マッピング・チッ
プのパイプラインが待機する必要がないことを確認する
ことが望ましい。従って、フレーム・バッファ基板を、
テクスチャ・マッピング基板より深いプリミティブ・パ
イプラインを備えるように構成することによって、フレ
ーム・バッファ・パイプラインが使用可能になるのを待
つことによるテクスチャ・マッピング・パイプラインの
遅延をなくすことができる。

【００６６】１つの実施形態では、上記の機能を備えさ
せるため、テクスチャ・マッピング機能がオフにされ
る。これは、ホスト・コンピュータのプロセッサ１９上
でソフトウェアを操作して、テクスチャ・マッピング基
板１２およびフレーム・バッファ基板におけるレジスタ
を設定することによって達成される。テクスチャ・マッ
ピングがオフに設定される時、これらのレジスタはそれ
ぞれ、テクスチャ・マッピング・チップ４６がフレーム
・バッファ基板１４へテクスチャ・データを送ることを
禁止し、テクスチャ・マッピング基板からのテクスチャ
・データを待つことなくプリミティブに対するレンダリ
ングを続けるようにフレーム・バッファ基板に命令す
る。

【００６７】上述のように、２次元テクスチャ・マップ
からのテクスチャ・データでレンダリングされる表示画
面ピクセルの各々について、（双線形補間の場合）１つ
のＭＩＰマップから４つのテクセル、または（３線形補
間の場合）２つの隣接ＭＩＰマップから８つのテクセル
が、キャッシュ・メモリから取り出され、該ピクセルに
対するテクスチャ・データが決定される。キャッシュか
ら読まれたテクセルは（図４の）バス８６経由でテクセ
ル補間回路７６へ送られ、そこで、複数テクセルの補間
によって、各ピクセルのテクセル・データが計算され
る。補間方法は、システムに関して設定されるモードに
応じて変り得る。１点標本抽出補間モードが設定される
場合、結果として生成されるテクセル・データは、テク
スチャ・マップにおけるピクセルのＳ，Ｔ座標によって
定義される位置に最も近い１つのテクセルに等しい。別
の方法として、双線形補間または３線形補間が用いられ
る場合、それぞれ１つまたは最も近い２つのマップにお
ける４または８個の最も近いテクセルの加重平均であ
る。複数のテクセルの各々に与えられる加重は、タイル
作成／境界検査器からテクセル補間回路７６へ提供され
る勾配値およびＳならびにＴ座標の小数部分に基づいて
決定される。

【００６８】表示画面ピクセルに関する計算結果のテク
セル・データは、バス８８経由でフレーム・バッファ・
インターフェースＦＩＦＯバッファ９０へ順次送られ
る。フレーム・バッファ・インターフェースＦＩＦＯバ
ッファ９０は、最高６４までの計算結果のテクセルを記
憶することができる。

【００６９】計算結果のテクセルの各々は、Ｒ，Ｇ，Ｂ
を表現する各８ビット、およびαを表す８ビットを含む
３２ビット・ワードである。αバイトは、（図２の）フ
レーム・バッファ基板１４に対して、テクセルに対応す
るピクセルについて最終的表示画面Ｒ，Ｇ，Ｂ値を計算
する際に、計算結果のテクスチャ・データのＲ，Ｇ，Ｂ
値をフレーム・バッファ基板によって生成されたオブジ
ェクト・データのＲ，Ｇ，Ｂ値と結合する方法を標示す
る。フレーム・バッファ・インターフェースＦＩＦＯバ
ッファ出力Ｔ０−Ｔ４は、（図２の）バス２８を経由し
てフレーム・バッファ基板１４へ送られる。フレーム・
バッファ基板は、各画面表示ピクセルについて最終的
Ｒ，Ｇ，Ｂ値を生成するためαによって指定された方法
で、計算結果のテクセル・データのＲ，Ｇ，Ｂ値をオブ
ジェクトＲ，Ｇ，値と結合する。

【００７０】III. フレーム・バッファ制御器チップに
関するインターリービング 図６は、表示画面空間が(図２の)５個のフレーム・バッ
ファ制御器チップ５ＯＡ−５０Ｅに分割される様態を示
すブロック図である。画面１００の一部が図６に示され
ている。１つの実施形態において、画面は水平に１２８
０個のピクセルおよび垂直に１０２４個のピクセルを含
む。(複数のピクセルを含む)連続画面空間部分がただ１
つのフレーム・バッファ制御器チップによってレンダリ
ングされるようにスクリーン空間インターリーブが定義
される。この実施形態では、１つのインターリーブは幅
１６ピクセルで垂直に２つの走査行、従って合計３２個
のピクセルを含む。図６に示されているインターリーブ
は、フレーム・バッファ制御器チップ５０Ａ、５０Ｂ、
５０Ｃ、５０Ｄおよび５０Ｅにそれぞれ対応してＡ、
Ｂ、Ｃ、ＤおよびＥという符号を付けられている。図６
に示されている画面空間は、全画面空間の一部であっ
て、水平方向に１０個のインターリーブと垂直方向に４
個のインターリーブを含む。

【００７１】この実施例における水平ピクセル数１２８
０は、本実施形態のフレーム・バッファ制御器チップの
数である５で割ることができる点理解されるべきであ
る。従って、インターリーブは５つのフレーム・バッフ
ァ制御器チップ５ＯＡ−５０Ｅに均一に分散される。走
査行が画面空間を水平に横切るに従い、インターリーブ
のパターンＡ、Ｂ、Ｃ、ＤおよびＥが繰り返される。こ
のような構成をとるのは、隣接インターリーブの範囲内
のピクセル(複数)が、別々のフレーム・バッファ制御器
チップによってレンダリングされるようにするためであ
る。

【００７２】かくして、任意の１時点で１つのフレーム
・バッファ制御器チップによって処理されなければなら
ないピクセル(あるいは対応するテクセル)の最大数は３
２であることは明らかであろう。ある種の状況において
は、相互に斜めに隣接するインターリーブが同じフレー
ム・バッファ制御器チップに割り当てられるため、最悪
の場合、単一のフレーム・バッファ制御器チップが１つ
のプリミティブ(例えば三角形)の範囲内の６４個のピク
セルをレンダリングしなければならなくなる。図７は、
そのような最悪の場合を図解している。図７には、４つ
のインターリーブだけを含む画面空間１００の非常に小
さい部分が示されている。図示されているように、フレ
ーム・バッファ制御器チップ５０Ａに割り当てられたイ
ンターリーブＡは、互いに斜めに隣接している。

【００７３】レンダリングされるべき三角形(プリミテ
ィブ)の一部(点線１０２によって示されている部分)
は、フレーム・バッファ制御器チップ５０Ａに割り当て
られた斜めに隣接するインターリーブＡの範囲内のすべ
ての６４個のピクセル、インターリーブＢの範囲内の８
つのピクセル、およびインターリーブＥの範囲内の８つ
のピクセルを含む。従って、この特定の三角形に関して
レンダリングされなければならないピクセル(および対
応するテクセル)の総数は８０であり、そのうちの６４
ピクセルが同一のフレーム・バッファ制御器チップ５０
Ａよってレンダリングされなければならない。(図６の)
特定の画面空間構成に関して、これは最悪ケースのシナ
リオである。

【００７４】IV. テクスチャ・マッピング基板／フレー
ム・バッファ基板インターフェース テクスチャ・マッピング・チップと複数のフレーム・バ
ッファ制御器チップの間のデータ・インターフェース装
置は、論理ゲートの数を減少しシリコン領域を減らすこ
とによってコストおよび電力を最小にするように設計さ
れている。図２を参照して前述されたように、テクスチ
ャ・マッピング・チップ内部のパイプラインの最後の工
程は、その生成した４バイト(３２ビット)テクセルを、
テクスチャ・マッピング・チップとは異なるＰＣボード
上に実装されている５つのフレーム・バッファ制御器の
１つへ出力する。上記インターフェース装置は、テクス
チャ・マッピング・チップのテクスチャ・マッピング・
ボード上に配置され、上記最後のパイプライン工程に含
まれる。

【００７５】該インターフェース装置は、テクスチャ・
マッピング・チップから５つのフレーム・バッファ制御
器チップすべてへのテクセルの並列伝送を可能にする。
詳細は後述するが、テクセル・パイプラインの入り口で
はインターフェース装置は１テクセル(４バイト)幅であ
るが、(各フレーム・バッファ制御器チップへの)パイプ
ライン出力は１バイト幅である。従って、すべての５つ
のフレーム・バッファ制御器をビジーに保つために、イ
ンターフェース装置は、テクセル・バッファリング・シ
ステムを含むように設計される。バッファリング・シス
テムは、必要な記憶域量を最小にする。

【００７６】図４を参照して上述されたように、３２ビ
ット・テクセル補間回路７６は、１つの４バイト(３２
ビット)テクセルを各４５ＭＨＺ状態毎にフレーム・バ
ッファ・インターフェース記憶アレイ９０へ出力する。
各３２ビット・テクセルは、５つのフレーム・バッファ
制御器のどれが行先かを標示する付加的３ビットフィー
ルドを持つ。テクセルをフレーム・バッファ・インター
フェース記憶アレイ９０内に記憶した後、テクスチャ・
マッピング・チップ・インターフェース装置は、該当す
るフレーム・バッファ制御器チップに４５ＭＨｚ毎に１
バイト(８ビット)ずつテクセルを順次送る。一度に１バ
イトの転送は、テクスチャ・マッピング・チップ・イン
ターフェース装置に関して必要とされるピンの数を約４
分の１減少させるが、一方４バイト・テクセル全体の転
送のための状態の総数を４へ増加させる。

【００７７】上述のように、図７の例では、８０個のピ
クセル(および８０個の対応するテクセル)が(例えば三
角形プリミティブから出る)ピクセル(およびテクセル)
の最小限の数であり、そのうち６４個のピクセル(およ
び６４個のテクセル)が同一のフレーム・バッファ制御
器チップによってレンダリングされなければならない。
上述のように、インターフェース装置への入力部は、各
４５ＭＨｚ状態毎に１つのテクセルを受け取る。従っ
て、インターフェース装置は８０の状態にわたって８０
個のテクセルを受け取る。８０の状態の間に、インター
フェース装置は単一のフレーム・バッファ制御器チップ
に、多くて２０個のテクセルを出力することができるだ
けである。これは、インターフェース装置は１つのテク
セルを出力するため４つの状態(１バイト／状態)を必要
とするからである。従って、単一のフレーム・バッファ
制御器チップによってレンダリングされなければならな
い６４個のテクセルのうち２０個だけが、そのフレーム
・バッファ制御器チップへ８０状態内で出力されるにす
ぎない。このように、４４個のテクセルがインターフェ
ース装置内に残ることとなる。

【００７８】テクスチャ・マッピング・チップ上でフレ
ーム・バッファ制御器チップに対するインターフェース
装置を構成する可能な形態は以下の通りである。テクセ
ル補間回路７６からインターフェース装置へ送られるテ
クセルは、各４５ＭＨｚ状態につき１テクセル到着す
る。補間回路の最後の工程内に配置される５経路マルチ
プレクサが、テクセルの行先のフレーム・バッファ制御
器チップに応じて、５つのＦＩＦＯ記憶バッファの１つ
へ該テクセルを誘導する。ＦＩＦＯ記憶バッファの各々
はそれぞれ異なるフレーム・バッファ制御器チップに対
応していて、各々は少くとも４４個のテクセルを格納で
きる深さ(大きさ)である。本実施形態では、深さ４８テ
クセルが選択される。上述のように単一のバッファ制御
器チップに関して任意の一時点でバッファされなければ
ならないテクセルの最大数は４４である。次に、状態機
械が、各ＦＩＦＯバッファと対応するフレーム・バッフ
ァ制御器チップを接続して、テクセルをＦＩＦＯバッフ
ァからフレーム・バッファ制御器チップへ一度に１バイ
トずつ転送させる。しかし、上記のような形態は、大幅
な記憶量を必要とする。具体的には、各々が深さ４８テ
クセルである５個のＦＩＦＯは、(４８個のテクセル)＊
(４バイト／テクセル)＊(８ビット／バイト)＊(５個の
ＦＩＦＯ)＝７６８０すなわち合計７６８０個の記憶セ
ルを必要とする。

【００７９】図８は、本発明に従うインターフェース装
置の１つの実施形態を示すブロック図である。この実施
形態が必要とする記憶空間は、上述の可能な解決策の形
態の記憶空間より少ない。図８に示されるように、本発
明のインターフェース装置は、一時的にテクセルを記憶
するＲＡＭアレイ９０、ＲＡＭアレイに記憶されたテク
セルのアドレスを記憶する５個のアドレス・バッファＦ
ＩＦＯ１１４Ａ−１１４Ｅ、およびレーム・バッファ制
御器チップ５ＯＡ−５０Ｅへの転送途上でテクセルをシ
フトするレジスタ１２０Ａ−１２０Ｅならびにレジスタ
１２４Ａ−１２４Ｅを含む。インターフェース装置は、
また、そのようなインターフェース装置エレメントによ
るデータの転送操作を制御する制御装置１１０を含む。

【００８０】(図４に示される)補間回路７６によって出
力されたテクセルが、バス８８を経由して深さ６４テク
セルのＲＡＭアレイ９０へ転送される。ＲＡＭアレイは
５個のフレーム・バッファ制御器チップ５ＯＡ−５０Ｅ
すべてによって共有される。詳細は後述するが、各フレ
ーム・バッファ制御器チップ・ポートは４つの状態の１
つを使用して、共有されたＲＡＭアレイから一時レジス
タ１２０Ａ−１２０Ｅへ転送されたテクセルの１つを受
け取る。残りの３つの状態の間に、他のフレーム・バッ
ファ制御器チップ・ポートは必要に応じてＲＡＭアレイ
９０にアクセスする。５つのアドレスＦＩＦＯバッファ
１１４Ａ−１１４Ｅの各々は、フレーム・バッファ制御
器チップ５ＯＡ−５０Ｅのいずれか１つに対応する。各
アドレスＦＩＦＯバッファ１１４Ａ−１１４Ｅは、最高
４８個の６ビット・ワードを記憶することができる。記
憶される各６ビット・ワードは、ＲＡＭアレイ９０内で
テクセルが記憶される６４個の位置の１つを標示するア
ドレスである。特定のテクセルのアドレスを記憶するア
ドレスＦＩＦＯバッファ１１４Ａ、１１４Ｂ、１１４
Ｃ、１１４Ｄまたは１１４Ｅは、テクセルの行先のフレ
ーム・バッファ制御器チップに対応するアドレスＦＩＦ
Ｏバッファである。

【００８１】詳細は後述するが、制御装置１１０は、テ
クセル補間回路から受け取ったテクセルのＲＡＭアレイ
９０への記憶およびアドレスＦＩＦＯバッファ１１Ａ−
１１４Ｅへの対応するアドレスの記憶を制御し、また、
ＲＡＭアレイ９０からフレーム・バッファ制御器チップ
５Ｏ−５０Ｅの１つへの中間レジスタ経由のテクセル転
送を制御する。

【００８２】テクセルがテクセル補間回路によってイン
ターフェース装置に渡される際、３２ビット・テクセル
がバス８８経由でＲＡＭアレイ９０のデータ入力に渡さ
れる。フレーム・バッファ制御器番号を示す３ビット・
ワードが補間回路で復号され、テクセルの送り先のフレ
ーム・バッファ制御器が決定される。５個の１ビット信
号がバス１０６を経由して制御装置に送られるが、任意
の１時点では５個の信号のうち１つだけがオンにされ
る。オンにされる１つの信号は、テクセルの行先である
フレーム・バッファ制御器チップに対応する。詳細は後
述するが、制御装置１１０は、また、ＲＡＭアレイ９０
の範囲内のどの位置が空きかを判断し、テクセルをロー
ドするためその空の位置を選択する。この位置のアドレ
スが、６ビットのバス１１２Ａ、１１２Ｂ、１２Ｃ、１
１２Ｄまたは１１２Ｅの１つを経由して該当するアドレ
スＦＩＦＯバッファ１１４Ａ、１１４Ｂ、１１４Ｃ、１
１４Ｄまたは１１４Ｅに書かれる。このアドレスは、ま
た、テクセルがＲＡＭアレイ内の該当する位置にロード
されるように、バス１１２を経由してＲＡＭアレイ９０
のアドレス入力部に送られる。

【００８３】図８に示されるように、インターフェース
装置には、各々が各フレーム・バッファ制御器チップに
対応する５個の３２ビットレジスタ１２ＯＡ−１２０Ｅ
がまた含まれる。各３２ビット・レジスタ１２ＯＡ−１
２０Ｅおよび対応するフレーム・バッファ制御器チップ
５ＯＡ−５０Ｅの間に、対応する８ビット・レジスタ１
２４Ａ−１２４Ｅが接続されている。詳細は後述する
が、(1)レジスタ１２０Ａ、１２０Ｂ、１２０Ｃ、１２
０Ｄまたは１２０Ｅの１つが生成されたテクセル・デー
タを受け取るため使用可能であり、(2)そのフレーム・
バッファ制御器チップに対応するデータが現在ＲＡＭア
レイ９０に記憶されていて、かつ、(3)レジスタ１２０
Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄまたは１２０Ｅがそ
れら使用可能なレジスタの中で最高の優先度を持つ時、
テクセルはＲＡＭアレイ９０からバス１１８を経由して
当該レジスタ１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄ
または１２０Ｅに転送される。この転送は１つの状態の
間に行われる。制御装置１１０はアドレスＦＩＦＯバッ
ファ１１４Ａ−１１４Ｅの各々と通信し、どのバッファ
がＲＡＭアレイ９０内に記憶されたテクセルのアドレス
を現在記憶しているかを決定する。アドレスは、バス１
０８Ａ−１０８Ｅを経由して制御装置１１０へ、次に、
そこからＲＡＭアレイ９０のアドレス入力へバス１１２
を経由して転送される。制御装置１１Ｏは、また、レジ
スタ１２ＯＡ−１２０Ｅの各々と通信して、どのレジス
タがバス１１６を経由してデータを受け取ることができ
るかを決定する。

【００８４】テクセルがレジスタ１２０Ａ、１２０Ｂ、
１２０Ｃ、１２０Ｄまたは１２０Ｅの１つに書き込まれ
た後、そのテクセルは、バス１２２を経由して中間レジ
スタ１２４Ａ、１２４Ｂ、１２４Ｃ、１２４Ｄまたは２
４Ｅの対応する１つへ、１回に１バイトずつシフトされ
る。次に、テクセルの各バイトは、中間レジスタ１２４
Ａ、１２４Ｂ、１２４Ｃ、１２４Ｄまたは２４Ｅから対
応するフレーム・バッファ制御器チップ５０Ａ、５０
Ｂ、５０Ｃ、５０Ｄまたは５０Ｅへバス２８Ａ、２８
Ｂ、２８Ｃ、２８Ｄまたは２８Ｅを経由して転送され
る。従って、１テクセル(４バイト)がレジスタ１２０
Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄまたは１２０Ｅから
フレーム・バッファ制御器チップ５０Ａ、５０Ｂ、５０
Ｃ、５０Ｄまたは５０Ｅへ転送されるには４状態を要す
る。１つのテクセルがＲＡＭアレイからレジスタ１２０
Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄまたは１２０Ｅの１
つへ一旦転送されると、レジスタ１２０Ａ、１２０Ｂ、
１２０Ｃ、１２０Ｄまたは１２０Ｅの別の１つのレジス
タがＲＡＭアレイからのテクセルをアクセスすることが
できる点は理解されるべきである。従って、ＲＡＭアレ
イからフレーム・バッファ制御器チップの１つへテクセ
ルを転送するために必要な４つの状態の３つの状態の間
他のレジスタはＲＡＭアレイをアクセスすることができ
る。

【００８５】図８に示される実施形態は、前述の設計に
比較して大幅に必要記憶容量を減少させる。すなわち、
総記憶容量は、(６４個テクセル)＊(４バイト／テクセ
ル)＊(８ビット／バイト)＋(４８アドレス)＊(６ビット
／アドレス)＊(５個のＦＩＦＯ)＝３４８８記憶セルで
ある。

【００８６】V. 制御装置 上述のように、制御装置１１０は、テクセル補間回路か
らＲＡＭアレイ９０へのテクセル・データの転送を制御
する第１の部分、および、ＲＡＭアレイ９０からフレー
ム・バッファ制御器５０Ａ−５０Ｂへのレジスタ１２Ｏ
Ａ−１２０Ｅ経由のテクセル転送を制御する第２の部分
を含む。図９は、制御装置１１０の第１の部分を示して
いる。制御装置１１０の第１の部分は、点線によって囲
まれて示されている。図示されているように、制御装置
１１０の第１の部分の一部は、補間回路７６のパイプラ
イン化された最後の工程に位置する。

【００８７】テクセル補間回路７６は、インターフェー
ス装置へテクセルを出力する準備ができると、任意の１
時点でただ１つだけがオンにされる５個の１ビット信号
をバス１４３Ａ−１４３Ｅ経由で送る。次に、テクセル
がバス８８経由でＲＡＭアレイ９０のデータ入力部に渡
される。各１ビット有効信号はＯＲゲート１４５へ入力
される。ＯＲゲートの出力は、ＲＡＭアレイ９０に対し
て書き込みイネーブル入力として、またベクトル・レジ
スタ１３４に対する入力として与えられる。本実施形態
において、ベクトル・レジスタ１３４は、各ビットがＲ
ＡＭアレイ９０の異なる位置に対応する６４ビット・ワ
ードを記憶する。テクセルがＲＡＭアレイ９０内の特定
の位置に記憶されると、ベクトル・レジスタの対応する
ビットがオンにされる。同様に、テクセルがＲＡＭアレ
イ９０から送り出されると、対応するビットが消去され
る。

【００８８】ベクトル・レジスタ１３４および符号化器
１３７は、連係して、テクセルが記憶されるべきＲＡＭ
アレイ内の空の位置を選択する。ベクトル・レジスタ１
３４が、テクセルがテクセル補間回路７６からＲＡＭア
レイ内にロードされる状態にあることを示す５つの有効
信号の論理ＯＲの結果を入力として受け取ると、ベクト
ル・レジスタ１３４は、バス１３５経由で符号化器１３
７へ６４ビット・ワードを出力する。次に、符号化器１
３７は、ベクトル・ワード内の最初のゼロ・ビットの位
置を識別することによってＲＡＭアレイ内の空の位置の
１つを選択する。符号化器１３７は、６４ビット・ベク
トル・ワードの中からランダムに１つのゼロ・ビットを
選択することもできる。次に、符号化器１３７によっ
て、その位置に関連する６ビット・アドレスがバス１１
２経由でＲＡＭアレイのアドレス入力へ出力される。こ
の６ビット・アドレスは、アドレス位置に対応するビッ
トがセットされるように、ベクトル・レジスタ１３４に
も送られる。有効信号がＲＡＭアレイ９０の書込みイネ
ーブル入力へ送られ、バス８８経由で転送されたテクセ
ル・データがＲＡＭアレイ内の該当する位置へ記憶され
る。

【００８９】制御装置１１０の第１の部分は、また、復
号器１２６、１つが各アドレスＦＩＦＯバッファ１１４
Ａ−１１４Ｅに対応する５個の論理ＡＮＤゲート１３２
Ａ−１３２Ｅ、および５個の対応するレジスタ１４１Ａ
−１４１Ｅを含む。テクセルがＲＡＭアレイ９０内での
特定の位置に書き込まれる時、ＲＡＭアレイ９０内の位
置のアドレスは５個のアドレスＦＩＦＯバッファ１１４
Ａ−１１４Ｅの１つにも書き込まれる。アドレスは、テ
クセルの行先である特定のフレーム・バッファ制御器チ
ップに対応するアドレスＦＩＦＯバッファの１つに書き
込まれる。復号器１２６およびＡＮＤゲート１３２Ａ−
１３２Ｅは、アドレスＦＩＦＯバッファ１１４Ａ−１１
４Ｅのいずれにアドレスを書き込むべきかを決定する。

【００９０】前段階である補間回路７６のパイプライン
工程階からバス１０６を経由して与えられる３ビット・
フレーム・バッファ番号が復号器１２６へ入力される。
復号器１２６は３ビット・フレーム・バッファ番号を復
号して、テクセルの行先であるフレーム・バッファ制御
器チップを決定し、５個の１ビット・ワードをバス１３
ＯＡ−１３ＯＥを経由して出力する。復号器１２６から
出力される１ビット・ワードのうちでただ１つだけがオ
ンにセットされ、そのオンにされたワードがテクセルの
行先のフレーム・バッファ制御器チップに対応する。１
ビット・ワードがバス１３ＯＡ-１３０Ｅを経由してＡ
ＮＤゲート１３２Ａ−１３２Ｅにそれぞれ送られる。ま
た、前段階である補間回路７６のパイプライン工程がＲ
ＡＭアレイに記憶すべき処理済みテクスチャ・データを
持っていることを標示する有効ビットが補間回路７６の
パイプライン工程からバス１２９を経由してＡＮＤゲー
ト１３２Ａ−１３２Ｅの各々に入力される。かくして、
復号器から送られた５個の出力信号の各々は、補間回路
の前工程からの有効ビットと論理的にＡＮＤ演算され
る。補間回路７６のパイプライン工程が処理済みテクス
チャ・データを持っていることを標示する有効ビットを
オンにさせていれば、ＡＮＤゲート１３２Ａ−１３２Ｅ
から出力されるただ１つの有効ビットがオンにされる。
その唯一の有効信号出力が、そのテクセルの行先である
フレーム・バッファ制御器チップに対応する。

【００９１】ＡＮＤゲート１３２Ａ−１３２Ｅの有効信
号出力は、バス１３９Ａ−１３９Ｅを経由してレジスタ
１４１Ａ−レジスタ１４１Ｅにそれぞれ送られる。有効
信号は、レジスタ１４１Ａ−１４１Ｅからバス１４３Ａ
−１４３Ｅを経由して、ＯＲゲート１４５およびアドレ
スＦＩＦＯバッファ１１４Ａ−１１４Ｅの書込みイネー
ブル入力に送られる。アドレスＦＩＦＯバッファ１１４
Ａ、１１４Ｂ、１１４Ｃ、１１４Ｄまたは１１４Ｅのう
ち該テクセルの行先に対応するただ１つが書き込み可能
にされる。ＲＡＭアレイ内のテクセルを記憶すべき位置
を示す６ビット・アドレス・ワードは、バス１１２Ａ−
１１２Ｅを経由してアドレスＦＩＦＯバッファ１１４Ａ
−１１４Ｅのすべてに送られる。アドレスＦＩＦＯバッ
ファの中のただ１つだけが書き込み可能とされるので、
６ビット・アドレス・ワードはその唯一のアドレスＦＩ
ＦＯバッファにのみ書き込まれる。

【００９２】前工程の処理済みテクスチャ・データおよ
び対応するアドレスは、以下の３つの条件が満たされる
場合だけ、ＲＡＭアレイおよび該当するアドレスＦＩＦ
Ｏバッファにそれぞれ書き込まれる。すなわち、(1)補
間回路が有効な処理済みテクスチャ・データを持ち、
(2)ＲＡＭアレイに記憶する余地があり、そして、(3)該
当するアドレスＦＩＦＯバッファに記憶する余地があ
る、という３つの条件である。

【００９３】テクセルのＲＡＭアレイ９０からの読み出
しを制御する制御装置１１０の第２の部分が図１０に示
されている。制御装置１０のこの部分は図１０で点線に
囲まれて示されている。図１０で示される制御装置部分
は、５個のフレーム・バッファ制御器チップ・インター
フェース装置の各々に関連する状態機械を含むものと見
なすことができる。各クロック状態毎に、５つの状態機
械の中の１つがテクセルをＲＡＭアレイ９０から読み出
すことを許容される。

【００９４】５つのどれを選択するかは以下の３つの因
子によって決まる。第１に、当該フレーム・バッファ制
御器チップに関連するアドレスＦＩＦＯバッファは空で
あってはならない。このことは、そのフレーム・バッフ
ァ制御器チップに送られるべきテクセルがＲＡＭアレイ
に現在記憶されていることを標示している。第２に、当
該フレーム・バッファ制御器チップのインターフェース
はアイドルでなければならず、前のテクセルをその関連
フレーム・バッファ制御器チップにシフト出力する動作
中でなく、停止されたテクセル処理に関連していないこ
とが必要である。第３に、当該フレーム・バッファ制御
器チップのインターフェースは、テクセルをＲＡＭアレ
イから受け取ることができる状態にあるインターフェー
スの中で後述のラウンドロビン優先方式によって決定さ
れる最も高い優先度を持つものでなければならない。

【００９５】上記３条件が満たされる場合、図１０の制
御装置の第２の部分はアドレスＦＩＦＯバッファ１１４
Ａ、１１４Ｂ、１１４Ｃ、１１４Ｄまたは１１４Ｅの中
の１つからアドレスを読み取り、第１のクロック状態に
おいてアドレス・レジスタ１５２に書き出す。次のクロ
ック状態において、このレジスタに書き込まれたアドレ
スが、ＲＡＭアレイ内の対応する位置をアクセスするた
め、バス１１２を経由してＲＡＭアレイ９０のアドレス
入力部へ入力され、テクセルがＲＡＭアレイ９０からバ
ス１１８およびバス１１８Ａ−１１８Ｅを経由してレジ
スタ１２ＯＡ−１２０Ｅの各々に書き出される。当該テ
クセルの行先であるフレーム・バッファ制御器チップに
対応するレジスタ１２０Ａ、１２０Ｂ、１２０Ｃ、１２
０Ｄまたは１２０Ｅのいずらか１つだけが、そのレジス
タへのテクセル書き込みを許容される。

【００９６】ラウンド・ロビン優先方式による決定は次
のように実施される。制御装置１１０は、５つの７ビッ
ト優先度カウンタ１５４Ａ−１５４Ｅを含む。各優先度
カウンタは、それぞれのフレーム・バッファ制御器チッ
プに関連する。７ビット優先度カウンタは、優先度値お
よび優先度状態という２つのフィールドからなる。優先
度値は、優先度カウンタの上位３ビットからなり、４が
最高の優先度である０と４の間の数を示すことができ
る。優先度状態は、各クロック・サイクルの間に各優先
度カウンタ内で１増分する。優先度値は、４クロック・
サイクル毎に１増分する。カウンタ１５４Ａ、１５４
Ｂ、１５４Ｃ、１５４Ｄおよび１５４Ｅの各々から優先
度値がバス１５６Ａ、１５６Ｂ、１５６Ｃ、１５６Ｄお
よび１５６Ｅを経由してそれぞれ優先度復号器１６０へ
出力される。優先度復号器１６０は、優先認定と呼ばれ
る５個の信号をバス１６２Ａ−１６２Ｅを経由して出力
する。任意の１時点で優先認定信号のうちただ１つだけ
がセットされる。そのセットされる唯一の優先認定信号
は、当該レジスタがテクセル・データを受け取ることが
できる状態にある中で最高の優先度を持つフレーム・バ
ッファ制御器チップに対応する。

【００９７】特定のチップに関する優先度値が４という
最高優先度であれば、その特定のフレーム・バッファ制
御器チップに関する優先認定信号はセットされる。特定
のフレーム・バッファ制御器チップに関する優先度値が
３と等しい場合、４という優先度値を持つフレーム・バ
ッファ制御器チップに関連する特定のレジスタがＲＡＭ
アレイ９０からテクセルを読み出す準備ができていない
場合に限り、そのチップに関する優先認定信号がセット
される。同様に、特定のフレーム・バッファ制御器チッ
プに関する優先度値が２と等しい場合、３および４とい
う優先度値を持つフレーム・バッファ制御器チップに関
連する特定のレジスタがＲＡＭアレイ９０からテクセル
を読み出す準備ができていない場合に限り、そのフレー
ム・バッファ制御器チップに関する優先認定信号がセッ
トされる。同様に、特定のフレーム・バッファ制御器チ
ップに関する優先度値が１と等しい場合、４、３および
２という優先度値を持つフレーム・バッファ制御器チッ
プに関連する特定のレジスタがＲＡＭアレイ９０からテ
クセルを読み出す準備ができていない場合に限り、その
フレーム・バッファ制御器チップに関する優先認定信号
がセットされる。最後に、特定のフレーム・バッファ制
御器チップに関する優先度値が０と等しい場合、その他
のフレーム・バッファ制御器チップに関連する４つのレ
ジスタがＲＡＭアレイ９０からテクセルを読み出す準備
ができていない場合に限り、そのフレーム・バッファ制
御器チップに関する優先認定信号がセットされる。従っ
て、特定のフレーム・バッファ制御器チップが４という
最高優先度値を持つ時は、対応する優先認定信号の値
は、他のどのフレーム・バッファ制御器チップ・インタ
ーフェース装置の状態にも依存しない。

【００９８】優先度復号器は、上述の方式に従うアルゴ
リズムを実施して５つの優先認定信号をバス１６２Ａ−
１６２Ｅを経由して出力する。優先度復号器１６０は、
バス１５６Ａ−１５６Ｅを経由してカウンタ１５４Ａ−
１５４Ｅから５つの優先度値信号をそれぞれ受け取る。
優先度復号器１６０は、また、バス１１６Ａ−１１６Ｅ
を経由して、レジスタ１２ＯＡ−１２０Ｅのいずれがテ
クセルをＲＡＭアレイ９０から受け取ることができる状
態にあるかをを示す５個の信号を受け取る。優先度復号
器１６０は、更に、フレーム・バッファ制御器チップ５
ＯＡ−５０Ｅからバス１９１Ａ−１９１Ｅを経由して５
個の１ビット承認信号を受け取る。この承認信号は、対
応するフレーム・バッファ制御器チップがデータを受信
することができる状態にある場合オンにセットされる。
フレーム・バッファ制御器チップの各々に関連した優先
度値信号およびレジスタ準備信号を含む情報を使用し
て、優先度復号器は、上述のアルゴリズムを実施し５個
の優先認定信号を出力する。バス１６２Ａ−１６２Ｅを
経由して出力される優先認定信号は、遅延エレメント１
８４Ａ−１８４Ｅを経由してレジスタ１２ＯＡ−１２０
Ｅのロード・イネーブル入力に送られる。ほとんどの場
合、任意の１時点で、レジスタ１２０Ａ、１２０Ｂ、１
２０Ｃ、１２０Ｄまたは１２０Ｅの中の１つだけがロー
ド可能にされるように、優先認定信号の中の１つだけが
オンにされる。ロード可能にされたレジスタに、バス１
１８上で受け取られたテクセル・データがロードされ
る。

【００９９】優先認定信号がレジスタ１２ＯＡ−１２０
Ｅのロード・イネーブル入力に到達する前に、同じ優先
認定信号がそれぞれのＡＮＤゲート１８ＯＡ−１８０Ｅ
の別々の入力にバス１６２Ａ−バス１６２Ｅを経由して
送られる。ＡＮＤゲート１８ＯＡ−１８０Ｅは、また、
バス１５ＯＡ−１５０Ｅを経由してアドレスＦＩＦＯバ
ッファ１１４Ａ−１１４Ｅからそれぞれのアドレス出力
を受け取る。優先認定信号は、高か低かいずれかを示す
１ビット信号である。アドレスＦＩＦＯバッファからの
出力の各々は、６ビットのアドレスである。かくして、
論理ＡＮＤ演算はビット単位で実行される。言い換える
と、優先認定信号は、アドレスＦＩＦＯから出力される
６ビット・アドレスの各ビットと別々に論理的ＡＮＤ演
算を実行される。

【０１００】ＡＮＤゲート１８ＯＡ−１８０Ｅの出力
は、それら出力に対し論理ＯＲ演算を実行するＯＲゲー
ト１８２へ送られる。ＯＲゲート１８２の出力は、アド
レス・レジスタ１５２へ与えられる。任意の１時点でた
だ１つの優先認定信号だけがオンにセットされるので、
１つを除いてＡＮＤゲート１８０Ａ−１８０Ｅのすべて
の出力はゼロに等しい。セットされた優先認定信号を持
つフレーム・バッファ制御器チップに関連するＡＮＤゲ
ートの出力は、対応するアドレスＦＩＦＯバッファから
出力される６ビット・アドレスと等しい。このようにし
て、アドレス・レジスタ１５２は、優先認定信号がオン
にセットされたフレーム・バッファ制御器チップに対応
する特定のアドレスＦＩＦＯバッファから出力されるア
ドレスを記憶する。アドレス・レジスタ１５２は、優先
認定信号の各々が遅延バッファ１８４Ａ−１８４Ｅの範
囲内にある状態の間このアドレスを記憶する。次の状態
の間に、アドレス・レジスタ内に記憶されたアドレス
は、バス１１２を経由してＲＡＭアレイのアドレス入力
部へ送られ、その結果、テクセルがアドレス指定された
位置から読み出され、バス１１８を経由してレジスタ１
２ＯＡ−１２０Ｅに送られる。

【０１０１】本発明の少なくとも１つの実施形態を以上
記述したが、そのような実施形態に対して、本発明の理
念および適用範囲を逸脱することなく種々の修正および
変更を加えることが可能な点は当業者にとって明らかで
あろう。従って、上記の記述は本発明の実施形態の例を
示すためのものに過ぎず、本発明をそのような形態に限
定するように意図されたものでもない。

【０１０２】本発明には、例として次のような実施様態
が含まれる。 （１）テクスチャ・マッピング・コンピュータ・グラフ
ィックス・システムにおいて、複数のテクセルを含むテ
クスチャ・データをテクスチャ・マッピング・チップか
ら複数のフレーム・バッファ制御器チップへ転送する方
法であって、各々の転送先が特定のフレーム・バッファ
制御器チップに指定されている限定的数の上記テクセル
をテクセル・アレイ記憶装置に一時的に記憶するステッ
プと、上記テクセル・アレイ記憶装置から該当するフレ
ーム・バッファ制御器チップへ各テクセルを転送するス
テップと、を含むテクスチャ・データ転送方法。 （２）テクセルを転送する上記ステップが、上記テクセ
ル・アレイ記憶装置から複数の第１の記憶レジスタの１
つへ各テクセルを転送するステップを含む、上記（１）
に記載のテクスチャ・データ転送方法。 （３）テクセルを転送する上記ステップが、上記の第１
の記憶レジスタの各々から複数の第２の記憶レジスタの
各々へ各テクセルを転送するステップを含む、上記
（２）に記載のテクスチャ・データ転送方法。 （４）上記テクセル・アレイ記憶装置に記憶されたテク
セルの各々に関して、上記複数のフレーム・バッファ制
御器チップの各々にそれぞれが対応する複数のアドレス
記憶装置の１つに、上記テクセル・アレイ記憶装置内の
テクセル記憶位置アドレスを記憶するステップを更に含
む、上記（１）に記載のテクスチャ・データ転送方法。 （５）テクセルを上記テクセル・アレイ記憶装置に一時
的に記憶する上記ステップが、各テクセル毎にどのフレ
ーム・バッファ制御器チップが該テクセルの行先である
かを決定するステップを含む上記（１）に記載のテクス
チャ・データ転送方法。 （６）フレーム・バッファ制御器チップへテクセルを転
送する上記ステップが、どのフレーム・バッファ制御器
チップがテクセル受け取りの最高優先度を有しているか
を決定するステップを含む上記（１）に記載のテクスチ
ャ・データ転送方法。

【０１０３】（７）複数のテクセルを記憶するテクスチ
ャ・マッピング・チップおよび上記テクセルを処理する
複数のフレーム・バッファ制御器チップを含むテクスチ
ャ・マッピング・コンピュータ・グラフィックス・シス
テムにおける上記テクスチャ・マッピング・チップと上
記複数のフレーム・バッファ制御器チップの間のインタ
ーフェース装置であって、上記テクスチャ・マッピング
・チップの一部と上記複数のフレーム・バッファ制御器
チップの間に配置され、各々の転送先が特定のフレーム
・バッファ制御器チップに指定されている限定的数の上
記テクセルを一時的に記憶するテクセル・アレイ記憶装
置と、上記テクセル・アレイ記憶装置に接続し、上記テ
クスチャ・マッピング・チップから上記テクセル・アレ
イ記憶装置内の位置へのテクセルの転送、および上記テ
クセル・アレイ記憶装置から該当するフレーム・バッフ
ァ制御器チップへのテクセルの転送を制御する制御装置
と、を備えるインターフェース装置。 （８）テクセルが記憶されている上記テクセル・アレイ
記憶装置内の記憶位置アドレスを記憶するため、上記制
御装置に接続し、各々が異なるフレーム・バッファ制御
器チップに対応する複数のアドレス記憶装置を更に備え
る上記（７）に記載のインターフェース装置。 （９）上記制御装置が、上記テクスチャ・マッピング・
チップから上記テクセル・アレイ記憶装置内の記憶位置
へのテクセルの転送を制御する第１の部分、および上記
テクセル・アレイ記憶装置から該当するフレーム・バッ
ファ制御器チップへのテクセルの転送を制御する第２の
部分を含む、上記（７）に記載のインターフェース装
置。 （１０）上記制御装置の上記第１の部分が、上記テクス
チャ・マッピング・チップに接続して、各テクセルをど
のフレーム・バッファ制御器チップに転送すべきかを決
定する復号器を含む、上記（９）に記載のインターフェ
ース装置。

【０１０４】

【発明の効果】本発明によって、種々のシステム・エレ
メントによって異なるオブジェクト・プリミティブに関
して種々の動作を同時に実行するパイプライン化された
テクスチャ・マッピング・システムにおいて、異なるチ
ップまたはボード間で転送されるデータをバッファリン
グする装置および方法が、従来技術に比較してサイズ、
コストおよび複雑性の観点から大幅に改善される。

【図面の簡単な説明】

【図１】一組のテクスチャＭＩＰマップの例を示す図で
ある。

【図２】コンピュータ・グラフィックス・システム全体
の１つの実施形態のブロック図である。

【図３】コンピュータ・グラフィックス・システム全体
の別の１つの実施形態のブロック図である。

【図４】テクスチャ・マッピング・ハードウェアのブロ
ック図である。

【図５】図４のテクスチャ・マッピング・ハードウェア
のパラメータ補間回路エレメントのブロック図である。

【図６】本発明に従ったフレーム・バッファ制御器チッ
プに関する画面空間インターリービングの１つの実施形
態を示すブロック図である。

【図７】本発明に従ったフレーム・バッファ制御器チッ
プに対するインターフェース内においてバッファされる
必要のあるテクセルを示すブロック図である。

【図８】テクスチャ・マッピング・チップ上のフレーム
・バッファ制御器チップに対するインターフェースのブ
ロック図である。

【図９】フレーム・バッファ制御器チップに対するイン
ターフェース内の制御装置の第１の部分のブロック図で
ある。

【図１０】フレーム・バッファ制御器チップに対するイ
ンターフェース内の制御装置の第２の部分のブロック図
である。

【符号の説明】

１０ フロントエンド基板 １２ テクスチャ・マッピング基板 １４ フレーム・バッファ基板 １５ ホスト・コンピュータ ４６ テクスチャ・マッピング・チップ ４８ ローカル・メモリまたはキャッシュ・メモリ ５０ フレーム・バッファ制御器 ７６ テクセル補間器 ９０ ＲＡＭアレイ １００ 基本マップ １０２、１０４、１０８ ＭＩＰマップ １１０ 制御装置 １１２、１３０ テクセル １１４ アドレスＦＩＦＯバッファ １２０、１２４、１４１ レジスタ １２６ 復号器 １３２ 加重平均テクセル １３４ ベクトル・レジスタ １５２ アドレス・レジスタ １５４ カウンタ １６０ 優先度復号器 １８４ 遅延バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】テクスチャ・マッピング・コンピュータ・
   グラフィックス・システムにおいて、複数のテクセルを
   含むテクスチャ・データをテクスチャ・マッピング・チ
   ップから複数のフレーム・バッファ制御器チップへ転送
   する方法であって、 各々の転送先が特定のフレーム・バッファ制御器チップ
   に指定されている限定的数の上記テクセルをテクセル・
   アレイ記憶装置に一時的に記憶するステップと、 上記
   テクセル・アレイ記憶装置から該当するフレーム・バッ
   ファ制御器チップへ各テクセルを転送するステップと、 を含むテクスチャ・データ転送方法。