JPH1064266A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH1064266A
JPH1064266A JP22364596A JP22364596A JPH1064266A JP H1064266 A JPH1064266 A JP H1064266A JP 22364596 A JP22364596 A JP 22364596A JP 22364596 A JP22364596 A JP 22364596A JP H1064266 A JPH1064266 A JP H1064266A
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Inventor
Kazuhiro Matsuyama
和弘 松山
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Matsushita Electron Corp
松下電子工業株式会社
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Abstract

PROBLEM TO BE SOLVED: To allow an amplifier to correctly latch data immediately before a reset by allowing a CAS signal to rise to generate an address transition detection signal even in such a timing that an access time is determined by a column access time. SOLUTION: A column access buffer 1 receives an external address 15 outputs a column address strobe CAS signal during a data expansion output EDO cycle. On the other hand, data of a sense amplifier 6 selected by a column switch 7 is amplified by a first amplifier 8 and a second amplifier 9, and then latched by a latch circuit 10. Herein, an equalizing signal generating circuit 50 and a second amplifier activation signal generating circuit 52 control the latch circuit 10. Thus, even in such a timing that an access time is determined by a column access time, an address transition detection signal is generated by the rise of the CAS signal, so that the amplifier correctly latches data immediately before a reset.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体記憶装置に関し、特にDRAMのデータ拡張出力(ExtendedData Ou BACKGROUND OF THE INVENTION The present invention relates to a semiconductor memory device, in particular data expanded output DRAM (ExtendedData Ou
t:EDO)機能を制御する半導体集積回路に関するものである。 t: the present invention relates to a semiconductor integrated circuit for controlling the EDO) function.

【0002】 [0002]

【従来の技術】近年、マイクロプロセッサの高速化に対して、メモリの動作速度が追従できず、システムの性能がメモリの動作速度によって律速されてしまうメモリボトルネックの問題が顕在化してきた。 In recent years, relative to the speed of the microprocessor, the operating speed of the memory can not follow, the performance of the system memory bottleneck problem that is limited by the operating speed of the memory has been actualized. これを解決するために従来のファーストページモードよりもデータ転送速度の速いダイナミックRAM(DRAM)が提案されているが、EDOはその中の一方式である(特開平6−3 Although conventional fast page fast dynamic RAM of the data transfer rate than mode (DRAM) has been proposed in order to solve this problem, EDO is one method of them (JP-A-6-3
33393号公報等)。 33,393 JP, etc.).

【0003】DRAMのEDOモードにおけるデータ出力方法をファーストページモードと比較したものが図4 [0003] a comparison of the data output method and the fast page mode in DRAM EDO mode of Figure 4
である。 It is. 図4にはリードサイクルにおけるRAS(ローアドレスストローブ)信号,CAS(コラムアドレスストローブ)信号,アドレスのタイミングとファーストページモードとEDOモードにおけるI/O端子の状態を示している。 The Figure 4 shows the state of the I / O terminals in RAS (row address strobe) signal, CAS (column address strobe) signal, the timing of the address and the fast page mode and the EDO mode in the read cycle. なお、OE(アウトプットイネーブル)信号はローレベル(以下、“L”と記す)、WE(ライトイネーブル)信号はハイレベル(以下、“H”と記す) Incidentally, OE (output enable) signal is low level (hereinafter, referred to as "L"), WE (write enable) signal is high level (hereinafter, referred to as "H")
である。 It is.

【0004】ファーストページモードでは、CAS信号の立ち上がりエッジから時間t OFF後にデータがHi− [0004] In the fast page mode, data from the rising edge of the CAS signal after a time t OFF is Hi-
Z(ハイインピーダンス)状態になるのに対して、ED Z against become (high impedance) state, ED
Oモードでは、CAS信号の立ち上がりエッジではHi O mode, Hi is the rising edge of the CAS signal
−Z状態とはならず、次のCAS信号の立ち下がりエッジから時間t DCH後までデータ出力が保持されることが特徴である。 -Z state not is characterized in that data output from the falling edge of the next CAS signal until after a time t DCH is maintained.

【0005】以下に、従来のEDOを制御する半導体集積回路について説明する。 [0005] The following describes a semiconductor integrated circuit for controlling a conventional EDO. 図5は従来のEDO制御回路ならびにデータルータ系のブロック図を示すものであり、図6は図5の各部の動作タイミング図である。 Figure 5 shows a block diagram of a conventional EDO control circuit and a data router system, FIG. 6 is a timing diagram of each part of FIG. 図5 Figure 5
において、1は外部アドレス15を入力としてコラムアドレス16を発生するコラムアドレスバッファである。 In, 1 is a column address buffer for generating column address 16 as an input an external address 15.
2はコラムアドレス15を入力として特定のコラム選択線35を選択するコラムデコーダである。 2 is a column decoder for selecting a specific column selection line 35 as an input a column address 15. 3はコラムアドレス16を入力としてアドレス遷移信号(ATD信号)17を発生するATD発生回路である。 3 is a ATD generation circuit for generating an address transition signal (ATD signal) 17 as an input a column address 16. 4はATD 4 ATD
信号を入力としてイコライズ信号(FF信号)18を発生するイコライズ信号発生回路である。 A equalizing signal generation circuit for generating an equalizing signal (FF signal) 18 a signal as an input. 5はFF信号1 5 FF signal 1
8を入力として第2アンプ活性化信号(OBR信号32 The second amplifier activating signal as an input 8 (OBR signal 32
およびXOBS信号33)を出力する第2アンプ活性化信号発生回路である。 And XOBS signal 33) is a second amplifier activating signal generating circuit for outputting.

【0006】6はメモリセル(図示せず)の出力を増幅するセンスアンプである。 [0006] 6 is a sense amplifier for amplifying an output of the memory cell (not shown). 7はセンスアンプ6のデータ出力を入力としてDB信号19およびXDB信号20を出力するコラムスイッチである。 7 is a column switch for outputting the DB signal 19 and XDB signal 20 as input data the output of the sense amplifier 6. 8はDB信号19およびXDB信号20をFF信号18に従って増幅してIO 8 IO amplifies the DB signal 19 and XDB signal 20 in accordance FF signal 18
RD信号21およびXIORD信号22を出力する第1 First outputting the RD signal 21 and XIORD signal 22
アンプである。 It is an amplifier. 9はOBR信号32およびXOBS信号33によって制御されIORD信号21およびXIOR 9 is controlled by the OBR signals 32 and XOBS signal 33 IORD signal 21 and XIOR
D信号22を入力としてLATIN信号23を出力する第2アンプである。 A second amplifier for outputting a LATIN signal 23 D signal 22 as an input. 10はEDOLAT信号25に従ってLATIN信号23をラッチしてLATOUT信号2 10 LATOUT signal 2 latches LATIN signal 23 in accordance EDOLAT signal 25
4を出力するラッチ回路である。 4 is a latch circuit for outputting.

【0007】26は外部制御信号であるCAS信号を入力として内部制御信号であるXCAS信号27を発生するCASバッファであり、XCAS信号27はCAS信号と同相である。 [0007] 26 is a CAS buffer for generating a XCAS signal 27 which is an internal control signal CAS signal is an external control signal as an input, XCAS signal 27 is CAS signals in phase. 28はXCAS信号27を入力としてEDOLAT信号25を発生するラッチ回路制御信号発生回路である。 28 is a latch circuit control signal generation circuit for generating a EDOLAT signal 25 as an input XCAS signal 27. 36はXCAS信号27を入力としてコラムアドレスバッファ制御信号(XCL1C信号28) 36 column address buffer control signal as an input XCAS signal 27 (XCL1C signal 28)
を発生するコラムアドレスバッファ制御回路である。 A column address buffer control circuit for generating a.

【0008】11はXCAS信号27を入力として出力制御信号(CG6信号29)を発生する出力制御信号発生回路である。 [0008] 11 is an output control signal generating circuit for generating an output control signal (CG 6 signal 29) as an input XCAS signal 27. 12はLATOUT信号24とCG6信号29との論理積をとりPDTOUT信号34を出力するAND回路である。 12 denotes an AND circuit for outputting a PDTOUT signal 34 ANDs the LATOUT signal 24 and CG6 signal 29. 13はPDTOUT信号34をバッファリングしてDTOUT信号30を出力するバッファ回路である。 13 is a buffer circuit for outputting a DTOUT signal 30 buffers the PDTOUT signal 34. 14はDTOUT信号30を入力してD 14 D to input DTOUT signal 30
OUT信号31を出力する出力トランジスタである。 An output transistor for outputting the OUT signal 31. 出力制御信号発生回路11から出力トランジスタ14までの回路で出力回路が構成される。 Output circuit is constituted by a circuit from the output control signal generating circuit 11 to the output transistor 14.

【0009】以上のような構成の半導体集積回路においては、XCAS信号27を基にコラムアドレスバッファ制御回路36により生成されるXCL1C信号28によってコラムアドレスバッファ1が制御され、EDOサイクル中は外部制御信号であるCAS信号が“H”の期間外部アドレス15が受け付けられ、コラムアドレス16 [0009] In the semiconductor integrated circuit of the above-described structure, a column address buffer 1 is controlled by XCL1C signal 28 generated by the column address buffer control circuit 36 ​​based on XCAS signal 27, in EDO cycle the external control signal period external address 15 of the CAS signal is "H" is accepted is, the column address 16
が出力される。 There is output. なお、CAS信号は、直接的には、XC In addition, CAS signal, to direct, XC
L1C信号28で制御されて、外部アドレスを受け付けることになるが、XCL1C信号28は、CAS信号から、ほぼ同じタイミングで生成されるので、結局アドレスを受け付ける期間は、上述のように外部制御信号であるCAS信号で決まることになる。 It is controlled by the L1C signal 28, but would accept an external address, XCL1C signal 28, from the CAS signal, substantially because it is generated at the same timing, eventually period for accepting an address, an external control signal, as described above It will be determined in some CAS signal.

【0010】コラムアドレスバッファ制御回路36より出力されるコラムアドレス16の遷移がアドレス遷移検出回路3により検出されると、アドレス遷移検出回路3 [0010] transition of the column address 16 output from the column address buffer control circuit 36 ​​is detected by the address transition detection circuit 3, the address transition detection circuit 3
からATD信号17が発生する。 ATD signal 17 is generated from. このATD信号17がイコライズ信号発生回路4に入力されると、イコライズ信号発生回路4によりFF信号18が生成され、データバスのイコライズが行われる。 When the ATD signal 17 is inputted to the equalizing signal generation circuit 4, FF signal 18 is generated by the equalizing signal generation circuit 4, the equalization of the data bus is carried out. なお、データバスのイコライズとは、データバスの電圧を等しくすることであり、イコライズされるデータバスとしては、図1の例では、DB、XDB、IORD、XIORDがある。 Note that the equalization of the data bus is to equalize the voltage of the data bus, the data bus are equalized, in the example of FIG. 1, DB, XDB, IORD, there is XIORD.

【0011】一方、コラムアドレス16がコラムデコーダ2によってデコードされ、対応したコラム選択線35 Meanwhile, the column address 16 is decoded by a column decoder 2, the corresponding column select line 35
が選択され、対応するコラムスイッチ7が開いてセンスアンプ6のデータが第1アンプ8に伝えられる。 Is selected, and the corresponding column switch 7 is data of the sense amplifier 6 is transmitted to the first amplifier 8 is opened. 第1アンプ8に入力されたデータはFF信号18によって増幅され、相補データバスのIORD信号21,XIORD The data input to the first amplifier 8 is amplified by the FF signal 18, IORD signal of the complementary data bus 21, XIORD
信号22として第2アンプ9に伝えられる。 Transmitted as a signal 22 to the second amplifier 9.

【0012】ここで、第1アンプ8に入力されたデータがFF信号18によって増幅されるときの、FF信号1 [0012] Here, when the input data to the first amplifier 8 is amplified by the FF signal 18, FF signal 1
8の機能について詳しく説明する。 Will be described in detail 8 functions. つまり、FF信号1 In other words, FF signal 1
8が“H”になると、DB信号19とXDB信号20 When 8 is "H", DB signal 19 and XDB signal 20
が、またIORD信号21とXIORD信号22がイコライズされる。 But also IORD signal 21 and XIORD signal 22 is equalized. そして、FF信号18が“H”から“L”になると、データバス(DB,XDB,IOR Then, at "L" from the FF signal 18 is "H", the data bus (DB, XDB, IOR
D,XIORD)上のデータが増幅される。 D, XIORD) data on is amplified.

【0013】また、FF信号18から第2アンプ活性化信号発生回路5によって第2アンプ活性化信号であるO Further, a second amplifier activation signal from the FF signal 18 by the second amplifier activating signal generating circuit 5 O
BR信号32,XOBS信号33が生成されるが、第2 Although BR signal 32, XOBS signal 33 is generated, the second
アンプ9に入力されたデータは、OBR信号32,XO Data input to the amplifier 9, OBR signal 32, XO
BS信号33によって増幅、ラッチされる。 Amplified by the BS signal 33 is latched. 具体的には、OBR信号32の“L”から“H”への遷移によって第2アンプ9でラッチされていたデータがリセットされ、XOBS信号33の“H”から“L”への遷移によって入力データの増幅、ラッチが行われる。 Specifically, the data latched by the second amplifier 9 is reset by the transition to "H" from "L" of the OBR signal 32, input by a transition from "L" to "H" of the XOBS signal 33 amplification data latches is performed.

【0014】この第2アンプ9の出力であるLATIN [0014], which is the output of the second amplifier 9 LATIN
信号23をラッチ回路10によりラッチする。 Latching the signal 23 by the latch circuit 10. ラッチ回路10は、CAS信号から、つまりXCAS信号27からラッチ回路制御信号発生回路28によって生成したE Latch circuit 10, the CAS signal, that was generated by the latch circuit control signal generator 28 from XCAS signal 27 E
DOLAT信号25により制御する。 Controlled by DOLAT signal 25. 具体的には、CA Specifically, CA
S信号が“L”の期間はこのラッチ回路10をスルー状態とし、CAS信号が“H”の期間はラッチ動作をさせ、第2アンプ9の出力をラッチする。 Period of the S signal is "L" to the latch circuit 10 and the through state, the period of the CAS signal is "H" to the latch operation to latch the output of the second amplifier 9.

【0015】このラッチ回路10の出力であるLATO [0015] LATO, which is the output of the latch circuit 10
UT信号24はCAS信号を基に出力制御信号発生回路11によって生成されるCG6信号29とAND回路1 CG6 signal UT signal 24 is generated by the output control signal generation circuit 11 based on a CAS signal 29 and AND circuit 1
2によって論理積をとり、その出力であるPDTOUT 2 by taking the logical product, which is the output PDTOUT
信号34をバッファ回路13によりバッファリングし、 The signal 34 is buffered by the buffer circuit 13,
バッファ回路13の出力であるDTOUT信号30を出力トランジスタ14を介して最終的にDOUT信号(データ出力)31として外部に出力させる。 It is output as the final DOUT signal (data output) 31 via the output transistor 14 a DTOUT signal 30 which is the output of the buffer circuit 13.

【0016】なお、図6中のYA,YB,YCの信号は図5の回路において、各コラムアドレス毎に設けられているコラム選択線35のうち、それぞれアドレスCOL [0016] Incidentally, YA in FIG 6, YB, signal YC in the circuit of FIG. 5, of the column select line 35 is provided for each column address, respectively addresses COL
A,COLB,COLCに対応する信号である。 A, COLB, is a signal corresponding to COLC. 上記の出力制御信号であるCG6信号29は、通常はリードサイクル中CAS信号が“L”のとき活性化されるが、E CG6 signal 29 output a control signal of the above is normally activated when in the read cycle CAS signal is "L", E
DOリードサイクル中はCAS信号の状態にかかわらず活性化される。 During DO read cycle is activated regardless of the state of the CAS signal. この構成によりCAS信号が“H”の期間はデータがラッチされるのでEDO機能が実現できる。 Since the period of the CAS signal is "H" data is latched by the configuration EDO function can be realized.

【0017】 [0017]

【発明が解決しようとする課題】EDO動作を高速で行う場合にはサイクルが短くなるため、CAS信号が“L”の期間(t CAS )および“H”の期間が短くなっても動作が保証される必要がある。 Since the cycle is shortened in the case of performing the EDO operation THE INVENTION An object you try solving] fast, the period of the CAS signal is "L" (t CAS) and operate even period is shortened the "H" is guaranteed there is a need to be. しかしながら上記の構成では、コラムアドレスセットアップ時間が短くなってアクセス時間がコラムアドレスアクセス時間t AAで決まるようなタイミングの時に、t CASで表わされるCA However, in the structure described above, the access time becomes shorter column address setup time when the timing as determined by the column address access time t AA, represented by t CAS CA
S信号が“L”の期間が短くなると、CAS信号が立ち上がることによってラッチ回路10によってデータがラッチされるタイミングが、第2アンプ9の出力データL When the period of the S signal is "L" is shorter, the timing of the data by the latch circuit 10 by the CAS signal rises is latched, the output data L of the second amplifier 9
ATIN23の確定のタイミングよりも早くなってしまい、正しいデータがラッチされず、EDO動作が不可能になるという欠点を有していた。 Becomes earlier than the determination of the timing of ATIN23, correct data is not latched, had the disadvantage of EDO operation becomes impossible. 例えば、RASアクセスタイム60nsの場合、t AAとしては30ns、t For example, in the case of the RAS access time 60ns, 30ns as t AA, t
CASとしては10ns程度が要求される。 The CAS about 10ns is required. このような問題が生じる理由はコラムアドレスセットアップ時間が任意に設定できる、すなわち非同期な動作を要求するのに対し、EDOのデータ出力は外部CAS信号に同期させて制御する必要があるためである。 The reason why such a problem occurs can be arbitrarily set column address setup time, i.e. while requiring asynchronous operation, data output EDO is because it is necessary to control in synchronization with the external CAS signal.

【0018】本発明は上記従来の問題点を解決するもので、アクセスタイムがt AAで決まるようなタイミングでかつt CASが短くなった場合にもデータを正しくラッチし、EDO機能を実現できる半導体集積回路を提供することを目的とする。 [0018] The present invention is intended to solve the above problems, is also properly latch data when and timing as the access time is determined by t AA t CAS is shortened, a semiconductor capable of realizing EDO function and to provide an integrated circuit.

【0019】 [0019]

【課題を解決するための手段】請求項1記載の半導体集積回路は、外部アドレスが入力され、外部制御入力によって制御されて内部アドレスを出力するアドレスバッファと、前記内部アドレスの遷移を検出するアドレス遷移検出回路と、前記アドレス遷移検出回路の出力に基づいて発生されるアンプ活性化信号によって制御され、データを増幅するアンプと、前記アンプの出力をラッチするラッチ回路と、前記ラッチ回路にラッチされたデータを外部に出力させる出力回路とを備え、前記外部制御入力の遷移を検出して発生される信号を所定量遅延させて発生した遅延信号を用いて発生されるラッチ回路制御信号により前記ラッチ回路を制御してデータをラッチするようにしたことを特徴とする。 Means for Solving the Problems A semiconductor integrated circuit according to claim 1 is an external address input, an address buffer for outputting the internal address is controlled by an external control input, the address for detecting the transition of the internal address a transition detection circuit, wherein controlled by the amplifier activation signal generated based on the output of the address transition detection circuit, an amplifier for amplifying the data, a latch circuit for latching the output of said amplifier is latched in the latch circuit and an output circuit for outputting to an external data, said by the latch circuit control signal generated a signal generated by detecting a transition of said external control input with a delay signal by a predetermined amount the delay latch and characterized in that by controlling the circuit so as to latch the data.

【0020】この構成によると、アクセスタイムがt AA [0020] According to this configuration, access time t AA
で決まるようなタイミングの場合でもCAS信号の立ち上がりによりアドレス遷移検出信号が発生されアンプがリセットされる直前のデータをラッチすることができる。 Timing rising address transition detection signal is generated by the amplifier of the CAS signal even in the case of such determined by that can latch data immediately before being reset. すなわち非同期に入力された最後のコラムアドレスに対応したデータ、言い替えれば本来ラッチするべきデータをラッチすることができる。 That data corresponding to the last column address input asynchronously, can latch the data to original latches other words. よってアクセスタイムがt AAで決まるようなタイミングでかつt CASが短くなった場合にもデータを正しくラッチし、EDO機能を実現できる。 Thus the access time is also properly latch data when the timing at and t CAS as determined by t AA shortened can be realized EDO features.

【0021】請求項2記載の半導体集積回路は、請求項1記載の半導体集積回路において、アドレス遷移検出回路の出力から第1のイコライズ信号発生回路によってイコライズ信号を発生し、前記イコライズ信号から第1のアンプ活性化信号発生回路によって前記アンプ活性化信号を発生させるようにし、前記第1のイコライズ信号発生回路および前記第1のアンプ活性化信号発生回路と同じ構成の第2のイコライズ信号発生回路および第2のアンプ活性化信号発生回路を用いて前記遅延信号を発生させるようにしたことを特徴とする。 The semiconductor integrated circuit according to claim 2, wherein, in the semiconductor integrated circuit according to claim 1, the equalizing signal generated from the output of the address transition detection circuit by the first equalizing signal generation circuit, first from the equalization signal the amplifier activating signal generating circuit so as to generate said amplifier activation signal, a second equalizing signal generation circuit having the same configuration as the first equalizing signal generation circuit and the first amplifier activating signal generating circuit and characterized in that so as to generate the delayed signal using a second amplifier activating signal generating circuit.

【0022】この構成によると、第1のイコライズ信号発生回路および前記第1のアンプ活性化信号発生回路と同じ構成の第2のイコライズ信号発生回路および第2のアンプ活性化信号発生回路を用いて遅延信号を発生しているので、ラッチ回路を制御させるための遅延信号を正確に設定することができる。 [0022] According to this configuration, by using a second equalizing signal generation circuit and the second amplifier activating signal generating circuit having the same configuration as that of the first equalizing signal generation circuit and the first amplifier activating signal generating circuit since generating a delay signal, the delay signal for controlling the latch circuit can be set accurately. 請求項3記載の半導体集積回路は、請求項1または2記載の半導体集積回路において、外部制御入力をバッファ回路によりバッファして発生させた内部制御信号を第1の入力とし、遅延信号を第2の入力とするフリップフロップをさらに備え、前記フリップフロップにより前記ラッチ回路制御信号を発生させるようにしたことを特徴とする。 The semiconductor integrated circuit according to claim 3, wherein the claim 1 or the semiconductor integrated circuit of the second aspect, the internal control signal generated by buffering by an external control input buffer circuit as a first input, a delay signal a second further comprising a flip-flop to the input, characterized in that so as to generate said latch circuit control signal by the flip-flop.

【0023】この構成によると、遅延信号の延長により、t CASが短くなった場合にもデータを正しくラッチすることができ、しかもこの遅延がアクセスタイムに影響を及ぼさない。 [0023] According to this structure, the extension of the delay signal, t CAS also be able to properly latch the data if it becomes shorter, Moreover, this delay does not affect the access time.

【0024】 [0024]

【発明の実施の形態】以下、本発明の実施の形態について、図面を参照しながら説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings. 図1は本発明の実施の形態における半導体集積回路のブロック図を示し、図2は図1の半導体集積回路の一部(第2アンプ9、ラッチ回路10、ラッチ回路制御信号発生回路54、AND Figure 1 shows a block diagram of a semiconductor integrated circuit in the embodiment of the present invention, FIG. 2 is a portion of a semiconductor integrated circuit of Figure 1 (second amplifier 9, the latch circuit 10, a latch circuit control signal generator circuit 54, the AND
回路12)の詳細図を、図3は動作タイミング図をそれぞれ示すものである。 A detailed view of the circuit 12), FIG. 3 shows respectively an operation timing chart. 図1の構成において、従来例(図5)と異なる部分は第2アンプ9の出力信号であるLA In the configuration of FIG. 1, the conventional example (FIG. 5) and the different parts is the output signal of the second amplifier 9 LA
TIN信号23をラッチするラッチ回路10を制御する信号EDOLAT'60の生成部であり、この生成部は、イコライズ信号発生回路50、第2アンプ活性化信号発生回路52、ラッチ回路制御信号発生回路54から構成され、イコライズ信号発生回路50および第2アンプ活性化信号発生回路52は、イコライズ信号発生回路4および第2アンプ活性化信号発生回路5と同じ構成である。 A generator of a signal EDOLAT'60 for controlling the latch circuit 10 for latching the TIN signal 23, the generation unit may equalize signal generation circuit 50, a second amplifier activating signal generating circuit 52, a latch circuit control signal generation circuit 54 consists equalize signal generation circuit 50 and the second amplifier activating signal generating circuit 52 has the same configuration as the equalizing signal generation circuit 4 and the second amplifier activating signal generating circuit 5.

【0025】以下、この半導体集積回路の動作を説明する。 [0025] The following is an explanation of the operation of the semiconductor integrated circuit. この半導体集積回路においては、XCAS信号27 In this semiconductor integrated circuit, XCAS signal 27
を基にコラムアドレスバッファ制御回路36により生成されるXCL1C信号28によってコラムアドレスバッファ1が制御され、EDOサイクル中は外部制御信号であるCAS信号が“H”の期間外部アドレス15が受け付けられ、コラムアドレス16が出力される。 The column address buffer 1 is controlled by XCL1C signal 28 generated by the column address buffer control circuit 36 ​​based on, in EDO cycle period external address 15 of the CAS signal is an external control signal is "H" is accepted, a column address 16 is output.

【0026】コラムアドレスバッファ1より出力されるコラムアドレス16の遷移がアドレス遷移検出回路3により検出されると、アドレス遷移検出回路3からATD [0026] transition of the column address 16 output from the column address buffer 1 is detected by the address transition detection circuit 3, ATD from the address transition detection circuit 3
信号17が発生する。 Signal 17 is generated. このATD信号17がイコライズ信号発生回路4に入力されると、イコライズ信号発生回路4によりFF信号18が生成され、データバスのイコライズが行われる。 When the ATD signal 17 is inputted to the equalizing signal generation circuit 4, FF signal 18 is generated by the equalizing signal generation circuit 4, the equalization of the data bus is carried out.

【0027】一方、コラムアドレス16がコラムデコーダ2によってデコードされ、対応したコラム選択線35 On the other hand, the column address 16 is decoded by a column decoder 2, the corresponding column select line 35
が選択され、対応するコラムスイッチ7が閉じてセンスアンプ6のデータが第1アンプ8に伝えられる。 It is selected, and the corresponding column switch 7 is data of the sense amplifier 6 is transmitted to the first amplifier 8 is closed. 第1アンプ8に入力されたデータはFF信号18によって増幅され、相補データバスのIORD信号21,XIORD The data input to the first amplifier 8 is amplified by the FF signal 18, IORD signal of the complementary data bus 21, XIORD
信号22として第2アンプ9に伝えられる。 Transmitted as a signal 22 to the second amplifier 9.

【0028】また、FF信号18から第2アンプ活性化信号発生回路5によって第2アンプ活性化信号であるO Further, a second amplifier activation signal from the FF signal 18 by the second amplifier activating signal generating circuit 5 O
BR信号32,XOBS信号33が生成されるが、第2 Although BR signal 32, XOBS signal 33 is generated, the second
アンプ9に入力されたデータは、OBR信号32,XO Data input to the amplifier 9, OBR signal 32, XO
BS信号33によって増幅、ラッチされる。 Amplified by the BS signal 33 is latched. 具体的には、OBR信号32の“L”から“H”への遷移によって第2アンプ9でラッチされていたデータがリセットされ、XOBS信号33の“H”から“L”への遷移によって入力データの増幅、ラッチが行われる。 Specifically, the data latched by the second amplifier 9 is reset by the transition to "H" from "L" of the OBR signal 32, input by a transition from "L" to "H" of the XOBS signal 33 amplification data latches is performed.

【0029】以上の動作は従来例と同じである。 [0029] The above operation is the same as that of the conventional example. つぎに、第2アンプ9の出力であるLATIN信号23をラッチ回路10によりラッチするのであるが、制御信号であるEDOLAT'信号60の生成方法が前述したように従来例とは異なる。 Next, the LATIN signal 23 is the output of the second amplifier 9 is for latched by the latch circuit 10, a method of generating a control signal EDOLAT 'signal 60 is different from the conventional example as described above. この実施の形態では、イコライズ信号発生回路50と第2アンプ活性化信号発生回路52 In this embodiment, the equalizing signal generation circuit 50 second amplifier activating signal generating circuit 52
を新たに設け、CAS信号の“L”から“H”への遷移をイコライズ信号発生回路50で検出してイコライズ信号発生回路50からFF'信号51を発生させ、さらにFF'信号51によって第2アンプ活性化信号発生回路52からOBR'信号53を発生させる。 The newly provided, the transition from "H" to "L" of the CAS signal is detected by equalizing signal generation circuit 50 'generates a signal 51, further FF' FF from equalizing signal generation circuit 50 second by a signal 51 generating an OBR 'signal 53 from the amplifier activating signal generating circuit 52.

【0030】第2アンプ活性化信号発生回路52は前述したように、第2アンプ活性化信号発生回路5と同じ構成であり、信号遅延量もほぼ等しい。 The second amplifier activating signal generating circuit 52 as described above, has the same configuration as the second amplifier activating signal generating circuit 5, the signal delay amount substantially equal. OBR'信号53 OBR 'signal 53
はCAS信号の“L”から“H”への遷移により発生され、OBR信号32はコラムアドレス16の遷移により発生されるが、このOBR信号32を発生するコラムアドレス16の遷移が生じるのは、CAS信号が“L”から“H”へ遷移してコラムアドレスバッファ1がイネーブルとなった後になるので、OBR'信号53はOBR Generated by a transition from "H" to "L" of the CAS signal, but OBR signal 32 is generated by a transition of the column address 16, the transition of the column address 16 to generate the OBR signal 32 occurs, the since the column address buffer 1 transitions CAS signal from the "L" to "H" is after becoming enabled, OBR 'signal 53 OBR
32よりも若干早いタイミングで発生する。 32 occurs at an early timing slightly larger than. OBR' 信号53からラッチ回路制御信号発生回路54によってE E from OBR 'signal 53 by the latch circuit control signal generation circuit 54
DOLAT'信号60を発生させ、このEDOLAT' DOLAT 'signal 60 is generated, this EDOLAT'
信号60でラッチ回路10を制御する。 Controlling the latch circuit 10 in the signal 60. ラッチ回路10 Latch circuit 10
でラッチされたデータは従来例と同様の方法で出力される。 Latched data in is output in the same way as in the conventional example.

【0031】OBR'信号53はOBR信号32よりも早いため、EDOLAT'信号60はOBR信号32のタイミングよりも若干早くなる。 The OBR 'order signal 53 is faster than OBR signal 32, EDOLAT' signal 60 slightly faster than the timing of the OBR signal 32. これによりCAS信号の“L”から“H”への遷移により発生するOBR信号32により第2アンプ9がリセットされる直前のデータ、すなわち本来ラッチするべきデータのLATIN信号23がラッチできる。 Thus just before the data second amplifier 9 by OBR signal 32 generated by a transition from "H" to "L" of the CAS signal is reset, that is, LATIN signal 23 of the data to be latched originally be latched. よって、CAS信号が“H”の期間(コラムアドレスを受け付ける期間)にコラムアドレスが何回か遷移して第2アンプ9のラッチデータが更新されたとしても最後のアドレスに対応したデータ、すなわち真のデータをラッチすることができる。 Therefore, the data also corresponds to the last address as latch data of the second amplifier 9 is updated column address period (period for receiving a column address) of the CAS signal is "H" is shifted several times, i.e. true it can be latched data. これにより、t CASが短くなってもCAS信号が再び“L”から“H”に遷移して第2アンプ9をリセットするときにコラムアドレスに対応したデータがラッチされていれば、 Thus, if the data corresponding to the column address is latched when the t CAS resets the second amplifier 9 transits to "H" from the CAS signal is "L" again be shortened,
ラッチ回路10で正しいデータをラッチでき、EDO動作を保証できる。 Can latch the correct data in the latch circuit 10, it can be guaranteed EDO operation.

【0032】ここで、CAS信号が再び“L”から“H”に遷移して第2アンプ9をリセットするときにコラムアドレスに対応したデータがラッチされていることが必要であるという条件について詳しく説明する。 [0032] Here, details about the condition that CAS signal is necessary that the data corresponding to the column address is latched when resetting the second amplifier 9 transits to "H" from "L" again explain. すなわち、CAS信号が再び“L”から“H”に遷移してO That, CAS signal transits to "H" again from "L" O
BR信号32が“L”から“H”になると、第2アンプ9がリセットされる。 When BR signal 32 becomes "H" to "L", the second amplifier 9 is reset. つまり、LATIN,XLATI In other words, LATIN, XLATI
Nがともに“L”になる。 N become both "L". ラッチ回路10は、第2アンプ9の出力を受けて動作するので、正しいデータをラッチするためには、第2アンプ9がリセットされる前に、 Latch circuit 10, so it operates in response to an output of the second amplifier 9, in order to latch the correct data, prior to the second amplifier 9 is reset,
第2アンプ9から正しいデータを受け取って、これをラッチしなければならないのである。 Receive correct data from the second amplifier 9, which is not necessary to latch.

【0033】ラッチ回路10は、CAS信号からイコライズ信号発生回路50、第2アンプ活性化信号発生回路52を経由して、ラッチ回路制御信号発生回路54によって生成した信号EDOLAT'信号60により制御される。 The latch circuit 10, an equalizing signal generation circuit 50 from the CAS signal, via the second amplifier activating signal generating circuit 52 is controlled by a signal EDOLAT 'signal 60 generated by the latch circuit control signal generation circuit 54 . つまり、CAS信号が“L”の期間はこのラッチ回路10はスルー状態となり、CAS信号が“H”の期間はこのラッチ動作をさせ、第2アンプ9の出力をラッチする。 In other words, the period of the CAS signal is "L", the latch circuit 10 enters the through state, the period of the CAS signal is "H" to the latch operation to latch the output of the second amplifier 9.

【0034】このラッチ回路10の出力であるLATO [0034] LATO, which is the output of the latch circuit 10
UT信号24はCAS信号を基に出力制御信号発生回路11によって生成されるCG6信号29とAND回路1 CG6 signal UT signal 24 is generated by the output control signal generation circuit 11 based on a CAS signal 29 and AND circuit 1
2によって論理積をとり、その出力であるPDTOUT 2 by taking the logical product, which is the output PDTOUT
信号34をバッファ回路13によりバッファリングし、 The signal 34 is buffered by the buffer circuit 13,
バッファ回路13の出力であるDTOUT信号30を出力トランジスタ14を介して最終的にDOUT信号(データ出力)31として外部に出力させる。 It is output as the final DOUT signal (data output) 31 via the output transistor 14 a DTOUT signal 30 which is the output of the buffer circuit 13.

【0035】上記の出力制御信号であるCG6信号29 [0035] is the above output control signal CG6 signal 29
はリードサイクル中活性化されるが、EDOリードサイクル中はCAS信号の状態にかかわらず活性化される。 While being in the read cycle activated in EDO read cycle is activated regardless of the state of the CAS signal.
この構成によりCAS信号が“H”の期間はデータがラッチされるのでEDO機能が実現できる。 Since the period of the CAS signal is "H" data is latched by the configuration EDO function can be realized. 以上のように、この半導体集積回路によると、外部のCAS信号の立ち上がりエッジでイコライズ信号(FF信号)と同じパルス幅をもつ信号を発生し、その信号から第2アンプ活性化信号(OBR信号32)と同じタイミングのOB As described above, according to this semiconductor integrated circuit, it generates a signal having the same pulse width as the equalize signal at the rising edge of the external CAS signal (FF signal) from the signal second amplifier activation signal (OBR signal 32 OB of the same timing as)
R'信号53を発生させ、このOBR'信号53に基づいてEDOLAT'信号60を作ってラッチ回路10を動作させるという構成により、アクセスタイムがt AAで決まるようなタイミングでかつt CASが短くなった場合にもデータを正しくラッチし、EDO機能を実現できる優れた半導体集積回路を実現できるものである。 'To generate a signal 53, the OBR' R by construction that operates the latch circuit 10 to make a EDOLAT 'signal 60 based on the signal 53, a timing that the access time is determined by t AA and t CAS is shortened also properly latch data when the one in which can realize an excellent semiconductor integrated circuit that can realize EDO features.

【0036】つぎに、図2を参照しながら、第2アンプ9、ラッチ回路10、AND回路12およびラッチ回路制御信号発生回路54の構成について詳しく説明する。 Next, with reference to FIG. 2, a second amplifier 9 will be described in detail configuration of the latch circuit 10, the AND circuit 12 and the latch circuit control signal generation circuit 54.
図2に示すように、この実施の形態では、ラッチ回路制御信号発生回路54にフリップフロップを用いており、 As shown in FIG. 2, in this embodiment, it uses a flip-flop in latch circuit control signal generator circuit 54,
CAS信号が“L”になるとCAS信号をバッファして発生させた内部制御信号であるXCAS信号が“L”になり、このフリップフロップの出力、すなわちEDOL XCAS signal when the CAS signal becomes "L" a CAS signal which is an internal control signal which is generated by the buffer becomes "L", the output of the flip-flop, i.e. EDOL
AT'信号が“H”になる。 AT 'signal becomes "H". その結果、ラッチ回路10 As a result, the latch circuit 10
がスルー状態になり、第2アンプ9のデータがそのままラッチ回路10から出力される。 There will be through state, the data of the second amplifier 9 is directly outputted from the latch circuit 10. CAS信号が“H”になるとXCAS信号も“H”になるが、その遷移からイコライズ信号発生回路50、第2アンプ活性化信号発生回路52による遅延を経てOBR'信号53が発生され、このOBR'信号53によってフリップフロップの出力が“L”になる。 XCAS signal when the CAS signal changes to "H" also becomes "H", the equalizing signal generation circuit 50 from the transition, the second amplifier activating signal generating circuit 52 OBR 'signal 53 via the delay due to is generated, the OBR the 'signal 53 output of the flip-flop becomes "L". その結果、ラッチ回路10でデータがラッチされ、つぎにCAS信号が“L”になり新たなデータが第2アンプ9で準備されるまで、前のデータを保持する。 As a result, data is latched by the latch circuit 10 until the next new data becomes CAS signal is "L" is prepared by the second amplifier 9, to hold the previous data. CAS信号が“H”になってからラッチ回路10でデータをラッチするまでの期間には、t CASが短くなって第2アンプ9の出力が正しいデータに確定する前にCAS信号が“H”になった場合でも正しいデータをラッチできるように遅延が入るが、CAS信号が“L”になってからラッチがスルー状態になるまでの期間にはこの遅延が入らない。 The period from the CAS signal becomes a "H" until the latch data in latch circuit 10, CAS signal before t CAS output of the second amplifier 9 becomes short is determined to correct data "H" the delay to allow latch the correct data even if it becomes enters, this delay is the period from when the CAS signal is "L" until the latch is in the through state does not turn on. したがってこの遅延がアクセスタイムに悪影響を及ぼすようなことはない。 Therefore, this delay is not such thing as an adverse effect on the access time.

【0037】 [0037]

【発明の効果】請求項1記載の半導体集積回路によれば、アクセスタイムがt AAで決まるようなタイミングの場合でもCAS信号の立ち上がりによりアドレス遷移検出信号が発生されアンプがリセットされる直前のデータをラッチすることができ、したがって本来ラッチするべきデータをラッチすることができる。 Effects of the Invention] According to the semiconductor integrated circuit according to claim 1, the data just before the access time rises address transition detection signal is generated by the amplifier of the CAS signal even when the timing as determined by t AA is reset it can be latched, thus it is possible to latch the data to be originally latched. よってアクセスタイムがt AAで決まるようなタイミングでかつt CASが短くなった場合にもデータを正しくラッチし、EDO機能を実現できる。 Thus the access time is also properly latch data when the timing at and t CAS as determined by t AA shortened can be realized EDO features.

【0038】請求項2記載の半導体集積回路によれば、 According to the semiconductor integrated circuit according to claim 2,
第1のイコライズ信号発生回路および前記第1のアンプ活性化信号発生回路と同じ構成の第2のイコライズ信号発生回路および第2のアンプ活性化信号発生回路を用いて遅延信号を発生しているので、ラッチ回路を制御させるための遅延信号を正確に設定することができる。 Using a first equalizing signal generation circuit and said first second equalizing signal generation circuit of the same configuration as the amplifier activating signal generating circuit and the second amplifier activating signal generating circuit since the occurrence of the delayed signal , a delay signal for controlling the latch circuit can be set accurately. 請求項3記載の半導体集積回路によれば、遅延信号の延長により、t CASが短くなった場合にもデータを正しくラッチすることができ、しかもこの遅延がアクセスタイムに影響を及ぼさない。 According to the semiconductor integrated circuit according to claim 3, the extension of the delay signal, t CAS are also able to properly latch data when shortened, yet this delay does not affect the access time.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態における半導体集積回路(EDO制御回路ならびにデータルータ系)のブロック図である。 1 is a block diagram of a semiconductor integrated circuit in the embodiment of the present invention (EDO control circuit and a data router system).

【図2】図1の半導体集積回路の一部( 第2アンプ、ラッチ回路、ラッチ回路制御信号発生回路、AND回路) [Figure 2] a portion of a semiconductor integrated circuit of Figure 1 (second amplifier, a latch circuit, a latch circuit control signal generation circuit, the AND circuit)
の詳細な回路図である。 It is a detailed circuit diagram of the.

【図3】図1の半導体集積回路の動作を示す動作タイミング図である。 3 is a timing diagram illustrating the operation of the semiconductor integrated circuit of Figure 1.

【図4】DRAMのEDOモードにおけるデータ出力方法とファーストページモードを比較するためのタイミング図である。 4 is a timing diagram for comparing the data output method and the fast page mode in DRAM EDO mode.

【図5】従来の半導体集積回路(EDO制御回路ならびにデータルータ系)のブロック図である。 5 is a block diagram of a conventional semiconductor integrated circuit (EDO control circuit and a data router system).

【図6】図5の半導体集積回路の動作を示す動作タイミング図である。 6 is a timing diagram illustrating the operation of the semiconductor integrated circuit of Figure 5.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 コラムアドレスバッファ 2 コラムデコーダ 3 アドレス遷移検出回路 4 イコライズ信号発生回路 5 第2アンプ活性化信号発生回路 6 センスアンプ 7 コラムスイッチ 8 第1アンプ 9 第2アンプ 10 ラッチ回路 11 出力制御信号発生回路 12 AND回路 13 バッファ回路 14 出力トランジスタ 26 CASバッファ 36 コラムアドレスバッファ制御回路 50 イコライズ信号発生回路B 52 第2アンプ活性化信号発生回路 54 ラッチ回路制御信号発生回路 1 column address buffer 2 column decoder 3 address transition detection circuit 4 equalizing signal generation circuit 5 second amplifier activating signal generating circuit 6 the sense amplifier 7 column switch 8 first amplifier 9 second amplifier 10 latch circuit 11 outputs a control signal generating circuit 12 AND circuit 13 the buffer circuit 14 the output transistor 26 CAS buffer 36 column address buffer control circuit 50 equalizing signal generation circuit B 52 second amplifier activating signal generating circuit 54 latch circuit control signal generator circuit

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 外部アドレスが入力され、外部制御入力によって制御されて内部アドレスを出力するアドレスバッファと、前記内部アドレスの遷移を検出するアドレス遷移検出回路と、前記アドレス遷移検出回路の出力に基づいて発生されるアンプ活性化信号によって制御され、 1. A external address is input, an address buffer for outputting the internal address is controlled by an external control input, the address transition detection circuit for detecting a transition of the internal address, based on an output of the address transition detection circuit is controlled by the amplifier activation signal generated Te,
    データを増幅するアンプと、前記アンプの出力をラッチするラッチ回路と、前記ラッチ回路にラッチされたデータを外部に出力させる出力回路とを備え、 前記外部制御入力の遷移を検出して発生される信号を所定量遅延させて発生した遅延信号を用いて発生されるラッチ回路制御信号により前記ラッチ回路を制御してデータをラッチするようにしたことを特徴とする半導体集積回路。 An amplifier for amplifying the data, a latch circuit for latching the output of said amplifier, and an output circuit for outputting the data latched in the latch circuit to the outside, is generated by detecting a transition of said external control input the semiconductor integrated circuit characterized in that the latch circuit control signal generated by using the delayed signal generated signals by delaying a predetermined amount so as to latch the data by controlling the latch circuit.
  2. 【請求項2】 アドレス遷移検出回路の出力から第1のイコライズ信号発生回路によってイコライズ信号を発生し、前記イコライズ信号から第1のアンプ活性化信号発生回路によって前記アンプ活性化信号を発生させるようにし、前記第1のイコライズ信号発生回路および前記第1のアンプ活性化信号発生回路と同じ構成の第2のイコライズ信号発生回路および第2のアンプ活性化信号発生回路を用いて前記遅延信号を発生させるようにしたことを特徴とする請求項1記載の半導体集積回路。 Wherein the equalizing signal generated from the output of the address transition detection circuit by the first equalizing signal generation circuit, so as to generate said amplifier activation signal by the first amplifier activating signal generating circuit from said equalization signal , to generate the delayed signal using the first equalizing signal generation circuit and the second equalizing signal generation circuit and the second amplifier activating signal generating circuit having the same configuration as that of the first amplifier activating signal generating circuit the semiconductor integrated circuit according to claim 1, characterized in that the the like.
  3. 【請求項3】 外部制御入力をバッファ回路によりバッファして発生させた内部制御信号を第1の入力とし、前記遅延信号を第2の入力とするフリップフロップをさらに備え、前記フリップフロップにより前記ラッチ回路制御信号を発生させるようにしたことを特徴とする請求項1または2記載の半導体集積回路。 3. A external control input internal control signals are buffered by generating by the buffer circuit as a first input, further comprising a flip-flop for the delayed signal and the second input, said by the flip-flop latch the semiconductor integrated circuit according to claim 1, wherein in that so as to generate the circuit control signal.
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