JPH10512381A - メモリバス終端モジュール - Google Patents

Abstract

(57)【要約】 メモリバス終端モジュールは、通信バスにおけるオーバシュート及びアンダーシュートを低減するものとして記載されている。このモジュールは、欲せざる信号変動を低減或いは削除する回路を含む。モジュールは、パーソナルコンピュータのメモリバス内に配置され得て、コンピュータ購買者がメモリ能力を拡張すること、特に高データ速度メモリをインストールすることを可能としている。これらのメモリとしては、６６ＭＨｚで或いはそれ以上で動作可能なバースト・アクセス・メモリを含む。２つのクランプダイオードが終端回路内に設けられて、バスの通信線に接続される。

Description

【発明の詳細な説明】 メモリバス終端モジュール 発明の技術分野 本発明は、全般的には、パーソナルコンピュータに関し、特にパーソナルコン ピュータにおけるメモリバスに関する。 発明の背景 図１及び図２に示されているパーソナルコンピュータは、モニター１００、キ ーボード入力１０２、並びに、中央演算ユニット（プロセッサ・ユニット）１０ ４を含む。プロセッサ・ユニットは、典型的には、マイクロプロセッサ１０６、 メモリバス回路１０８、並びに、他の周辺回路１１０を含む。メモリバスには、 パーソナルコンピュータの購入者が追加メモリ回路をそのユーザのニーズ変動に 応じてインストールすることができるように、多数の拡張ソケットが具備されて いる。メモリのアップグレードのための多数の拡張ソケットは、典型的には、メ モリバスに沿って存在する。これらの拡張ソケットは、ユーザが追加メモリ回路 のインストールでそのシステム・メモリのアップグレードを決定するまで空のま まである。 一般に、コンピュータのメモリバス・インターフェースの特性インピーダンス は、完全に装填された又は一杯に装填されたメモリバスのインピーダンスと整合 するように設計されている。よって、メモリバスが完全に装填された場合にイン ターフェースとバスとは整合することになる。インピーダンスに関しての不整合 はメモリバス上にリンギング効果を発生して、該バスを介して通信される信号に オーバシュート及びアンダーシュートを生じさせる。こうしたリンギングは典型 的なメモリ回路での通信に関しては困難性を生じない。これは、現在使用されて いるメモリ回路の制限された通信速度による。しかしながら、メモリ回路は、漸 次より高速な通信速度で動作可能なように設計されてきている。 その間のインピーダンスが不整合しているメモリバス及びメモリバス・インタ ーフェースを有するコンピュータは、高データ速度メモリ回路が部分的に空のデ ータ・バス内にインストールされた際の通信において誤りを発生し得る。 上述した理由のため、そして、本明細書を読み且つ理解するに及んだ当業者に は明らかとなるであろう下述の他の理由のため、当業界では、エンドユーザによ って拡張されるメモリ容量を有することができ、且つ、インピーダンス不整合に よるデータ誤りを招くことなく高速度通信ができるコンピュータの必要性がある 。 発明の概要 高速メモリによる通信に関わる上述の問題や他の問題は本発明によって対処さ れ、それは以下の明細書を読んで検討することによって理解されるであろう。 特に、本発明は、メモリバスのメモリ・ソケット内への嵌合に適合するモジュ ール・ハウジングを含むメモリバス終端モジュールを説明するものであり、該モ ジュール・ハウジングは通信線の入出力接続部と、それら通信線入出力接続部に 接続された終端回路とを含む。そのモジュール・ハウジングは、ＪＥＤＥＣ（Jo int Electron Device Engineering Council）規格回路パッケージを受容するよ うに設計されたソケット内に嵌合できる。 他の実施例において、メモリバスは複数のメモリ回路拡張ソケットと、そうし たメモリ回路拡張ソケットの内の１つ内に位置決めされた少なくとも１つの高デ ータ速度メモリとを備えるように説明されており、更にメモリバスは終端モジュ ール・ハウジングを備え、該終端モジュール・ハウジングがそうしたメモリ回路 拡張ソケットの内の１つ内に位置決めされて、通信線入出力接続部と該通信線入 出力接続部に接続された複数のクランプダイオードを有する終端回路とを含む。 メモリバスは、６６ＭＨｚの最小データ速度を有して、同期メモリ回路として設 計可能な高データ速度メモリを含むことができる。 図面の簡単な説明 図１は、パーソナルコンピュータを示し、 図２は、図１におけるＣＰＵ（中央演算ユニット）のブロック線図であり、 図３は、図２におけるメモリバスであり、 図４は、理想的な階段状関数信号であり、 図５は、リンギングを伴った階段状関数信号であり、 図６は、コンピュータ・メモリバス上における３３ＭＨｚ信号パルスであり、 図７は、コンピュータ・メモリバス上における６６ＭＨｚ信号パルスであり、 図８は、本発明の終端モジュールの一実施例であり、 図９は、図８のモジュールの概略構成図であり、 図１０は、図８の代替的なモジュールの概略構成図であり、 図１１は、図８の代替的なモジュールの概略構成図であり、 図１２は、図８の代替的なモジュールの概略構成図であり、 図１３は、図８の代替的なモジュールの概略構成図であり、 図１４は、図８の代替的なモジュールの概略構成図である。 好適実施例の詳細な説明 以下の好適実施例の詳細な説明において、本願の一部を形成する添付図面が参 照され、その中に、本発明を実施し得る特定の好適実施例が例示目的で示されて いる。これら実施例は当業者が本発明を実施できるように充分詳細に説明されお り、本発明の精神及び範囲から逸脱することなく、他の実施例が利用可能であり 且つ論理的、機械的、並びに電気的変更が為され得ることを理解すべきである。 よって、以下の詳細な説明は、限定的意味合いで解釈されるべきではなく、本発 明の範囲は添付の請求の範囲によってのみ定義される。 商業的に入手可能な多数の集積回路メモリがある。例えば、ランダム形式でア クセスされるように配列された複数のメモリセルを有するダイナミック・メモリ 回路は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と呼称される 。これらメモリは様々な設計で製造され得て、そのメモリのダイナミック・メモ リセルに対する読取り及び書込みに関しての複数の異なる方法を提供している。 そうした方法の内の１つがページ・モード動作である。ＤＲＡＭにおけるページ ・モード動作は、１行のメモリセル・アレイにアクセスして、そのアレイの異な る列にランダムにアクセスする方式で定義される。行及び列の交差点に記憶され たデータは、その列がアクセスされている間にその読取り及び出力が為されるこ とができる。ページ・モードＤＲＡＭは、メモリ回路の通信速度を制限する複数 のアクセス段階を必要とする。ページ・モードＤＲＡＭを用いた典型的な通信速 度は約３３ＭＨｚである。 メモリ回路の代替的なタイプは、拡張データ出力（ＥＤＯ）メモリであり、そ れはメモリ・アレイのアドレスで記憶されたデータが、アドレス指定された列が 閉じられた後に出力として利用可能とさせることができる。このメモリ回路は、 メモリ出力データが メモリバス上で利用可能となる時間を低減することなく、より短いアクセス信号 を許容することによって通信速度を幾分増大することができる。ＥＤＯ特徴を有 するＤＲＡＭのより詳細な説明は、本願の譲受人である、アイダホ州ボイスのマ イクロン・テクノロジー・インコーポレーテッド社から入手可能な「１９９５ ＤＲＡＭ Ｄａｔａ Ｂｏｏｋ」、第１-１頁〜第１-３０頁に提供されている。 更なる他のタイプのメモリ回路はバースト・アクセス・メモリであって、それ は、外部アドレス線上でメモリ・アレイの１つのアドレスを受信し、外部アドレ ス線上に追加的な列アドレスを提供することなく、一連の列を自動的にアドレス 指定する。バーストＥＤＯメモリ回路は、先行するメモリ回路よりは著しく高速 の通信速度でデータを出力することができる。バーストＥＤＯメモリは、２００ ＭＨｚの潜在的な周波数を伴って６６ＭＨｚ以上の速度で動作できる。他のタイ プの高速メモリ装置は同期メモリ又はシンクロナス・メモリである。これらメモ リ装置は、外部から提供されたクロック信号と同期して動作する。同期メモリの １つのタイプとしては、シンクロナス・ダイナミック・ランダム・アクセス・メ モリ（ＳＤＲＡＭ）がある。 上述したように、パーソナルコンピュータはマイクロプロセッサ及びメモリバ スを備える。コンピュータは、通常、部分的に一杯となった又は部分的に完全と なったメモリバスを伴った状態で製造業者によって販売されている。これはコン ピュータの購買者が、彼らの個人的なニーズを満たすべく、そのコンピュータを カスタマイズすることを可能としている。メモリバス・インターフェースは、一 杯に装填された又は完全に装填されたメモリバスに整合するインピーダンスを有 するように設計されている。もしメモリバスが部分的にのみ一杯であれば、メモ リとそのインターフェースとは不整合インピーダンスを有することになる。通信 線に沿っての不整合インピーダンスは、当業者に知られているように、信号がそ の通信線上に伝送される際、信号リンギングを生ずる。このリンギングは、通信 線に沿って反射或いはバウンドを為す信号「ゴースト」の結果である。 図３はメモリバス１０８を示しており、該メモリバスにおける、マイクロプロ セッサ１０６とのインターフェースから最も遠ざかったメモリ・ソケット１１２ （ｎ）が集積メモリ回路を含んでいない。マイクロプロセッサによって信号がメ モリバスに対して通信された際、信号反射が生じ得る。当業者には知られている ように、開放状態或いは非終端状態のバスによって生成されるそうした反射は最 大化される。更に、マイクロプロ セッサとバスとの間のインターフェースが不整合状態であるので、バスの端部に よって反射された信号は、部分的に、そのインターフェースによって反射されて バスに戻ってくることになる。 マイクロプロセッサによってメモリバス線に通信される低から高への信号遷移 を為す理想的な階段状関数信号が、図４に示されている。この信号は、該信号内 において変動が殆どない状態で或いは全くない状態で高状態へ遷移する。図５は 、通信線内でのリンギングで生ずる階段状信号を示している。この信号は、所望 の最終信号レベルでオーバシュート及びアンダーシュートの双方を経る。通信線 が開放状態で且つ高いインピーダンス不整合を有するような最悪状況の場合、オ ーバシュート１２０及びアンダーシュート１２２が最終信号レベルの５０％から １００％となり得る。この信号リンギングは、時間の経過に従ってリンギングが 振幅に関して低減するような減衰関数である。 リンギングがメモリバス内で発生し得る問題を理解するために、３３ＭＨｚメ モリを用いたシステムにおける典型的な信号の長さを考察する。期間又は信号長 は３０ｎｓ（ナノ秒）となり、遭遇されるリンギングは２ｃｍのバスに対して約 ３〜５ｎｓとなる。図６は、そうしたシステムにおける１つの正パルス信号を示 している。安定信号の１０ｎｓ（１５ｎｓから５ｎｓ）は、バスに接続されたメ モリに対して正確に通信されるべきその信号にとって充分な時間である。もし通 信周波数が６６ＭＨｚまで増大されると、期間は図７に示されるように１５ｎｓ にまで低減される。５ｎｓのリンギングを想定した場合、安定信号長は２．５ｎ ｓまでに減少される。理解して頂けるように、通信での誤りは、安定信号の量の 減少と共に発生し得る。 メモリバス終端モジュールが図８に示されている。この終端モジュールは、シ ングル・インライン・メモリ・モジュール（ＳＩＭＭ）を受容するに適合するメ モリ拡張ソケット内に配置されることが意図されている。終端モジュールのハウ ジングはＳＩＭＭボードとして設計されて、マイクロプロセッサのマザーボード とのインターフェースから最も遠ざかって位置決めされたソケット１１２（ｎ） 内に配置されている。そうしたわけで、本発明の好適実施例は、標準のメモリ・ ソケット内に嵌合するように設計された、ＪＥＤＥＣ規格メモリ・モジュール・ ピンアウト及び機械的寸法を有するハウジング或いはパッケージである。当業者 であれば理解して頂けるように、このパッケージは様々に設計されたメモリ回路 及びコンピュータ・バスに用いられる任意の構成とするこ とができ、ＳＩＭＭ構成に限定されない。このモジュールは、部分的に一杯とな ったメモリバス上で経験されるリンギングを低減或いは削除する回路を含む。こ のメモリバス終端モジュールは、コンピュータ製造業者によって、コンピュータ のアセンブリ中に据え付け可能である。代替的には、この終端モジュールは、バ ースト・アクセス・メモリ等の高データ速度メモリを含ませてシステムをアップ グレードする際にコンピュータの購買者によって据え付け可能である。 図９は、本発明に係るメモリ・モジュール内に含まれる回路の一実施例を示し ている。この終端モジュール１２５は、該モジュール内に配列された２つのクラ ンプダイオード１２６を備え、それらがバスの各通信線に接続されている。これ ら通信線は、データ入力／出力、アドレス線、行アドレス信号（ＲＡＳ^*）、並 びに、列アドレス信号（ＣＡＳ^*）を含む。これらのダイオードは、通信線上に おいてオーバシュート及びアンダーシュートをクランプする。 図１０は、本発明に係るメモリ・モジュール内に含まれる回路の代替実施例を 示している。この終端モジュール１２５は、該モジュール内に配列された複数の クランプキャパシタ１３０を備え、それらがバスの各通信線に接続されている。 これら通信は、データ入力／出力、アドレス線、行アドレス信号（ＲＡＳ^*）、 並びに、列アドレス信号（ＣＡＳ^*）を含む。図１１は、本発明に係るメモリ・ モジュール内に含まれる回路の代替実施例を示している。この終端モジュール１ ２５は、該モジュール内に配列された複数のクランプキャパシタ１３２及び線抵 抗１３４を備え、それらがバスの各通信線に接続されている。 図１２は、本発明に係るメモリ・モジュール内に含まれる回路の代替実施例を 示している。この終端モジュール１２５は、該モジュール内に配列された複数の クランプキャパシタ１３８及び誘導子（インダクタ）１３６を備え、それらがバ スの各通信線に接続されている。図１３は、モジュール内に配列された複数の抵 抗１４０を提供して、それらがバスの各通信線に接続されている。図１４におけ る終端回路１２５は１つのダイオード１４２を用いて、バスの各通信線を終端し ている。当業者には理解して頂けるように、図９乃至図１４は任意のバイアス電 圧に接続させることができて、図示の如くに接地電位に限定されることはない。 更に、終端モジュールは好ましくはマイクロプロセッサ１０６とのインターフェ ースから最も遠ざかったメモリ・ソケット１１２（ｎ） 内にインストールされるが、複数の終端モジュールを任意の数のメモリ・ソケッ ト１１２内に多重的に用いることができる。更には、メモリ・ソケット１１２（ ｎ）を空のままとして、終端モジュールを異なるソケット内に配置させることが できる。 結論 以上、メモリバス終端モジュールは、コンピュータのメモリ拡張バスにおける 最後のソケット内に配置され得るとして説明した。メモリバスは、バースト・メ モリ等を含む追加的な複数のメモリ回路で一杯にすることができる。全てのソケ ットが一杯である場合、終端モジュールを取り除き、追加のメモリ回路で置き換 えることができる。それ故に、メモリ終端モジュールは、不整合メモリバスにわ たる通信データに誤りを発生し得るオーバシュート及びアンダーシュートを低減 するものである。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年９月１８日 【補正内容】 上述した理由のため、そして、本明細書を読み且つ理解するに及んだ当業者に は明らかとなるであろう下述の他の理由のため、当業界では、エンドユーザによ って拡張されるメモリ容量を有することができ、且つ、インピーダンス不整合に よるデータ誤りを招くことなく高速度通信ができるコンピュータの必要性がある 。アイビーエム技術開示会報（IBM Technical Disclosure Bulletin）、第３２ 冊、第１１号、１９９０年４月、第３２６頁〜第３２７頁の終端抵抗の説明、Ｐ ＣＴ公表第 WO 93 / 20519 号のバス終端ネットワーク、アイビーエム技術開示 会報（IBM Technical Disclosure Bulletin）、第３２冊、第４Ａ号、１９８９ 年９月、第３９３頁〜第３９５頁のＣＭＯＳドライバ用のアクティブ・ターミネ ータ等の参照のこと。 発明の概要 高速メモリによる通信に関わる上述の問題や他の問題は本発明によって対処さ れ、それは以下の明細書を読んで検討することによって理解されるであろう。 特に、本発明は、メモリバスのメモリ・ソケット内への嵌合に適合するモジュ ール・ハウジングを含むメモリバス終端モジュールを説明するものであり、該モ ジュール・ハウジングは通信線の入出力接続部と、それら通信線入出力接続部に 接続された終端回路とを含む。そのモジュール・ハウジングは、ＪＥＤＥＣ（Jo int Electron Device Engineering Council）規格回路パッケージを受容するよ うに設計されたソケット内に嵌合できる。 他の実施例において、メモリバスは複数のメモリ回路拡張ソケットと、そうし たメモリ回路拡張ソケットの内の１つ内に位置決めされた少なくとも１つの高デ ータ速度メモリとを備えるように説明されており、更にメモリバスは終端モジュ ール・ハウジングを備え、該終端モジュール・ハウジングがそうしたメモリ回路 拡張ソケットの内の１つ内に位置決めされて、通信線入出力接続部と該通信線入 出力接続部に接続された複数のクランプダイオードを有する終端回路とを含む。 メモリバスは、６６ＭＨｚの最小データ速度を有して、同期メモリ回路として設 計可能な高データ速度メモリを含むことができる。 図面の簡単な説明 図１は、パーソナルコンピュータを示し、 図２は、図１におけるＣＰＵ（中央演算ユニット）のブロック線図であり、 図３は、図２におけるメモリバスであり、 図４は、理想的な階段状関数信号であり、 図５は、リンギングを伴った階段状関数信号であり、 図６は、コンピュータ・メモリバス上における３３ＭＨｚ信号パルスであり、 図７は、コンピュータ・メモリバス上における６６ＭＨｚ信号パルスであり、 図８は、本発明の終端モジュールの一実施例であり、 図９は、図８のモジュールの概略構成図であり、 図１０は、図８の代替的なモジュールの概略構成図であり、 図１１は、図８の代替的なモジュールの概略構成図であり、 図１２は、図８の代替的なモジュールの概略構成図であり、 図１３は、図８の代替的なモジュールの概略構成図であり、 図１４は、図８の代替的なモジュールの概略構成図である。 好適実施例の詳細な説明 以下の好適実施例の詳細な説明において、本願の一部を形成する添付図面が参 照され、その中に、本発明を実施し得る特定の好適実施例が例示目的で示されて いる。これら実施例は当業者が本発明を実施できるように充分詳細に説明されお り、本発明の精神及び範囲から逸脱することなく、他の実施例が利用可能であり 且つ論理的、機械的、並びに電気的変更が為され得ることを理解すべきである。 よって、以下の詳細な説明は、限定的意味合いで解釈されるべきではなく、本発 明の範囲は添付の請求の範囲によってのみ定義される。 商業的に入手可能な多数の集積回路メモリがある。例えば、ランダム形式でア クセスされるように配列された複数のメモリセルを有するダイナミック・メモリ 回路は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と呼称される 。これらメモリは様々な設計で製造され得て、そのメモリのダイナミック・メモ リセルに対する読取り及び書込みに関しての複数の異なる方法を提供している。 そうした方法の内の１つがページ・モード動作である。ＤＲＡＭにおけるページ ・モード動作は、１行のメモリセル・アレイにアクセスして、そのアレイの異な る列にランダムにアクセスする方式で定義される。行及び列の交差点に記憶され たデータは、その列がアクセスされている間にその読取り及び出力が為されるこ とができる。ページ・モードＤＲＡＭは、メモリ回路の通信速度を制限する複数 のアクセス段階を必要とする。ページ・モードＤＲＡＭを用いた典型的な通信速 度は約３３ＭＨｚである。 メモリ回路の代替的なタイプは、拡張データ出力（ＥＤＯ）メモリであり、そ れはメモリ・アレイのアドレスで記憶されたデータが、アドレス指定された列が 閉じられた後に出力として利用可能とさせることができる。このメモリ回路は、 メモリ出力データが 請求の範囲 １． メモリバス終端モジュールであって、 メモリバスのメモリ・ソケット内への嵌合に適合するモジュール・ハウジング であり、通信線入出力接続部を含むモジュール・ハウジングと、 前記通信線入出力接続部に接続された終端回路（１２６）と、 を備えるメモリバス終端モジュール。 ２． 前記モジュール・ハウジングが、ＪＥＤＥＣ規格回路パッケージを受 容すべく設計されたソケット内に嵌合する、請求項１に記載のメモリバス終端モ ジュール。 ３． 前記終端回路が、前記通信線入出力接続部に接続されたクランプダイ オード（１２９）を含む、請求項１に記載のメモリバス終端モジュール。 ４． 前記終端回路が、前記通信線入出力接続部に接続された複数のクラン プダイオード（１２９）を含む、請求項１に記載のメモリバス終端モジュール。 ５． 前記終端回路が、前記通信線入出力接続部に接続されたキャパシタ（ １３０）を含む、請求項１に記載のメモリバス終端モジュール。 ６． 前記終端回路が、前記通信線入出力接続部に直列に接続されたキャパ シタ（１３２）及び抵抗（１３４）を含む、請求項１に記載のメモリバス終端モ ジュール。 ７． 前記終端回路が、前記通信線入出力接続部に直列に接続されたキャパ シタ（１３８）及び誘導子（１３６）を含む、請求項１に記載のメモリバス終端 モジュール。 ８． 前記終端回路が、前記通信線入出力接続部に接続された抵抗（１４０ ）を含む、請求項１に記載のメモリバス終端モジュール。 ９． 前記モジュール・ハウジングが、シングル・インライン・メモリ・モ ジュール（ＳＩＭＭ）として設計されている、請求項１に記載のメモリバス終端 モジュール。 １０． 前記メモリバス終端モジュールが、複数のメモリ回路拡張ソケット（ １１２）の内の１つに位置決めされた少なくとも１つの高データ速度メモリを有 することから成る複数のメモリ回路拡張ソケット（１１２）を含むメモリバス（ １０８）内に据え付けられ、前記モジュール・ハウジングが、前記メモリ回路拡 張ソケットの内の１つに位置決めされ、前記終端回路が、前記通信線入出力接続 部に接続された複数のクランプダイオード（１２９）を有する、請求項１に記載 のメモリバス終端モジュール。 １１． 前記高データ速度メモリが、６６ＭＨｚの最小データ速度を有する、 請求項１０に記載のメモリバス終端モジュール。 １２． 前記高データ速度メモリが、シンクロナス・メモリ回路である、請求 項１０に記載のメモリバス終端モジュール。 １３． 前記終端モジュール・ハウジングが、シングル・インライン・メモリ ・モジュール（ＳＩＭＭ）として設計されている、請求項１０に記載のメモリバ ス終端モジュール。 １４． マイクロプロセッサに接続されたメモリバス内の通信誤りを低減する 方法であって、 前記メモリバス（１０８）に沿って位置決めされたメモリ拡張ソケット（１１２ ）に終端モジュール（１２５）を据え付ける段階を含み、前記終端モジュールが 、メモリ・ソケット内への嵌合に適合すると共に通信線入出力接続部を有するモ ジュール・ハウジングと、前記通信線入出力接続部に接続された終端回路（１２ ６）とを備えることから成る方法。 １５． メモリ回路を空の前記メモリ拡張ソケットに据え付ける段階と、 前記拡張ソケットの全て一杯である際に、前記終端モジュールをメモリ回路と 置き換える段階と、を更に含む、請求項１４に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ， ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １． メモリバス終端モジュールであって、 メモリバスのメモリ・ソケット内への嵌合に適合するモジュール・ハウジング であり、通信線入出力接続部を含むモジュール・ハウジングと、 前記通信線入出力接続部に接続された終端回路と、 を備えるメモリバス終端モジュール。 ２． 前記モジュール・ハウジングが、ＪＥＤＥＣ規格回路パッケージを受 容すべく設計されたソケット内に嵌合する、請求項１に記載のメモリバス終端モ ジュール。 ３． 前記終端回路が、前記通信線入出力接続部に接続されたクランプダイ オードを含む、請求項１に記載のメモリバス終端モジュール。 ４． 前記終端回路が、前記通信線入出力接続部に接続された複数のクラン プダイオードを含む、請求項１に記載のメモリバス終端モジュール。 ５． 前記終端回路が、前記通信線入出力接続部に接続されたキャパシタを 含む、請求項１に記載のメモリバス終端モジュール。 ６． 前記終端回路が、前記通信線入出力接続部に直列に接続されたキャパ シタ及び抵抗を含む、請求項１に記載のメモリバス終端モジュール。 ７． 前記終端回路が、前記通信線入出力接続部に直列に接続されたキャパ シタ及び誘導子を含む、請求項１に記載のメモリバス終端モジュール。 ８． 前記終端回路が、前記通信線入出力接続部に接続された抵抗を含む、 請求項１に記載のメモリバス終端モジュール。 ９． 前記モジュール・ハウジングが、シングル・インライン・メモリ・モ ジュール（ＳＩＭＭ）として設計されている、請求項１に記載のメモリバス終端 モジュール。 １０． メモリバスであって、 複数のメモリ回路拡張ソケットと、 前記複数のメモリ回路拡張ソケットの内の１つに位置決めされた少なくとも１ つの高データ速度メモリと、 前記複数のメモリ回路拡張ソケットの内の１つに位置決めされた終端モジュー ル・ハウジングであり、通信線入出力接続部と、該通信線入出力接続部に接続さ れた複数のクランプダイオードを有する終端回路とを含む終端モジュール・ハウ ジングと、 を備えるメモリバス。 １１． 前記高データ速度メモリが、６６ＭＨｚの最小データ速度を有する、 請求項６に記載のメモリバス。 １２． 前記高データ速度メモリが、シンクロナス・メモリ回路である、請求 項６に記載のメモリバス。 １３． 前記終端モジュール・ハウジングが、シングル・インライン・メモリ ・モジュール（ＳＩＭＭ）として設計されている、請求項６に記載のメモリバス 。